TW202303986A - 半導體裝置 - Google Patents

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吳亭昀
王彥森
林忠億
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台灣積體電路製造股份有限公司
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Abstract

本揭露提供了半導體結構的實施例。根據本揭露的半導體結構包括基板、設置在基板上方的鰭狀結構，鰭狀結構包括與複數第二半導體層交錯的複數第一半導體層、設置在鰭狀結構的通道區上方的閘極結構、延伸穿過鰭狀結構的至少一第一部分的第一源極/汲極特徵、延伸穿過鰭狀結構的至少一第二部分的第二源極/汲極特徵、以及設置在基板下方並且與第一源極/汲極特徵和第二源極/汲極特徵間隔的背面金屬線。

Description

半導體裝置
本揭露係關於一種半導體裝置，特別是包括背面互連結構的ESD防護裝置的半導體裝置。
電子工業對更小和更快的電子裝置的需求不斷增長，這些電子裝置同時能夠支持更多數量的日益複雜和精密的功能。因此，在半導體工業中有製造低成本、高效能以及低功率積體電路(integrated circuit；IC)的趨勢。到目前為止，這些目標在很大程度上是藉由微縮半導體積體電路尺寸(例如：最小特徵尺寸)從而提高生產效率和降低相關成本來實現。然而，這種微縮亦增加了半導體製程的複雜性。因此，實現半導體積體電路和裝置的進步需要半導體製程和技術的相似進步。
隨著積體電路裝置微縮，靜電放電(electrostatic discharge；ESD)防護裝置也在微縮。基於現有規則約束來設計和製造的ESD防護裝置可能無法在不同的技術世代中正常運作。因此，儘管現有的ESD防護裝置通常已足以滿足其預期目的，但它們並非在各個方面都令人滿意。
本揭露提供一種半導體裝置。半導體裝置包括基板、鰭狀結構、閘極結構、第一源極/汲極特徵、第二源極/汲極特徵、背面金屬線。鰭狀結構設置在基板上方。鰭狀結構包括與複數第二半導體層交錯的複數第一半導體層。閘極結構設置在鰭狀結構的通道區上方。第一源極/汲極特徵延伸穿過鰭狀結構的至少一第一部分。第二源極/汲極特徵延伸穿過鰭狀結構的至少一第二部分。背面金屬線設置在基板下方，並且與第一源極/汲極特徵和第二源極/汲極特徵間隔。
本揭露提供一種半導體結構。半導體結構包括基板、第一主動區、第二主動區、第三主動區、N型注入區、以及P型注入區。基板包括靜電放電(ESD)區、N型拾取區、以及P型拾取區。第一主主動區設置在N型拾取區上方。第二主動區設置在靜電放電區上方。第三主動區設置在P型拾取區上方。N型注入區在N型拾取區和靜電放電區的第一部分上方。P型注入區在P型拾取區和靜電放電區的第二部分上方。
本揭露提供一種半導體結構。半導體結構包括基板、第一主動區、第二主動區、第三主動區、N型注入區、P型注入區、第一閘極結構、第二閘極結構、以及第三閘極結構。基板包括靜電放電(ESD)區、N型拾取區、以及P型拾取區。第一主主動區設置在N型拾取區上方。第二主動區設置在靜電放電區上方。第三主動區設置在P型拾取區上方。N型注入區在N型拾取區和靜電放電區的第一部分上方。P型注入區在P型拾取區和靜電放電區的第二部分上方。第一閘極結構設置在第二主動區的第一部分上方。第二閘極結構設置在第二主動區的本徵部分上方。本徵部分設置在第一部分和第二部分之間。第三閘極結構設置在第二主動區的第二部分上方。
本揭露提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露書敘述了一第一特徵部件形成於一第二特徵部件之上或上方，即表示其可能包含上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦可能包含了有附加特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與第二特徵部件可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
與空間相關的術語。例如“在…下方”、“下方”、“較低的”、“上方”、“較高的” 及類似的術語，係為了便於描述圖示中一個元件或特徵部件與另一個(些)元件或特徵部件之間的關係。除了在圖式中繪示的方位外，這些空間相關術語意欲包含使用中或操作中的裝置之不同方位。除此之外，設備可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
此外，當數值或數值範圍的描述有「約」、「近似」、或類似術語時，旨在涵蓋合理範圍內的數值，如本技術領域中具有通常知識者考量到製造過程中產生的固有變化。舉例來說，基於與製造具有與數值相關的已知製造容許範圍，數值或範圍涵蓋包括所述數目的合理範圍，例如在所述數目的+/-10%以內。舉例來說，材料層的厚度為約5nm且本技術領域中具有通常知識者已知沉積材料層的製造容許範圍為15%時，其包含的尺寸範圍為4.25nm至5.75nm。此外，本揭露可以在各種示例中重複參考數字及/或字母。這種重複是為了簡單和清楚的目的，並且其本身並不規定所討論的各種實施例及/或配置之間的關係。
本揭露通常涉及ESD防護裝置。具體來說，本揭露涉及包括背面互連結構的ESD防護裝置。
靜電放電(ESD)是由物理接觸、電性短路或介電崩潰(dielectric breakdown)引起的兩個帶電物體之間的突然電流流動。ESD防護裝置用於保護IC免受ESD造成的損壞。示例ESD防護裝置包括ESD二極體、ESD變容二極體(ESD varactor diode)、ESD雙極性接面型電晶體(bipolar junction transistor；BJT)。由於微縮的IC只會對ESD更加敏感，因此ESD保護電路或裝置及其與不同世代的IC的整合成為一個重點領域。超級電源軌(super power rail；SPR)或背面電源軌被引入以緩解來自正面互連結構的佈線壓力。在一些現有技術中，SPR的形成可能伴隨著使用背面介電層替代半導體基板。然而，當ESD裝置區中的半導體基板也被替代為背面介電層時，背面介電層可能會崩潰(break down)並且導致ESD裝置失效。為了容納ESD裝置和SPR，可以不移除ESD裝置區中的半導體基板。同時，為了防止化學機械研磨(chemical mechanical polishing；CMP)製程期間的密度負載效應，至少一些背面電源軌或背面金屬線直接設置在ESD保護裝置下方。雖然ESD區中的這些背面金屬線是冗餘線(dummy line)並且不是有意耦接到ESD區中的ESD裝置，但如果放置不當，它們可能成為故障點(failure point)或產生ESD裝置失效的風險。
本揭露提供了包括ESD保護裝置(例如：ESD二極體)和背面金屬線的半導體結構的實施例。在一些實施例中，ESD保護裝置可以包括比邏輯區或拾取區(pick-up region)中的主動區要更寬的主動區。儘管主動區可以包括與複數犧牲層交錯的複數通道層，但是複數犧牲層沒有被選擇性地移除以釋放通道層作為通道構件。因此，閘極結構設置在ESD保護裝置的主動區上方，但不在主動區周圍。閘極結構是電性浮置的(electrically floating)，並且不起到ESD保護功能的作用。半導體結構包括第一注入區和第二注入區。第一注入區可以是N型注入區，並且第二注入區可以是P型注入區。本揭露還包括關於背面金屬線的放置的規則約束，使得ESD保護裝置可以正確地執行其功能。
結合第1圖至第11圖中的圖式來提供以下描述。在整個揭露中，除非另有說明，相似的圖式標記表示相似的特徵並且可以指示相似的組成或形成至成。為此，為了簡單起見，具有相同圖式標記的特徵可能僅描述一次。X、Y和Z方向在圖式中始終一致地使用，並且Z方向可以被稱為垂直方向。
首先參照第1圖，顯示了半導體結構100的俯視圖。在第1圖所示的一些實施例中，半導體結構100包括基板102。基板102包括N型拾取區130N、靜電放電(ESD)區120和P型拾取區130P。N型拾取區130N包括第一主動區104-1和第二主動區104-2。ESD區120包括寬主動區104E。P型拾取區130P包括第三主動區104-3和第四主動區104-4。如第1圖所示，N型拾取區130N包括複數第一閘極結構1082，第一閘極結構1082圍繞第一主動區104-1和第二主動區104-2中的通道構件(channel member)。ESD區包括設置在寬主動區104E上的複數個浮置閘極結構108E。P型拾取區130P包括圍繞第三主動區104-3和第四主動區104-4中的通道構件的複數第二閘極結構1084。半導體結構100進一步包括第一注入區106N和第二注入區106P。第一注入區106N包括ESD區120的第一部分和整個N型拾取區130N。第二注入區106P包括ESD區120的第二部分和整個P型拾取區130P。ESD區120還包括設置在第一部分和第二部分之間的本徵部分(intrinsic portion)103。如第1圖所示，浮置閘極結構108E設置在第一部分中，另一個浮置閘極結構108E設置在本徵部分103中，並且又一個浮置閘極結構108E設置在第二部分中。所有閘極結構沿著Y方向縱向延伸。
在一些實施例中，基板102可以是半導體基板，例如矽(Si)基板。因為基板102將經受離子注入以形成源極/汲極結構，所以基板102在形成閘極結構(即1082、108E、1084)之前不包括任何摻雜配置或“井(well)”。基板102還可以包括其他半導體，例如鍺(Ge)、碳化矽(SiC)、矽鍺(SiGe)、III-V半導體或鑽石。此外，基板102可以可選地包括一或多個磊晶層。第一主動區104-1、第二主動區104-2、第三主動區104-3、第四主動區104-4和寬主動區104E由包括交替的半導體層的堆疊形成。簡要參照第4圖，寬主動區104E的剖面圖顯示其在半導體層的堆疊中。在一些實施例中，堆疊可以包括複數通道層12和複數犧牲層10。複數通道層12與複數犧牲層10交錯。換句話說，通道層12和犧牲層10彼此交替堆疊。通道層12的組成和犧牲層10的組成不同。在一個實施例中，通道層12由矽(Si)形成，並且犧牲層10由矽鍺(SiGe)形成。第一主動區104-1、第二主動區104-2、第三主動區104-3和第四主動區104-4中的每一者具有沿著Y方向的第一寬度。寬主動區104E包括沿著Y方向的第二寬度。在一些情況下，第一寬度可以在約10nm和約20nm之間，並且第二寬度可以在約50nm和200nm之間。第二寬度與第一寬度的比率可以在約5和約12之間。這個比例不是微不足道的。當比率低於5時，寬主動區104E可能不夠寬以提供低阻抗路徑以將ESD電流轉移到地。當比率大於12時，密度負載效應將需要將拾取區設置得更遠，這可能會增加單元尺寸並且可能會劣化ESD保護裝置的效能。
複數第一閘極結構1082、浮置閘極結構108E和複數第二閘極結構1084可以各自包括閘極介電層和閘極電極層。在一些實施例中，閘極介電層可以包括界面層和高k介電層。在這裡，如此處所使用和描述的，高k介電材料包括具有高介電常數的介電材料，例如大於熱氧化矽(～3.9)的介電常數。界面層可以包括介電材料，例如氧化矽、矽酸鉿或氮氧化矽。界面層可以藉由化學氧化、熱氧化、原子層沉積(atomic layer deposition；ALD)、化學氣相沉積(chemical vapor deposition；CVD)及/或其他合適方法形成。高k介電層可以包括氧化鉿。替代地，高k介電層可以包括其他高k介電材料，例如二氧化鈦(TiO 2)、氧化鉿鋯(HfZrO)、五氧化二鉭(Ta 2O 5)、矽酸鉿(HfSiO 4)、二氧化鋯(ZrO 2)、二氧化鋯矽(ZrSiO 2)、三氧化二鑭(La 2O 3)、三氧化二鋁(Al 2O 3)、一氧化鋯(ZrO)、三氧化二釔(Y 2O 3)、鈦酸鍶(SrTiO 3(STO))、鈦酸鋇(BaTiO 3(BTO))、氧化鋇鋯(BaZrO)、氧化鉿鑭(HfLaO)、氧化鑭矽(LaSiO)、氧化鋁矽(AlSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、鈦酸鍶鋇((Ba，Sr)TiO 3(BST))、氮化矽(SiN)、其組合或其他合適材料。可以藉由ALD、物理氣相沉積(physical vapor deposition；PVD)、CVD、氧化及/或其他合適方法形成高k閘極介電層。
閘極結構的閘極電極層可以包括單層或多層結構，例如具有選擇的功函數以增強裝置效能的金屬層的各種組合（功函數金屬層）、襯墊層、浸潤層(wetting layer)、黏合層、金屬合金或金屬矽化物。作為示例，閘極電極層可以包括氮化鈦（TiN）、鈦鋁（TiAl）、氮化鈦鋁（TiAlN）、氮化鉭（TaN）、鉭鋁（TaAl）、氮化鉭鋁（TaAlN）、碳化鉭鋁（TaAlC）、氮碳化鉭（TaCN）、鋁（Al）、鎢（W）、鎳（Ni）、鈦（Ti）、釕（Ru）、鈷（Co）、鉑（Pt）、碳化鉭（TaC）、氮化矽鉭（TaSiN）、銅(Cu)、其他難熔金屬或其他合適金屬材料或其組合。在各種實施例中，可以藉由ALD、PVD、CVD、電子束蒸鍍或其他合適製程來形成閘極電極層。在各種實施例中，可以執行CMP製程以移除多餘的金屬，從而提供閘極結構的大抵平坦的頂表面。
浮置閘極結構108E不同於第一閘極結構1082和第二閘極結構1084。選擇性地移除第一主動區104-1、第二主動區104-2、第三主動區104-3和第四主動區104-4中的犧牲層10以釋放通道層12作為通道構件。因此，第一閘極結構1082圍繞N型拾取區130N中的每一個通道構件。第二閘極結構1084圍繞P型拾取區130P中的每一個通道構件。也就是說，第一閘極結構1082的一部分在垂直相鄰的通道構件之間延伸，並且第二閘極結構1084的一部分在垂直相鄰的通道構件之間延伸。因為通道構件就像橋(bridge)，在N型拾取區130N或P型拾取區130P中形成的結構可以與多橋通道(multi-bridge-channel；MBC)電晶體或環繞式閘極(gate-all-around；GAA)電晶體相似。如下面所述，N型拾取區130N或P型拾取區130P中的那些結構不執行電晶體功能，因此不像電晶體那樣佈線。
儘管圖式中未明確顯示，第一注入區106N和第二注入區106P使用冗餘閘極堆疊作為注入罩幕(implantation mask)來形成。在示例製程中，在ESD區120中的通道區上方形成冗餘閘極堆疊和閘極間隔物之後，ESD區120被硬罩幕層或光阻層選擇性地覆蓋。隨著硬罩幕層覆蓋ESD區120，N型拾取區130N、P型拾取區130P中的源極/汲極區被凹陷以形成源極/汲極凹陷。通道區中的通道層12和犧牲層10的側壁暴露在源極/汲極凹陷中。接著將暴露的犧牲層10部分地和選擇性地凹陷以形成內部間隔物凹陷。接著將一或多個介電層沉積在內部間隔物凹陷中。在回蝕製程之後，在內部間隔物凹陷中形成內部間隔物特徵。接著使用磊晶製程將源極/汲極特徵（或磊晶特徵）沉積在源極/汲極凹陷中。在形成N型拾取區130N和P型拾取區130P中的源極/汲極特徵之後，移除ESD區120上方的硬罩幕或光阻層。接著形成注入罩幕以選擇性地注入第一注入區106N和第二注入區106P。注入製程可以包括約4×10 13atoms/cm2和約6×10 13atoms/cm 2之間的劑量。冗餘閘極堆疊及其側壁上的閘極間隔物層也作為注入罩幕，以防止通道區被注入。結果，N型拾取區130N和P型拾取區130P包括在源極/汲極區中磊晶成長的源極/汲極特徵，但ESD區120不具有磊晶成長的源極/汲極特徵。
如上面關於第1圖所述，第一注入區106N包括ESD區120的第一部分(在第1圖中的左手側)和整個N型拾取區130N，並且第二注入區106P包括ESD區120的第二部分(在第1圖中的右手側)和整個P型拾取區130P。如第1圖所示，第一注入區106N和第二注入區106P中之每一者具有L形。在第1圖所示的一些實施例中，L形的第一注入區106N和L形的第二注入區106P以往復方式(reciprocating fashion)排列，使得兩個L形區形成矩形。兩個互鎖的L形區定義了本徵部分103，其在理想情況下可以不具有摻雜物並且用作緩衝區。實際來說，注入製程可能不是完美清楚切割(clear cut)，並且可能會發生接面擴散。為此，本揭露的背面金屬線特意與本徵部分103的垂直投影區間隔。第一注入區106N包括N型摻雜物，例如磷(P)或砷(As)。第二注入區106P包括P型摻雜物，例如硼(B)或二氟化硼(BF 2)。
參照第2圖，顯示了半導體結構100的N型拾取區130N中的第一半導體裝置100-1的局部剖面圖。在第2圖所示的一些實施例中，第一半導體裝置100-1是MBC電晶體，其包括從通道層12釋放的多個橋狀通道構件。MBC電晶體可以稱為環繞式閘極(GAA)電晶體或圍繞閘極電晶體(SGT)，因為它的閘極結構圍繞每一個通道構件(或通道結構)。MBC電晶體也可以稱為奈米片電晶體或奈米線電晶體，因為每一個橋狀通道構件是奈米級(nanoscale)的並且可以與於線或片相似。通道構件12在兩個N型源極/汲極特徵1060N之間沿著X方向延伸。沿著Y方向縱向延伸的第一閘極結構1082圍繞複數通道構件12的每一者。如第2圖所示，第一閘極結構1082包括閘極介電層140和閘極電極142。第一閘極結構1082藉由複數內部間隔物特徵150與N型源極/汲極特徵1060N隔離。源極/汲極接點1102設置在N型源極/汲極特徵1060N的每一者上方，並且電性耦接至N型源極/汲極特徵1060N的每一者。在第2圖所示的一些實施方式中，源極/汲極接點1102包括阻擋層144和金屬填充層146。如上面所述，N型拾取區130N中的N型源極/汲極特徵1060N磊晶形成在源極/汲極凹陷中，並且還在形成第一注入區106N的注入製程中被摻雜。為此，N型源極/汲極特徵1060N可以被認為是第一注入區106N的一部分。
在一些實施例中，通道構件12可以包括半導體材料，例如矽(Si)。閘極介電層140可以包括界面層和高k介電層。在一些實施例中，界面層可以包括介電材料，例如氧化矽層或氮氧化矽。高k介電層由高k(介電常數大於約3.9)介電材料形成，其可以包括氧化鉿、氧化鈦、氧化鉿鋯、氧化鉭、氧化鉿矽、氧化鋯、氧化鋯矽、其組合或其他合適材料。閘極電極142可以包括一或多個功函數層和金屬填充層。一或多個功函數層可以包括N型功函數層及/或P型功函數層。示例性N型功函數層可以由鋁、鈦鋁、碳化鈦鋁、碳化鉭矽、鉭矽鋁、矽化鉭或碳化鉿形成。示例性P型功函數層可以由氮化鈦、氮化鈦矽、氮化鉭、氮碳化鎢或鉬形成。金屬填充層可以由金屬形成，例如鎢(W)、釕(Ru)、鈷(Co)或銅(Cu)。
在一些實施例中，內部間隔物特徵150包括氧化矽、矽化鉿、碳氧化矽、氧化鋁、矽化鋯、氮氧化鋁、氧化鋯、氧化鉿、氧化鈦、氧化鋯、氧化鋁、氧化鋅、氧化鉭、氧化鑭、氧化釔、氮碳化鉭、氮化矽、氮碳氧化矽、矽、氮化鋯或碳氮化矽。用於源極/汲極接點1102的金屬填充層146可以由鎢(W)、釕(Ru)、鈷(Co)、鎳(Ni)或銅(Cu)形成。阻擋層144可以由氮化鈦(TiN)、氮化鉭(TaN)、鈦(Ti)、鉬(Mo)、氮化鈷(CoN)、氮化鎢(WN)或氮化鈦矽(TiSiN)形成。
如第2圖所示，N型源極/汲極特徵1060N之一者藉由矽化物層152和背面接點通孔154耦接至背面電源軌202。矽化物層152起到降低接觸電阻的作用。第一閘極結構1082和另一個N型源極/汲極特徵1060N設置在背面介電層156上方。矽化物層152可以包括矽化鈦(TiSi)、矽化鎳(NiSi)、矽化鈷(CoSi)或氮矽化鈦(TiSiN)。背面接點通路154可以由鎢(W)、鈦(Ti)、氮化鈦(TiN)、釕(Ru)、鈷(Co)、鎳(Ni)或銅(Cu)形成。背面介電層156可以包括氧化矽、四乙氧基矽烷(tetraethylorthosilicate；TEOS)氧化物、未摻雜的矽酸鹽玻璃或摻雜的氧化矽，例如硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、熔融石英玻璃(fused silica glass；FSG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼摻雜矽玻璃(boron doped silicon glass；BSG) 及/或其他合適介電材料。背面電源軌202嵌入在絕緣層180中，絕緣層180在成分方面可以與背面介電層156相似。
參照第3圖，顯示了在半導體結構100的P型拾取區130P中的第二半導體裝置100-2的局部剖面圖。在第3圖所示的一些實施例中，第二半導體裝置100-2也是MBC電晶體，其包括從通道層12釋放的多個橋狀通道構件。通道構件12在兩個P型源極/汲極特徵1060P之間沿著X方向延伸。沿著Y方向縱向延伸的第二閘極結構1084圍繞第三主動區104-3或第四主動區104-4的通道區中的複數溝道構件12的每一者。如第3圖所示，第二閘極結構1084包括閘極介電層140和閘極電極142。第二閘極結構1084藉由複數內部間隔物特徵150與P型源極/汲極特徵1060P隔離。源極/汲極接點1104設置在P型源極/汲極特徵1060P的每一者上方，並且電性耦接至P型源極/汲極特徵1060P的每一者。在第3圖所示的一些實施方式中，源極/汲極接點1104包括阻擋層144和金屬填充層146。如上面所述，P型拾取區130P中的P型源極/汲極特徵1060P磊晶形成在源極/汲極凹陷中，並且還在形成第二注入區106P的注入製程中被摻雜。為此，P型源極/汲極特徵1060P可以被認為是第二注入區106P的一部分。
通道構件12可以包括半導體材料，例如矽(Si)。閘極介電層140可以包括界面層和高k介電層。在一些實施例中，界面層可以包括介電材料，例如氧化矽層或氮氧化矽。高k介電層由高k(介電常數大於約3.9)介電材料形成，其可以包括氧化鉿、氧化鈦、氧化鉿鋯、氧化鉭、氧化鉿矽、氧化鋯、氧化鋯矽、其組合或其他合適材料。閘極電極142可以包括一或多個功函數層和金屬填充層。一或多個功函數層可以包括N型功函數層和P型功函數層。示例性N型功函數層可以由鋁、鈦鋁、碳化鈦鋁、碳化鉭矽、鉭矽鋁、矽化鉭或碳化鉿形成。示例性P型功函數層可以由氮化鈦、氮化鈦矽、氮化鉭、氮碳化鎢或鉬形成。金屬填充層可以由金屬形成，例如鎢(W)、釕(Ru)、鈷(Co)或銅(Cu)。
在一些實施例中，內部間隔物特徵150包括氧化矽、矽化鉿、碳氧化矽、氧化鋁、矽化鋯、氮氧化鋁、氧化鋯、氧化鉿、氧化鈦、氧化鋯、氧化鋁、氧化鋅、氧化鉭、氧化鑭、氧化釔、氮碳化鉭、氮化矽、氮碳氧化矽、矽、氮化鋯或碳氮化矽。用於源極/汲極接點1104的金屬填充層146可以由鎢(W)、釕(Ru)、鈷(Co)、鎳(Ni)或銅(Cu)形成。阻擋層144可以由氮化鈦(TiN)、氮化鉭(TaN)、鈦(Ti)、鉬(Mo)、氮化鈷(CoN)、氮化鎢(WN)或氮化鈦矽(TiSiN)形成。
如第3圖所示，P型源極/汲極特徵1060P之一者藉由矽化物層162和背面接點通孔164耦接至背面電源軌210。矽化物層162起到降低接觸電阻的作用。第二閘極結構1084和另一個P型源極/汲極特徵1060P設置在背面介電層156上方。矽化物層162可以包括矽化鈦(TiSi)、矽化鎳(NiSi)、矽化鈷(CoSi)或氮矽化鈦(TiSiN)。背面接點通路164可以由鎢(W)、鈦(Ti)、氮化鈦(TiN)、釕(Ru)、鈷(Co)、鎳(Ni)或銅(Cu)形成。背面介電層156可以包括氧化矽、四乙氧基矽烷(tetraethylorthosilicate；TEOS)氧化物、未摻雜的矽酸鹽玻璃或摻雜的氧化矽，例如硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜矽玻璃(BSG) 及/或其他合適介電材料。背面電源軌210嵌入在絕緣層180中，絕緣層180在成分方面可以與背面介電層156相似。
參照第4圖，顯示了設置在N型拾取區130N和P型拾取區130P之間的ESD區120中的第三半導體裝置100-3的局部剖面圖。在第4圖所示的一些實施例中，第三半導體裝置100-3與鰭型場效電晶體(fin-type field effect transistor；finFET)相似，並且具有包括與複數犧牲層10交錯的複數通道層12的鰭片。與第一半導體裝置100-1和第二半導體裝置100-2不同，寬主動區104E中的犧牲層10沒有被選擇性地移除。意即，寬主動區104E中的通道層12不被釋放作為通道構件。在寬主動區104E中沒有形成源極/汲極凹陷，並且沒有在源極/汲極區上方形成磊晶源極/汲極特徵。替代地，寬主動區104E的源極/汲極區被離子注入，使得一個是第一注入區106N的一部分，並且另一個成為第二注入區106P的一部分。在第4圖所示的實施例中，第一注入區106N或第二注入區106P的底邊(bottom edge)沒有一直延伸穿過基板102，並且與基板102的底表面相距至少距離D。距離D被選擇以確保在後續的熱或退火製程期間沒有N型或P型摻雜物可以擴散通過基版102。在一些情況下，距離D可以在約30nm和約50nm之間。跨越寬主動區104E的浮置閘極結構108E包括閘極介電層140和閘極電極142。ESD源極/汲極接點110E設置在每一個源極/汲極區上方。在第4圖所示的一些實施方式中，ESD源極/汲極接點110E包括阻擋層144和金屬填充層146。
浮置閘極結構108E包括閘極介電層140和閘極電極142。閘極介電層140可以包括界面層和高k介電層。在一些實施例中，界面層可以包括介電材料，例如氧化矽層或氮氧化矽。高k介電層由高k(介電常數大於約3.9)介電材料形成，其可以包括氧化鉿、氧化鈦、氧化鉿鋯、氧化鉭、氧化鉿矽、氧化鋯、氧化鋯矽、其組合或其他合適材料。閘極電極142可以包括一或多個功函數層和金屬填充層。一或多個功函數層可以包括N型功函數層及/或P型功函數層。示例性N型功函數層可以由鋁、鈦鋁、碳化鈦鋁、碳化鉭矽、鉭矽鋁、矽化鉭或碳化鉿形成。示例性P型功函數層可以由氮化鈦、氮化鈦矽、氮化鉭、氮碳化鎢或鉬形成。金屬填充層可以由金屬形成，例如鎢(W)、釕(Ru)、鈷(Co)或銅(Cu)。
用於ESD源極/汲極接點110E的金屬填充層146可以由鎢(W)、釕(Ru)、鈷(Co)、鎳(Ni)或銅(Cu)形成。阻擋層144可以由氮化鈦(TiN)、氮化鉭(TaN)、鈦(Ti)、鉬(Mo)、氮化鈷(CoN)、氮化鎢(WN)或氮化鈦矽(TiSiN)形成。
第三半導體裝置100-3包括嵌入在絕緣層180中的背面金屬線206。由於第一注入區106N和第二注入區106P的底邊與背面金屬線206相距至少距離D，無論背面金屬線206放置在何處，第一注入區106N和第二注入區106P都不會與背面金屬線206短路。如第4圖所示，第三半導體裝置100-3的浮置閘極結構108E設置在本徵部分103中，一個源極/汲極區落在第一注入區106N，另一個源極/汲極區落在第二注入區106P內。
在第4圖所示的實施例中，第三半導體裝置100-3是ESD二極體或用於保護IC免受ESD損壞的橫向二極體。為了使第三半導體裝置100-3用作ESD二極體，作為第一注入區106N的一部分的源極/汲極區連接為陰極(cathode；C)，並且作為第二注入區106P的一部分的源極/汲極區連接為陽極(anode；A)。P-N接面或空乏區存在於本徵部分103中。當在陽極和陰極之間施加足夠高的電位(electrical potential)時，電子可以從第一注入區106N通過空乏區流到第二注入區106P。換句話說，電流可以從第二注入區106P流向第一注入區106N，如第4圖中的箭頭所示。因為注入區與半導體基板102的底表面相距至少距離D，所以此電流可能不會發生在半導體基板102中。這就是為什麼在半導體基板102正下方存在任何背面金屬線不會影響第三半導體裝置100-3作為ESD二極體的操作。
參照第5圖，顯示了設置在N型拾取區130N和P型拾取區130P之間的ESD區120中的第四半導體裝置100-4的局部剖面圖。在第5圖所示的一些實施例中，第四半導體裝置100-4與finFET相似，並且具有包括與複數犧牲層10交錯的複數通道層12的鰭片。與第一半導體裝置100-1和第二半導體裝置100-2不同，寬主動區104E中的犧牲層10沒有被選擇性地移除。意即，通道層12不被釋放作為通道構件。在寬主動區104E中沒有形成源極/汲極凹陷，並且沒有在源極/汲極區上方形成磊晶源極/汲極特徵。替代地，寬主動區104E的源極/汲極區被離子注入，使得一個是第一注入區106N的一部分，並且另一個成為第二注入區106P的一部分。在第5圖所示的實施例中，第一注入區106N或第二注入區106P一直延伸穿過寬主動區104E和基板102。雖然第四半導體裝置100-4包括在基板102的背表面上的絕緣層180，但是可以不直接在源極/汲極區或浮置閘極結構下方設置背面金屬線。這是因為這樣的背面金屬線可能在第一注入區106N和第二注入區106P之間產生電性短路的風險。舉例來說，當假設的背面金屬線設置在第一注入區106N下方但與本徵部分103沒有足夠距離時，本徵部分103中的擴散邊(diffusion edge)可能導致短路。當假設的背面金屬線跨越本徵部分103時，假設的金屬線可能導致短路。當假設的背面金屬線設置在第二注入區106P下方但與本徵部分103沒有足夠距離時，本徵部分103中的擴散邊可能導致短路。跨越寬主動區104E的浮置閘極結構108E包括閘極介電層140和閘極電極142。ESD源極/汲極接點110E設置在第一注入區106N和第二注入區106P中的每一者上方。在第5圖所示的一些實施方式中，ESD源極/汲極接點110E包括阻擋層144和金屬填充層146。
浮置閘極結構108E包括閘極介電層140和閘極電極142。閘極介電層140可以包括界面層和高k介電層。在一些實施例中，界面層可以包括介電材料，例如氧化矽層或氮氧化矽。高k介電層由高k(介電常數大於約3.9)介電材料形成，其可以包括氧化鉿、氧化鈦、氧化鉿鋯、氧化鉭、氧化鉿矽、氧化鋯、氧化鋯矽、其組合或其他合適材料。閘極電極142可以包括一或多個功函數層和金屬填充層。一或多個功函數層可以包括N型功函數層及/或P型功函數層。示例性N型功函數層可以由鋁、鈦鋁、碳化鈦鋁、碳化鉭矽、鉭矽鋁、矽化鉭或碳化鉿形成。示例性P型功函數層可以由氮化鈦、氮化鈦矽、氮化鉭、氮碳化鎢或鉬形成。金屬填充層可以由金屬形成，例如鎢(W)、釕(Ru)、鈷(Co)或銅(Cu)。
用於ESD源極/汲極接點110E的金屬填充層146可以由鎢(W)、釕(Ru)、鈷(Co)、鎳(Ni)或銅(Cu)形成。阻擋層144可以由氮化鈦(TiN)、氮化鉭(TaN)、鈦(Ti)、鉬(Mo)、氮化鈷(CoN)、氮化鎢(WN)或氮化鈦矽(TiSiN)形成。
在第5圖所示的實施例中，第四半導體裝置100-4是ESD二極體或用於保護IC免受ESD損壞的橫向二極體。為了使第四半導體裝置100-4用作ESD二極體，作為第一注入區106N的一部分的源極/汲極區連接為陰極端，並且作為第二注入區106P的一部分的源極/汲極區連接為陽極端。P-N接面或空乏區存在於本徵部分103中。當在陽極和陰極之間施加足夠高的電位時，電子可以從第一注入區106N通過空乏區流到第二注入區106P。換句話說，電流可以從第二注入區106P流向第一注入區106N，如第5圖中的箭頭所示。因為注入區一直延伸通過寬有源區104E和半導體基板102，所以此電流可以發生在寬有源區104E以及半導體基板102中。這就是為什麼在半導體基板102正下方存在背面金屬線可能對用作ESD二極體的第四半導體裝置100-4產生故障風險。
參照第6圖，顯示了設置在N型拾取區130N和P型拾取區130P之間的ESD區120中的第五半導體裝置100-5的局部剖面圖。在第6圖所示的一些實施例中，第五半導體裝置100-5與finFET相似，並且具有包括與複數犧牲層10交錯的複數通道層12的鰭片。與第一半導體裝置100-1和第二半導體裝置100-2不同，寬主動區104E中的犧牲層10沒有被選擇性地移除。意即，通道層12不被釋放作為通道構件。在寬主動區104E中沒有形成源極/汲極凹陷，並且沒有在源極/汲極區上方形成磊晶源極/汲極特徵。替代地，寬主動區104E的源極/汲極區被離子注入，以成為第一注入區106N的一部分。在第6圖所示的實施例中，第一注入區106N一直延伸穿過寬主動區104E和基板102。跨越寬主動區104E的浮置閘極結構108E包括閘極介電層140和閘極電極142。ESD源極/汲極接點110E設置在每一個源極/汲極區上方。在第6圖所示的一些實施方式中，ESD源極/汲極接點110E包括阻擋層144和金屬填充層146。
浮置閘極結構108E包括閘極介電層140和閘極電極142。閘極介電層140可以包括界面層和高k介電層。在一些實施例中，界面層可以包括介電材料，例如氧化矽層或氮氧化矽。高k介電層由高k(介電常數大於約3.9)介電材料形成，其可以包括氧化鉿、氧化鈦、氧化鉿鋯、氧化鉭、氧化鉿矽、氧化鋯、氧化鋯矽、其組合或其他合適材料。閘極電極142可以包括一或多個功函數層和金屬填充層。一或多個功函數層可以包括N型功函數層及/或P型功函數層。示例性N型功函數層可以由鋁、鈦鋁、碳化鈦鋁、碳化鉭矽、鉭矽鋁、矽化鉭或碳化鉿形成。示例性P型功函數層可以由氮化鈦、氮化鈦矽、氮化鉭、氮碳化鎢或鉬形成。金屬填充層可以由金屬形成，例如鎢(W)、釕(Ru)、鈷(Co)或銅(Cu)。用於ESD源極/汲極接點110E的金屬填充層146可以由鎢(W)、釕(Ru)、鈷(Co)、鎳(Ni)或銅(Cu)形成。阻擋層144可以由氮化鈦(TiN)、氮化鉭(TaN)、鈦(Ti)、鉬(Mo)、氮化鈷(CoN)、氮化鎢(WN)或氮化鈦矽(TiSiN)形成。
第五半導體裝置100-5包括在基板102的背面上的絕緣層180，並且背面金屬線206嵌入在絕緣層180中。在所示的實施例中，背面金屬線206直接設置在浮置閘極結構108E下方。因為背面金屬線206完全包圍在第一注入區106N中(源極/汲極區均落在第一注入區106N中)並且與本徵部分103充分間隔，背面金屬線206不會產生短路的風險，並且第五半導體裝置100-5可以用作ESD二極體或ESD保護裝置。將結合第10圖和第11圖更詳細地描述背面金屬線206的位置約束。
參照第7圖，顯示了設置在N型拾取區130N和P型拾取區130P之間的ESD區120中的第六半導體裝置100-6的局部剖面圖。在第7圖所示的一些實施例中，第六半導體裝置100-6與finFET相似，並且具有包括與複數犧牲層10交錯的複數通道層12的鰭片。與第一半導體裝置100-1和第二半導體裝置100-2不同，寬主動區104E中的犧牲層10沒有被選擇性地移除。意即，通道層12不被釋放作為通道構件。在寬主動區104E中沒有形成源極/汲極凹陷，並且沒有在源極/汲極區上方形成磊晶源極/汲極特徵。替代地，寬主動區104E的源極/汲極區被離子注入，以成為第一注入區106N的一部分。在第7圖所示的實施例中，第一注入區106N一直向下延伸穿過寬主動區104E和基板102。跨越寬主動區104E的浮置閘極結構108E包括閘極介電層140和閘極電極142。ESD源極/汲極接點110E設置在作為第一注入區106N的一部分的源極/汲極區上方。在第7圖所示的一些實施方式中，ESD源極/汲極接點110E包括阻擋層144和金屬填充層146。
浮置閘極結構108E包括閘極介電層140和閘極電極142。閘極介電層140可以包括界面層和高k介電層。在一些實施例中，界面層可以包括介電材料，例如氧化矽層或氮氧化矽。高k介電層由高k(介電常數大於約3.9)介電材料形成，其可以包括氧化鉿、氧化鈦、氧化鉿鋯、氧化鉭、氧化鉿矽、氧化鋯、氧化鋯矽、其組合或其他合適材料。閘極電極142可以包括一或多個功函數層和金屬填充層。一或多個功函數層可以包括N型功函數層及/或P型功函數層。示例性N型功函數層可以由鋁、鈦鋁、碳化鈦鋁、碳化鉭矽、鉭矽鋁、矽化鉭或碳化鉿形成。示例性P型功函數層可以由氮化鈦、氮化鈦矽、氮化鉭、氮碳化鎢或鉬形成。金屬填充層可以由金屬形成，例如鎢(W)、釕(Ru)、鈷(Co)或銅(Cu)。用於ESD源極/汲極接點110E的金屬填充層146可以由鎢(W)、釕(Ru)、鈷(Co)、鎳(Ni)或銅(Cu)形成。阻擋層144可以由氮化鈦(TiN)、氮化鉭(TaN)、鈦(Ti)、鉬(Mo)、氮化鈷(CoN)、氮化鎢(WN)或氮化鈦矽(TiSiN)形成。
第六半導體裝置100-6包括在基板102的背面上的絕緣層180，並且背面金屬線206嵌入在絕緣層180中。在所示的實施例中，背面金屬線206直接設置在源極/汲極區之一者的下方。因為背面金屬線206完全包圍在第一注入區106N中並且與本徵部分103充分間隔，背面金屬線206不會產生短路的風險，並且第六半導體裝置100-6可以用作ESD二極體或ESD保護裝置。將結合第10圖和第11圖更詳細地描述背面金屬線206的位置約束。
參照第8圖，顯示了設置在N型拾取區130N和P型拾取區130P之間的ESD區120中的第七半導體裝置100-7的局部剖面圖。在第8圖所示的一些實施例中，第七半導體裝置100-7與finFET相似，並且具有包括與複數犧牲層10交錯的複數通道層12的鰭片。與第一半導體裝置100-1和第二半導體裝置100-2不同，寬主動區104E中的犧牲層10沒有被選擇性地移除。意即，通道層12不被釋放作為通道構件。在寬主動區104E中沒有形成源極/汲極凹陷，並且沒有在源極/汲極區上方形成磊晶源極/汲極特徵。替代地，寬主動區104E的源極/汲極區被離子注入，以成為第二注入區106P的一部分。跨越寬主動區104E的浮置閘極結構108E包括閘極介電層140和閘極電極142。ESD源極/汲極接點110E設置在離子注入的源極/汲極區上方。在第8圖所示的一些實施方式中，ESD源極/汲極接點110E包括阻擋層144和金屬填充層146。
浮置閘極結構108E包括閘極介電層140和閘極電極142。閘極介電層140可以包括界面層和高k介電層。在一些實施例中，界面層可以包括介電材料，例如氧化矽層或氮氧化矽。高k介電層由高k(介電常數大於約3.9)介電材料形成，其可以包括氧化鉿、氧化鈦、氧化鉿鋯、氧化鉭、氧化鉿矽、氧化鋯、氧化鋯矽、其組合或其他合適材料。閘極電極142可以包括一或多個功函數層和金屬填充層。一或多個功函數層可以包括N型功函數層及/或P型功函數層。示例性N型功函數層可以由鋁、鈦鋁、碳化鈦鋁、碳化鉭矽、鉭矽鋁、矽化鉭或碳化鉿形成。示例性P型功函數層可以由氮化鈦、氮化鈦矽、氮化鉭、氮碳化鎢或鉬形成。金屬填充層可以由金屬形成，例如鎢(W)、釕(Ru)、鈷(Co)或銅(Cu)。用於ESD源極/汲極接點110E的金屬填充層146可以由鎢(W)、釕(Ru)、鈷(Co)、鎳(Ni)或銅(Cu)形成。阻擋層144可以由氮化鈦(TiN)、氮化鉭(TaN)、鈦(Ti)、鉬(Mo)、氮化鈷(CoN)、氮化鎢(WN)或氮化鈦矽(TiSiN)形成。
第七半導體裝置100-7包括在基板102的背面上的絕緣層180，並且背面金屬線206嵌入在絕緣層180中。在所示的實施例中，背面金屬線206直接設置在浮置閘極結構108E下方。因為背面金屬線206完全包圍在第二注入區106P並且與本徵部分103充分間隔，背面金屬線206不會產生短路的風險，並且第七半導體裝置100-7可以用作ESD二極體或ESD保護裝置。將結合第10圖和第11圖更詳細地描述背面金屬線206的位置約束。
參照第9圖，顯示了設置在N型拾取區130N和P型拾取區130P之間的ESD區120中的第八半導體裝置100-8的局部剖面圖。在第9圖所示的一些實施例中，第八半導體裝置100-8與finFET相似，並且具有包括與複數犧牲層10交錯的複數通道層12的鰭片。與第一半導體裝置100-1和第二半導體裝置100-2不同，寬主動區104E中的犧牲層10沒有被選擇性地移除。意即，通道層12不被釋放作為通道構件。在寬主動區104E中沒有形成源極/汲極凹陷，並且沒有在源極/汲極區上方形成磊晶源極/汲極特徵。替代地，寬主動區104E的源極/汲極區被離子注入，以成為第二注入區106P的一部分。在第9圖所示的實施例中，第二注入區106P一直延伸穿過寬主動區104E和基板102。跨越寬主動區104E的浮置閘極結構108E包括閘極介電層140和閘極電極142。ESD源極/汲極接點110E設置在每一個源極/汲極區上方。在第9圖所示的一些實施方式中，ESD源極/汲極接點110E包括阻擋層144和金屬填充層146。
浮置閘極結構108E包括閘極介電層140和閘極電極142。閘極介電層140可以包括界面層和高k介電層。在一些實施例中，界面層可以包括介電材料，例如氧化矽層或氮氧化矽。高k介電層由高k(介電常數大於約3.9)介電材料形成，其可以包括氧化鉿、氧化鈦、氧化鉿鋯、氧化鉭、氧化鉿矽、氧化鋯、氧化鋯矽、其組合或其他合適材料。閘極電極142可以包括一或多個功函數層和金屬填充層。一或多個功函數層可以包括N型功函數層及/或P型功函數層。示例性N型功函數層可以由鋁、鈦鋁、碳化鈦鋁、碳化鉭矽、鉭矽鋁、矽化鉭或碳化鉿形成。示例性P型功函數層可以由氮化鈦、氮化鈦矽、氮化鉭、氮碳化鎢或鉬形成。金屬填充層可以由金屬形成，例如鎢(W)、釕(Ru)、鈷(Co)或銅(Cu)。用於ESD源極/汲極接點110E的金屬填充層146可以由鎢(W)、釕(Ru)、鈷(Co)、鎳(Ni)或銅(Cu)形成。阻擋層144可以由氮化鈦(TiN)、氮化鉭(TaN)、鈦(Ti)、鉬(Mo)、氮化鈷(CoN)、氮化鎢(WN)或氮化鈦矽(TiSiN)形成。
第八半導體裝置100-8包括在基板102的背面上的絕緣層180，並且背面金屬線206嵌入在絕緣層180中。在所示的實施例中，背面金屬線206直接設置在源極/汲極區之一者的下方。因為背面金屬線206完全包圍在第二注入區106NP並且與本徵部分103充分間隔，背面金屬線206不會產生短路的風險，並且第八半導體裝置100-8可以用作ESD二極體或ESD保護裝置。將結合第10圖和第11圖更詳細地描述背面金屬線206的位置約束。
參照第10圖，顯示了具有各種潛在的背面金屬線佈置的半導體結構100。如第10圖所示，半導體結構100包括N型拾取區130N下方的背面電源軌202、P型拾取區130P下方的背面電源軌210、背面金屬線206、背面金屬線208和背面金屬線204。對於背面電源軌202，第一注入區106N中的背面電源軌202與第二注入區106P的最近邊界相距第一間距S1。可以觀察到，第一間距S1應至少為60nm，以維持ESD區120中的ESD裝置的正常操作。在一些情況下，第一間距S1可以在60nm和100nm之間。當第一間距S1大於100時，N型拾取區130N的單元高度可能被不必要地擴大。相似地，第二注入區106P中的背面電源軌210也與第一注入區106N的最近邊界相距第一間距S1。背面金屬線206與本徵部分103相距第二間距S2。可以觀察到，由於摻雜物可能無意注入或摻雜在本徵部分103中，因此第二間距S2應至少為100nm，以降低短路或過早崩潰(premature breakdown)的風險。在一些情況下，第二間距S2可以在約100nm和約150nm之間。當第二間距S2大於150nm時，ESD區120中的閘極節距(gate pitch)可能被不必要地擴大。背面金屬線208的位置是不期望的，因為它跨越第一注入區106N和第二注入區106P，並且可能導致短路或過早崩潰。還可以觀察到，由於背面金屬線204的大部分位在第一注入區106N中，而背面金屬線204的邊緣切入第二注入區106P，因此背面金屬線204的放置可能產生短路或故障的風險。在第10圖所示的實施例中，第一注入區106N和第二注入區106P一直延伸穿過寬有源區104E和基板102，如第5圖至第9圖所示。
參照第11圖，顯示了根據本揭露的一些方面放置的具有背面電源軌和背面金屬線的半導體結構100。如第11圖所示，半導體結構100包括N型拾取區130N下方的背面電源軌202、P型拾取區130P下方的背面電源軌210和背面金屬線206。第一注入區106N中的背面電源軌202與第二注入區106P的最近邊界間隔第一間距S1。第一間距S1應該至少為60nm，並且可以在60nm和100nm之間。相似地，第二注入區106P中的背面電源軌210與第一注入區106N的最近邊界間隔第一間距S1。背背金屬線206完全包圍在第一注入區106N或第二注入區106P中。意即，每一個背面金屬線206與本徵部分103間隔第二間距S2。第二間距S2應該至少為100nm，並且可以在約100nm和約150nm之間。在第11圖所示的實施例中，第一注入區106N和第二注入區106P一直延伸穿過寬有源區104E和基板102，如第5圖至第9圖所示。根據實驗結果，為了防止在後續的背面CMP製程期間產生密度負載效應，背面金屬線(包括背面電源軌)可以具有相對於半導體基板102的背面在約30%和約75%之間的空氣密度(aerial density)。在一些實施方式中，背面金屬線（包括背面電源軌）可以具有在約125nm和約175nm之間的長度和在約35nm和45nm之間的寬度。當背面金屬線太窄或太短時，製程窗口(process window)可能會減小。當背面金屬線過寬或過長時，可能會違反上述放置約束。
在一個示例方面，本揭露根據一些實施例提供了一種的半導體裝置。半導體裝置包括基板、設置在基板上方的鰭狀結構，鰭狀結構包括與複數第二半導體層交錯的複數第一半導體層、設置在鰭狀結構的通道區上方的閘極結構、延伸穿過鰭狀結構的至少一第一部分的第一源極/汲極特徵、延伸穿過鰭狀結構的至少一第二部分的第二源極/汲極特徵、以及設置在基板下方並且與第一源極/汲極特徵和第二源極/汲極特徵間隔的背面金屬線。
在一些實施例中，複數第一半導體層包括矽，並且複數第二半導體層包括矽鍺。在一些實施方式中，基板的厚度在約20nm和約30nm之間。在一些情況下，第一源極/汲極特徵包括第一注入區，並且第二源極/汲極特徵包括第二注入區。在一些實施例中，第一注入區包括N型摻雜物。在一些情況下，第二注入區包括P型摻雜物。在一些實施例中，閘極結構不在複數第一半導體層的相鄰兩者之間延伸。在一些實施方式中，閘極結構是電性浮置的。在一些實施例中，第一源極/汲極特徵和第二源極/汲極特徵中的每一者延伸穿過鰭狀結構並且延伸到基板中。
本揭露的另一方面涉及半導體結構。半導體結構包括具有靜電放電（ESD）區、N型拾取區和P型拾取區的基板、設置在N型拾取區上方的第一主動區、設置在ESD區上方的第二主動區、設置在P型拾取區上方的第三主動區、在N型拾取區和ESD區的第一部分上方的N型注入區、以及在P型拾取區和靜電放電區的第二部分上方的P型注入區。
在一些實施例中，N型注入區和P型注入區中的每一者在俯視圖中為L形。在一些實施例中，第一主動區包括第一寬度，第二主動區包括第二寬度，並且第二寬度與第一寬度的比率在5和12之間。在一些實施方式中，ESD區還包括設置在第一部分和第二部分之間的本徵部分。在一些情況下，半導體結構還包括設置在第二主動區的第一部分上方的第一閘極結構、設置在第二主動區的本徵部分上方的第二閘極結構、以及設置在第二主動區的第二部分上方的第三閘極結構。在一些實施例中，半導體結構還可以包括設置在基板下方的第一背面電源軌和設置在基板下方的第二背面電源軌。第一背面電源軌直接設置在第一主動區下方，並且第二背面電源軌直接設置在第一閘極結構下方。在一些情況下，第二背面電源軌與本徵部分間隔至少100nm。在一些實施例中，第二背面電源軌完全在N型注入區的垂直投影區內。
本公開的又一方面涉及半導體結構。半導體結構包括包括了靜電放電（ESD）區、N型拾取區和P型拾取區的基板、設置在N型拾取區上方的第一主動區、設置在ESD區上方的第二主動區、設置在P型拾取區上方的第三主動區、在N型拾取區和ESD區的第一部分上方的N型注入區、在P型拾取區和靜電放電區的第二部分上方的P型注入區、設置在第二主動區的第一部分上方的第一閘極結構、設置在第二主動區的本徵部分上方的第二閘極結構，本徵部分設置在第一部分和第二部分之間、以及設置在第二主動區的第二部分上方的第三閘極結構。
在一些實施例中，第一閘極結構、第二閘極結構和第三閘極結構中的每一者是電性浮置的。在一些實施方式中，第一主動區、第二主動區和第三主動區中的每一者包括與複數矽鍺層交錯的複數矽層。
前述內文概述了許多實施例的特徵。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100:半導體結構 102:基板 103:本徵部分 104-1:第一主動區 104-2:第二主動區 104-3:第三主動區 104-4:第四主動區 104E:寬主動區 106N:第一注入區 106P:第二注入區 108E:浮置閘極結構 110E:靜電放電源極/汲極接點 120:靜電放電區 130N:N型拾取區 130P:P型拾取區 1082:第一閘極結構 1084:第二閘極結構 1104:源極/汲極接點 100-1:第一半導體裝置 12:通道層 140:閘極介電層 142:閘極電極 144:阻擋層 146:金屬填充層 150:內部間隔物特徵 152:矽化物層 154:背面接點通孔 156:背面介電層 180:絕緣層 202:背面電源軌 1060N:N型源極/汲極特徵 1102:源極/汲極接點 162:矽化物層 164:背面接點通孔 210:背面電源軌 100-2:第二半導體裝置 1060P:P型源極/汲極特徵 1104:源極/汲極接點 100-3:第三半導體裝置 10:犧牲層 206:背面金屬線 A:陽極 C:陰極 D:距離 100-4:第四半導體裝置 100-5:第五半導體裝置 100-6:第六半導體裝置 100-7:第七半導體裝置 100-8:第八半導體裝置 204:背面金屬線 208:背面金屬線 S1:第一間距 S2:第二間距
本揭露之觀點從後續實施例以及附圖可以更佳理解。須知示意圖係為範例，並且不同特徵並無示意於此。不同特徵之尺寸可能任意增加或減少以清楚論述。 第1圖是根據本揭露的各個方面之半導體結構的俯視圖。 第2圖是根據本揭露的各個方面之半導體結構的N型拾取區中的半導體裝置的局部剖面圖。 第3圖是根據本揭露的各個方面之半導體結構的P型拾取區中的半導體裝置的局部剖面圖。 第4圖、第5圖、第6圖、第7圖、第8圖、以及第9圖是根據本揭露的各個方面之在靜電放電(ESD)區中的半導體裝置的局部剖面圖。 第10圖和第11圖是根據本揭露的各個方面之具有下方的背面金屬線的半導體裝置的示例的俯視圖。
無
100:半導體結構
102:基板
103:本徵部分
104-1:第一主動區
104-2:第二主動區
104-3:第三主動區
104-4:第四主動區
104E:寬主動區
106N:第一注入區
106P:第二注入區
108E:浮置閘極結構
110E:靜電放電源極/汲極接點
120:靜電放電區
130N:N型拾取區
130P:P型拾取區
1082:第一閘極結構
1084:第二閘極結構
1102:源極/汲極接點
202:背面電源軌
210:背面電源軌
1104:源極/汲極接點
206:背面金屬線
S1:第一間距
S2:第二間距

Claims (1)

  1. 一種半導體裝置，包括： 一基板； 一鰭狀結構，設置在上述基板上方，上述鰭狀結構包括複數第一半導體層，上述第一半導體層與複數第二半導體層交錯； 一閘極結構，設置在上述鰭狀結構的一通道區上方； 一第一源極/汲極特徵，延伸穿過上述鰭狀結構的至少一第一部分； 一第二源極/汲極特徵，延伸穿過上述鰭狀結構的至少一第二部分；以及 一背面金屬線，設置在上述基板下方，並且與上述第一源極/汲極特徵和上述第二源極/汲極特徵間隔。
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