以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、符号「−」および「+」は、導電型がn型またはp型の不純物の相対的な濃度を表しており、例えばn型不純物の場合は、「n−」、「n+」の順に不純物濃度が高くなる。
本実施の形態の半導体装置(半導体集積回路装置)は、不揮発性メモリ(不揮発性記憶素子、フラッシュメモリ)を備えた半導体装置、例えばマイコンである。マイコンには、CPU(Central Processing Unit)、RAM(Random Access Memory)、EEPROM(Electrically Erasable Programmable Read Only Memory)、フラッシュメモリおよびI/O(Input/Output)回路などが含まれている。CPUは、高速動作および低消費電力などの要求があるため、低電圧(例えば、5V以下)駆動および低閾値の低耐圧MISFET(MISFET:Metal Insulator Semiconductor Field Effect Transistor)で構成されている。EEPROMまたはフラッシュメモリは、行列状に配置された複数の不揮発性メモリセルと、不揮発性メモリセルに対して、書込み、消去、読出しなどを実施する制御回路を有している。特に、書込み、消去動作においては、不揮発性メモリセルに高電圧を印加するため、制御回路には、高電圧(例えば、10V以上)で動作する高耐圧MISFETが含まれている。
不揮発性メモリは、nチャネル型MISFETを基本としたメモリセルをもとに説明を行うが、pチャネル型MISFETとしてもよい。CPUおよび制御回路は、nチャネル型MISFETおよびpチャネル型MISFETで構成されるが、ここでは、nチャネル型MISFETを例に説明を行う。
<半導体装置の構造>
図1は、本実施の形態の半導体装置の要部断面図である。図1では、左側にメモリセル領域1A、中央に周辺回路領域1B、右側に周辺回路領域1Cを示している。メモリセル領域1Aには不揮発性メモリのメモリセルMCが、周辺回路領域1Bには低耐圧MISFET(Q1)が、そして、周辺回路領域1Cには高耐圧MISFET(Q2)が形成されている。このように、符号部分が不明瞭な場合には、符号に括弧を付す。
図1に示すように、半導体装置は、半導体基板SBの主面に形成されている。半導体基板SBは、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体ウエハである。本実施の形態では、pチャネル型MISFETの高速化の為に、単結晶シリコン基板の(100)面において、pチャネル型MISFETのチャネル方向(ソース領域とドレイン領域を結ぶ方向)を<110>または<100>としている。また、nチャネル型MISFETのチャネル方向(ソース領域とドレイン領域を結ぶ方向)も<110>または<100>としている。
まず、メモリセル領域1Aに形成されたnチャネル型のメモリセルMCの構成について説明する。
メモリセル領域1Aにおいて、半導体装置は、半導体基板SBの主面に形成された活性領域と素子分離領域STとを有している。素子分離領域STは、活性領域に形成された素子(メモリセル)を分離するためのものであり、素子分離領域STには、酸化シリコン膜等からなる素子分離膜が形成されている。活性領域は、素子分離領域STで囲まれており、素子分離領域STにより規定、すなわち区画されている。図示しないが、メモリセル領域1Aには複数の活性領域が存在し、複数の活性領域間は素子分離領域STにより電気的に分離されている。メモリセル領域1Aには、複数のメモリセルMCが配置されたp型の導電型を有するp型ウェルPW1が形成されている。
メモリセルMCは、スプリットゲート型のメモリセルである。すなわち、図1に示すように、メモリセルMCは、p型ウェルPW1内に形成されており、制御ゲート電極CGと、メモリゲート電極MGを有している。メモリセルMCは、n型のエクステンション領域(n−型半導体領域、低濃度領域、不純物拡散領域)EXと、n型の拡散領域(n+型半導体領域、高濃度領域、不純物拡散領域)DFと、制御ゲート電極CGと、メモリゲート電極MGと、を有している。n型のエクステンション領域EXと、n型の拡散領域DFとは、p型の導電型とは反対の導電型であるn型の導電型を有する。
また、メモリセルMCは、制御ゲート電極CGの上面およびメモリゲート電極MGの上面に形成されたシリサイド層(ゲートシリサイド層)S2を有しており、拡散領域DFの上面に形成されたシリサイド層(SDシリサイド層)S1を有している。
さらに、メモリセルMCは、制御ゲート電極CGと半導体基板SB(または、p型ウェルPW1)との間に形成されたゲート絶縁膜GItと、メモリゲート電極MGと半導体基板SB(または、p型ウェルPW1)との間、および、メモリゲート電極MGと制御ゲート電極CGとの間に形成されたゲート絶縁膜GImと、を有している。
制御ゲート電極CGおよびメモリゲート電極MGは、それらの互いに対向する側面、すなわち側壁の間にゲート絶縁膜GImを介した状態で、半導体基板SBの主面に沿って延在し、並んで配置されている。制御ゲート電極CGおよびメモリゲート電極MGの延在方向は、図1の紙面に垂直な方向である。図1の紙面に垂直な方向に配置された複数(例えば、数十個〜数百個)のメモリセルMCにおいて、制御ゲート電極CGは、共通で一体的に構成されている。また、メモリゲート電極MGも、制御ゲート電極CGと同様に、複数(例えば、数十個〜数百個)のメモリセルMCにおいて、共通で一体的に構成されている。つまり、不揮発性メモリの高速動作の為には、制御ゲート電極CGおよびメモリゲート電極MGの低抵抗化が肝要である。
制御ゲート電極CGとメモリゲート電極MGとは、両者間にゲート絶縁膜GImを介在して互いに隣り合っており、メモリゲート電極MGは、制御ゲート電極CGの側面上、すなわち側壁上に、ゲート絶縁膜GImを介してサイドウォールスペーサ状に形成されている。また、ゲート絶縁膜GImは、メモリゲート電極MGと半導体基板SBの間の領域と、メモリゲート電極MGと制御ゲート電極CGの間の領域の、両方の領域にわたって延在している。
ゲート絶縁膜GItは、絶縁膜IF1からなる。絶縁膜IF1は、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、または、窒化シリコン膜よりも高い比誘電率を有する高誘電率膜、いわゆるHigh−k膜からなる。なお、本実施の形態において、High−k膜または高誘電率膜というときは、窒化シリコン膜よりも誘電率(比誘電率)が高い膜を意味する。絶縁膜IF1としては、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。
ゲート絶縁膜GImは、絶縁膜ONからなる。絶縁膜ONは、酸化シリコン膜OX1と、酸化シリコン膜OX1上に形成された窒化シリコン膜NTと、窒化シリコン膜NT上の酸化シリコン膜OX2と、を含む積層膜からなる。メモリゲート電極MGと制御ゲート電極CGとの間のゲート絶縁膜GImは、メモリゲート電極MGと制御ゲート電極CGとの間を絶縁、すなわち電気的に分離するための絶縁膜として機能する。したがって、メモリゲート電極MGと制御ゲート電極CGの間の絶縁膜を、メモリゲート電極MGと半導体基板SBの間の絶縁膜と別体または異なる絶縁膜とすることもできる。
絶縁膜ONのうち、窒化シリコン膜NTは、電荷を蓄積するための絶縁膜であり、電荷蓄積部として機能する。すなわち、窒化シリコン膜NTは、絶縁膜ON中に形成されたトラップ性絶縁膜である。このため、絶縁膜ONは、その内部に電荷蓄積部を有する絶縁膜とみなすことができる。
窒化シリコン膜NTの上下に位置する酸化シリコン膜OX1および酸化シリコン膜OX2は、電荷を閉じ込める電荷ブロック層として機能することができる。つまり、窒化シリコン膜NTを酸化シリコン膜OX1および酸化シリコン膜OX2で挟んだ構造とすることで、窒化シリコン膜NTに蓄積された電荷のリークを防止している。
制御ゲート電極CGは、シリコン膜PS1からなる。シリコン膜PS1は、シリコンからなり、例えばn型の不純物を導入した多結晶シリコン膜であるn型ポリシリコン膜などからなる。具体的には、制御ゲート電極CGは、パターニングされたシリコン膜PS1からなる。制御ゲート電極CGを構成するシリコン膜PS1の上面には、シリサイド層S2が形成されている。シリサイド層S2も、制御ゲート電極CGと同様に、図1の紙面と垂直な方向に延在している。
メモリゲート電極MGは、シリコン膜PS2からなる。シリコン膜PS2は、シリコンからなり、例えばp型の不純物を導入した多結晶シリコン膜であるp型ポリシリコン膜などからなる。メモリゲート電極MGは、そのメモリゲート電極MGと隣接する制御ゲート電極CGの一方の側壁上に、ゲート絶縁膜GImを介してサイドウォールスペーサ状に形成されている。メモリゲート電極MGを構成するシリコン膜PS2の上面には、シリサイド層S2が形成されている。シリサイド層S2も、メモリゲート電極MGと同様に、図1の紙面と垂直な方向に延在している。
図1では、制御ゲート電極CGとシリサイド層S2とを別々に表しているが、シリサイド層S2を含めて制御ゲート電極と呼ぶ場合もある。メモリゲート電極MGとシリサイド層S2も同様である。
制御ゲート電極CGおよびメモリゲート電極MGの上面に形成されたシリサイド層S2は、添加物として白金(Pt)を含む、ニッケル(Ni)とシリコン(Si)との合金層である。白金の含有量(含有率)は、好適には5%未満(0%を含む)とする。詳しくは後述するが、シリサイド層S2中における白金の含有量を低減することで、制御ゲート電極CGおよびメモリゲート電極MGのシート抵抗の増加を防止することができる。
エクステンション領域EXおよび拡散領域DFは、ソース領域またはドレイン領域として機能する半導体領域である。エクステンション領域EXおよび拡散領域DFの各々は、n型の不純物が導入された半導体領域からなり、両者でLDD(Lightly doped drain)構造を構成している。拡散領域DFは、エクステンション領域EXよりも、高濃度であり、ウェル領域PW1との接合深さも深い。一対のエクステンション領域EXおよび拡散領域DFは、制御ゲート電極CGおよびメモリゲート電極MGを挟むように、制御ゲート電極CGおよびメモリゲート電極MGの両端に配置されている。ただし、一方の拡散領域DFと制御ゲート電極CGとの間および他方の拡散領域DFとメモリゲート電極MGとの間には、エクステンション領域EXが配置されている。
拡散領域DF上、すなわち拡散領域DFの上面(表面)には、シリサイド層S1が形成されている。拡散領域DFの上面に形成されたシリサイド層S1は、添加物として白金(Pt)を含む、ニッケル(Ni)とシリコン(Si)との合金層である。白金(Pt)の含有量(含有率)は、5%以上(より好適には5%以上かつ10%以下)とする。添加物である白金(Pt)を5%以上含有することで、シリサイド層S1の異常成長を抑制してソース領域またはドレイン領域のリーク電流を低減できる。また、白金(Pt)の含有量を10%以下とすることで、後述する製造方法において、白金(Pt)の含有したニッケル(Ni)膜の未反応部分の除去が容易となる。なお、エクステンション領域EX、拡散領域DFおよびシリサイド層S1を含めて、ソース領域またはドレイン領域と表現する場合もある。
シリサイド層S1およびS2は、添加物を含むニッケルシリサイド層に代えて、添加物を含むコバルトシリサイド層でも良く、添加物は、アルミニウム(Al)または炭素(C)でもよい。
制御ゲート電極CGの側壁上、および、メモリゲート電極MGの側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサSWが形成されている。
次に、周辺回路領域1Bに形成されたnチャネル型の低耐圧MISFET(Q1)の構成について説明する。
周辺回路領域1Bにおいて、半導体装置は、半導体基板SBの主面に形成された活性領域と素子分離領域STとを有している。素子分離領域STの構造および機能は、前述のとおりである。活性領域は、素子分離領域STにより規定、すなわち区画され、素子分離領域STにより周辺回路領域1B内の他の活性領域と電気的に分離されており、活性領域には、p型の導電型を有するp型ウェルPW2が形成されている。メモリ領域1Aのp型ウェルPW1は図示しないn型ウェルで囲まれていて、p型ウェルPW2とは電気的に分離されている。つまり、p型ウェルPW1には、p型ウェルPW2と異なる電位を印加できる。
図1に示すように、周辺回路領域1Bに形成された低耐圧MISFET(Q1)は、p型ウェルPW2内に形成されており、ゲート電極G1と、ソース領域またはドレイン領域となる、n型のエクステンション領域(n−型半導体領域、低濃度領域、不純物拡散領域)EXおよびn型の拡散領域(n+型半導体領域、高濃度領域、不純物拡散領域)DFと、を有している。さらに、低耐圧MISFET(Q1)は、拡散領域DFの上面に形成されたシリサイド層(SDシリサイド層)S1を有している。シリサイド層(SDシリサイド層)S1は、メモリセルMCのソース領域およびドレイン領域に形成されたシリサイド層S1と同様の組成を有する。しかし、ゲート電極G1の上面には、シリサイド層S2を有していない。さらに、低耐圧MISFET(Q1)は、ゲート電極G1と半導体基板SB(または、p型ウェルPW2)との間に形成されたゲート絶縁膜GILを有する。
ゲート絶縁膜GILは、絶縁膜IF4と、絶縁膜IF4上に形成された絶縁膜HKとの積層構造からなる。絶縁膜IF4は、例えば酸化シリコン膜であり、絶縁膜HKは、酸化シリコンおよび窒化シリコンのいずれよりも誘電率(比誘電率)が高い絶縁材料膜、いわゆるhigh−k膜(高誘電率膜)である。絶縁膜HKとしては、酸化ハフニウム(HfO)膜、酸化ジルコニウム(ZrO)膜、酸化アルミニウム(AlO)膜、酸化タンタル(TaO)膜または酸化ランタン(LaO)膜などの金属酸化物膜を用いることができる。例えば、酸化ハフニウム(HfO)は、ハフニウム(Hf)と酸素(O)を含む膜であり、その組成比は特に限定されない。酸化ジルコニウム(ZrO)膜、酸化アルミニウム(AlO)膜、酸化タンタル(TaO)膜または酸化ランタン(LaO)膜も同様である。
ゲート絶縁膜GIL上には、金属膜TNを介してゲート電極G1が形成されている。金属膜TNは、低耐圧MISFET(Q1)の閾値電圧を調整するための膜である。金属膜TNとしては、例えば、窒化チタン(TiN)膜、窒化タンタル(TaN)膜、窒化タングステン(WN)膜、炭化チタン(TiC)膜、炭化タンタル(TaC)膜、炭化タングステン(WC)膜、窒化炭化タンタル(TaCN)膜、チタン(Ti)膜、タンタル(Ta)膜、チタンアルミニウム(TiAl)膜またはアルミニウム(Al)膜などを用いることができる。
ゲート電極G1は、金属膜からなる。金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜(純金属膜)または合金膜だけでなく、金属伝導を示す金属化合物膜も含むものとする。好適な一例として、金属膜TNとしてチタンアルミニウム(TiAl)膜、金属膜TN上のゲート電極G1として、アルミニウム(Al)膜を選択できる。
エクステンション領域EXおよび拡散領域DFは、ソース領域またはドレイン領域として機能する半導体領域である。エクステンション領域EXおよび拡散領域DFの各々は、n型の不純物が導入された半導体領域からなり、両者でLDD構造を構成している。拡散領域DFは、エクステンション領域EXよりも、高濃度であり、ウェル領域PW2との接合深さも深い。一対のエクステンション領域EXおよび拡散領域DFは、ゲート電極G1を挟むように、ゲート電極G1の両端に配置されている。ただし、一方の拡散領域DFとゲート電極G1との間および他方の拡散領域DFとゲート電極G1との間には、エクステンション領域EXが配置されている。
拡散領域DF上、すなわち拡散領域DFの上面(表面)には、前述のシリサイド層S1が形成されている。また、ゲート電極G1の側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサSWが形成されている。なお、エクステンション領域EX、拡散領域DFおよびシリサイド層S1を含めて、ソース領域またはドレイン領域と表現する場合もある。
次に、周辺回路領域1Cに形成されたnチャネル型の高耐圧MISFET(Q2)の構成について説明する。
周辺回路領域1Cにおいて、半導体装置は、半導体基板SBの主面に形成された活性領域と素子分離領域STとを有している。素子分離領域STの構造および機能は、前述のとおりである。活性領域は、素子分離領域STにより規定、すなわち区画され、素子分離領域STにより周辺回路領域1C内の他の活性領域と電気的に分離されており、活性領域には、p型の導電型を有するp型ウェルPW3が形成されている。前述のとおり、p型ウェルPW1は図示しないn型ウェルで囲まれているので、p型ウェルPW3とも電気的に分離されている。つまり、p型ウェルPW1には、p型ウェルPW3と異なる電位を印加できる。
図1に示すように、周辺回路領域1Cに形成された高耐圧MISFET(Q2)は、p型ウェルPW3内に形成されており、ゲート電極G2と、ソース領域またはドレイン領域となる、n型のエクステンション領域(n−型半導体領域、低濃度領域、不純物拡散領域)EXおよびn型の拡散領域(n+型半導体領域、高濃度領域、不純物拡散領域)DFと、を有している。さらに、高耐圧MISFET(Q2)は、拡散領域DFの上面に形成されたシリサイド層(SDシリサイド層)S1を有しており、ゲート電極G2の上面には、シリサイド層(ゲートシリサイド層)S2を有している。シリサイド層S1およびS2は、前述のシリサイド層S1およびS2と同様である。
さらに、高耐圧MISFET(Q2)は、ゲート電極G2と半導体基板SB(または、p型ウェルPW3)との間に形成されたゲート絶縁膜GIHを有する。
好適には、高耐圧MISFET(Q2)のゲート電極G2のゲート長は、低耐圧MISFET(Q1)のゲート電極G1のゲート長よりも大きく(長く)することで、ソース領域とドレイン領域間の耐圧を向上できる。なお、ゲート長とは、ソース領域とドレイン領域とを結ぶ方向のゲート電極の長さを言う。つまり、図1の紙面の横方向におけるゲート電極の長さである。
ゲート絶縁膜GIHは、絶縁膜IF1からなる。絶縁膜IF1は、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜からなり、好適には、ゲート絶縁膜GItよりも厚膜とするのがよい。また、絶縁膜IF1は、低耐圧MISFET(Q1)のゲート絶縁膜GILよりも酸化膜換算の膜厚が厚くすることが好ましく、少なくとも絶縁膜IF4よりも膜厚を厚くすることが好ましい。
ゲート絶縁膜GIH上には、ゲート電極G2が配置されており、ゲート電極G2は、前述のシリコン膜PS1からなる。また、ゲート電極G2の上面には、前述のシリサイド層S2が形成されている。
高耐圧MISFET(Q2)のソース領域およびドレイン領域は、低耐圧MISFET(Q1)と同様であり、エクステンション領域EXおよび拡散領域DFで構成されたLDD構造となっている。ただし、好適には、高耐圧MISFET(Q2)のエクステンション領域EXの不純物濃度は、低耐圧MISFET(Q1)のエクステンション領域EXの不純物濃度よりも低濃度にするとよい。
高耐圧MISFET(Q2)の拡散領域DFの上面に形成されたシリサイド層S1は、低耐圧MISFET(Q1)およびメモリセルMCの拡散領域DFの上面に形成されたシリサイド層S1と同様である。また、高耐圧MISFET(Q2)ゲート電極G2の上面に形成されたシリサイド層S2は、メモリセルMCの制御ゲート電極CGおよびメモリゲート電極MGの上面に形成されたシリサイド層S2と同様である。
また、本実施の形態では、高耐圧MISFET(Q2)のチャネル方向(つまり、ソース領域からドレイン領域に向かう方向)を<110>または<100>方向としているため、拡散領域DFの上面に形成されたシリサイド層S1がチャネル方向に伸展するウィスカー欠陥が発生しやすいが、シリサイド層S1に白金(Pt)が含まれていることで、このウィスカー欠陥を防止することができる。
また、ゲート電極G2の側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサSWが形成されている。なお、エクステンション領域EX、拡散領域DFおよびシリサイド層S1を含めて、ソース領域またはドレイン領域と表現する場合もある。
次に、メモリセル領域1Aに形成されたメモリセルMC上、周辺回路領域1Bに形成された低耐圧MISFET(Q1)上、および、周辺回路領域1Cに形成された高耐圧MISFET(Q2)上の構成を具体的に説明する。
半導体基板SB上には、メモリセルMCの制御ゲート電極CGとメモリゲート電極MG、低耐圧MISFET(Q1)のゲート電極G1および高耐圧MISFET(Q2)のゲート電極G2の間を埋めるように、絶縁膜IF7および層間絶縁膜IL1の積層膜が形成されている。半導体基板SBの主面を基準として、絶縁膜IF7および層間絶縁膜IL1の積層膜の上面は、制御ゲート電極CGとメモリゲート電極MG、ゲート電極G1およびG2の上面とほぼ等しい高さとなっている。絶縁膜IF7は、例えば窒化シリコン膜からなり、層間絶縁膜IL1は、例えば酸化シリコン膜からなる。
層間絶縁膜IL1上には、例えば酸化シリコン膜からなる層間絶縁膜IL2が形成されている。周辺回路領域1Bにおいては、層間絶縁膜IL1と層間絶縁膜IL2の間に、酸化シリコン膜からなる絶縁膜IF9が介在している。
メモリセル領域1A、ならびに周辺回路領域1Bおよび1Cにおいて、絶縁膜IF7、層間絶縁膜IL1および層間絶縁膜IL2には、例えば拡散領域DFの表面上のシリサイド層S1の一部を露出するコンタクトホールが形成されており、コンタクトホール内には導電性のコンタクトプラグCPが形成されている。コンタクトプラグCPは、タングステン(W)などからなる主導体とバリア導体膜(例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜)とで構成されており、バリア導体膜は、主導体とシリサイド層S1との間に介在している。また、周辺回路領域1Bにおいて、コンタクトホールは、絶縁膜IF9をも貫通している。
各コンタクトプラグCP上には、第1層目の配線層M1が配置されており、配線層M1は、コンタクトプラグCPを介してシリサイド層S1に接続されている。つまり、配線層M1は、拡散領域DFと電気的に接続されている。配線層M1は、例えば、アルミニウム(Al)または銅(Cu)を主導体とする導体膜で構成されている。
<本実施の形態の半導体装置の特徴と効果について>
本実施の形態においては、拡散領域DFの上面に形成されたシリサイド層S1に含まれる添加物の濃度(含有量)を、制御ゲート電極CG、メモリゲート電極MGおよびゲート電極G2の上面に形成されたシリサイド層S2に含まれる添加物の濃度(含有量)よりも高くすることが肝要である。シリサイド層S1に含まれる添加物の濃度を高くすることで、拡散領域DFの上面に形成されるシリサイド層S1の異常成長を防止でき、ソース領域またはドレイン領域とウェル領域PW1、PW2およびPW3間のリーク電流を低減できる。つまり、半導体装置の低消費電力化に有効である。
仮に、シリサイド層S2にシリサイド層S1と等しい濃度の添加物が含有された場合、シリサイド層S2のシート抵抗が上昇することで、シリサイド層S2を含めたゲート電極の抵抗が上昇し、高速動作の妨げとなる。添加物の濃度が高いシリサイド層は、結晶粒が微細化となるため、シリサイド層を流れる電流(電子)の粒界散乱の確率が高くなる。さらに、添加物が含有されていることにより電子の散乱の確率が高くなる。これらの要因で、シリサイド層のシート抵抗が上昇すると考えられる。つまり、本実施の形態では、シリサイド層S2に含まれる添加物濃度が、シリサイド層S1に含まれる添加物濃度よりも低いので、シリサイド層S2の結晶粒径を、シリサイド層S1の結晶粒径よりも大きくできる。これにより、シリサイド層S2のシート抵抗を低減できるという特徴がある。つまり、MISFETのゲート電極の低抵抗化により、MISFETの高速動作に有効である。
本実施の形態によれば、シリサイド層S2の添加物の濃度をシリサイド層S1の添加物の濃度よりも低減させたことで、シリサイド層S2のシート抵抗を低減することができる。特に、メモリセルMCの制御ゲート電極CGまたはメモリゲート電極MGは、複数のメモリセルMCに対して共通の配線としても用いられているため、そのゲート幅方向の長さが周辺回路領域1Bに形成される低耐圧MISFET(Q1)よりも長くなる。このため、制御ゲート電極CGまたはメモリゲート電極MGの上面のシリサイド層S2の抵抗を低減できることは、不揮発性メモリの高速動作に有効である。
ここで、シリサイド層S1およびS2に含有される添加物の濃度とは、例えば、シリサイド層S1およびS2の表面の単位面積当たりの濃度である。そして、第1金属(例えば、Ni)とシリコンを含むシリサイド層S1およびS2に含有される添加物である第2金属(例えば、Pt)の含有率の相対比較は、例えば、エネルギー分散型X線分光法(EDX:Energy Dispersive X-ray Spectroscopy)で実施できる。例えば、シリサイド層S1およびS2の表面(上面)に電子線を照射することで発生する特性X線を検出し、エネルギーで分光することによってシリサイド層S1およびS2の元素分析、組成分析が実施できる。
本実施の形態では、メモリセルMCを構成する制御ゲート電極CGおよびメモリゲート電極MGは、ポリシリコン膜とポリシリコン膜の表面(上面)に形成されたシリサイド層S2で構成されており、制御ゲート電極CGとメモリゲート電極MGは、ゲート絶縁膜GImで分離されている。このような構造としたことで、制御ゲート電極CGとメモリゲート電極MGとが短絡することなく、制御ゲート電極CGとメモリゲート電極MGの配線抵抗を低減することが出来ている。例えば、特許文献2のフルシリサイドゲートの技術を、制御ゲート電極CGおよびメモリゲート電極MGに適用すると、制御ゲート電極CGおよびメモリゲート電極MGのシリサイド化工程で、制御ゲート電極CGとメモリゲート電極MG間が短絡してしまうという問題がある。つまり、特許文献2のフルシリサイドゲートの技術は、本実施の形態のスプリットゲート型の不揮発性メモリへの適用は困難である。
<半導体装置の製造方法について>
本実施の形態の半導体装置の製造方法を、図2〜図20を参照して説明する。
図2〜図20は、本実施の形態の半導体装置の製造工程中の断面図である。図2〜図20の断面図は、図1の断面図に対応している。各図の左側にメモリセル領域1Aを、中央に周辺回路領域1B、右側に周辺回路領域1Cを示している。メモリセル領域1Aには不揮発性メモリのメモリセルMCが、周辺回路領域1Bおよび1Cには低耐圧MISFET(Q1)および高耐圧MISFET(Q2)が、それぞれ形成される様子を示す。
半導体装置を製造工程においては、まず、図2に示すように、p型の単結晶シリコン(Si)などからなる半導体基板(半導体ウエハ)SBを用意する。それから、半導体基板SBの主面に、活性領域を規定する複数の素子分離領域STを形成する。
素子分離領域STは、酸化シリコンなどの絶縁体からなり、例えばSTI法またはLOCOS法などにより形成することができる。ここでは、STI法により素子分離領域を形成することについて説明する。
すなわち、半導体基板SB上に順に酸化シリコン膜および窒化シリコン膜を順に積層した後、フォトリソグラフィ技術およびドライエッチング法を用いて窒化シリコン膜および酸化シリコン膜をエッチングし、選択的に活性領域を覆うパターニングされた窒化シリコン膜および酸化シリコン膜を形成する。さらに、パターニングされた窒化シリコン膜および酸化シリコン膜から露出した半導体基板SBの上面に溝を形成する。当該溝は複数形成される。
続いて、それらの溝内に、例えば酸化シリコンからなる絶縁膜を埋め込んだ後、研磨工程などにより、窒化シリコン膜上の各絶縁膜を除去することで、複数の素子分離領域STを形成する。素子分離領域STは、活性領域を囲むように形成され、メモリセル領域1A、周辺回路領域1Bおよび周辺回路領域1Cの夫々の間に形成されている。これにより図2に示す構造を得る。
次に、メモリセル領域1A、周辺回路領域1Bおよび周辺回路領域1Cの半導体基板SBの主面にp型ウェルPW1、PW2およびPW3を形成する。p型ウェルPW1、PW2およびPW3は、例えばホウ素(B)などのp型の不純物を半導体基板SBにイオン注入することによって形成することができる。なお、メモリセルMC、高耐圧MISFET(Q2)または低耐圧MISFET(Q1)などのそれぞれの形成領域において形成するp型ウェルPW1、PW2およびPW3は、同じイオン注入工程で形成することもできるが、各素子の特性の最適化のため、それぞれの領域において、異なるイオン注入工程で形成することも可能である。例えば、周辺回路領域1Cのp型ウェルPW3の濃度は、周辺回路領域1Bのp型ウェルPW2の濃度よりも高濃度にするのが好適である。
次に、図2に示すように、半導体基板SBの主面に、ゲート絶縁膜用の絶縁膜IF1を形成する。すなわち、メモリセル領域1Aならびに周辺回路領域1Bおよび1Cの半導体基板SBの上面(表面)上に絶縁膜IF1を形成する。絶縁膜IF1としては、例えば酸化シリコン膜を用いることができる。メモリセル領域1Aならびに周辺回路領域1Bおよび1Cのそれぞれの絶縁膜IF1は、別々の工程で形成することで、互いに異なる膜厚で形成してもよい。好適には、周辺回路領域1Cの絶縁膜IF1をメモリセル領域1Aの絶縁膜IF1よりも厚くする。
その後、絶縁膜IF1の上面を覆うように、例えばCVD(Chemical Vapor Deposition)法を用いて、半導体基板SB上に多結晶シリコン膜からなるシリコン膜PS1を形成する。また、シリコン膜PS1は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜(ドープトポリシリコン膜)とすることができる。シリコン膜PS1に導入するn型不純物としては、例えばリン(P)を好適に用いることができる。
その後、シリコン膜PS1上に、例えばCVD法を用いて絶縁膜IF2を形成する。絶縁膜IF2は例えば窒化シリコン(SiN)からなるキャップ絶縁膜である。絶縁膜IF2の膜厚は、例えば20〜50nm程度とすることができる。
次に、図3に示すように、メモリセル領域1Aの絶縁膜IF2、シリコン膜PS1および絶縁膜IF1からなる積層膜を、フォトリソグラフィ技術およびエッチング技術によりパターニングする。これにより、メモリセル領域1Aでは、絶縁膜IF1からなるゲート絶縁膜GIt、シリコン膜PS1からなる制御ゲート電極CGおよび絶縁膜IF2からなるキャップ絶縁膜の積層体が形成される。制御ゲート電極CGは、平面視において、ゲート幅方向に延在するパターンである。ゲート幅方向とは、図3の紙面の奥行き方向である。
前述のパターニング工程において、周辺回路領域1Bおよび1C間においても、絶縁膜IF2、シリコン膜PS1および絶縁膜IF1からなる積層膜を、フォトリソグラフィ技術およびエッチング技術を用いて加工する。つまり、周辺回路領域1Bおよび1C間において、絶縁膜IF2、シリコン膜PS1および絶縁膜IF1からなる積層体は、互いに分離され、メモリセル領域1Aの絶縁膜IF2、シリコン膜PS1および絶縁膜IF1からなる積層体とも分離される。ただし、絶縁膜IF1は、必ずしも互いに分離されなくてもよい。
次に、図3に示すように、前述の積層膜のパターニングとは異なる、フォトリソグラフィ技術およびウェットエッチング法を用いて、周辺回路領域1Bの絶縁膜IF2を選択的に除去する。これにより、周辺回路領域1Bのシリコン膜PS1の上面が露出する。このとき、メモリセル領域1Aおよび周辺回路領域1Cの絶縁膜IF2は除去せずに残しておく。つまり、上記ウェットエッチング工程は、メモリセル領域1Aおよび周辺回路領域1Cを覆い、周辺回路領域1Bを露出するパターンを有する、図示しないレジスト膜をマスクとして用いて実施し、上記ウェットエッチング工程後に、図示しないレジスト膜を除去する。
その後、図4に示すように、半導体基板SBの主面上に、前述のゲート絶縁膜GIm用の絶縁膜ONを形成する。絶縁膜ONは、メモリセル領域1Aの半導体基板SBの上面と、ゲート絶縁膜GIt、制御ゲート電極CGおよび絶縁膜IF2からなる積層体の側壁および上面とを覆っている。さらに、周辺回路領域1Bの絶縁膜IF1およびシリコン膜PS1を含む積層体の側壁および上面を覆い、周辺回路領域1Cの絶縁膜IF1、シリコン膜PS1および絶縁膜IF2を含む積層体の側壁および上面を覆っている。
絶縁膜ONは、内部に電荷蓄積部を有する絶縁膜である。具体的には、絶縁膜ONは、半導体基板SB上に形成された酸化シリコン膜OX1と、酸化シリコン膜OX1上に形成された窒化シリコン膜NTと、窒化シリコン膜NT上に形成された酸化シリコン膜OX2との積層膜からなる。
酸化シリコン膜OX1、OX2は、例えば酸化処理(熱酸化処理)またはCVD法あるいはその組み合わせにより形成することができる。特に、酸化シリコン膜OX2の形成には、ISSG(In-Situ Steam Generation)酸化を用いることも可能である。窒化シリコン膜NTは、例えばCVD法により形成することができる。
本実施の形態においては、メモリセルを構成し、トラップ準位を有する絶縁膜(電荷蓄積層)として、窒化シリコン膜NTを形成している。電荷蓄積層として用いる膜は、信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜(アルミナ)、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜(高誘電率絶縁膜)を電荷蓄積層または電荷蓄積部として使用することもできる。
酸化シリコン膜OX1の厚みは、例えば2〜10nm程度とすることができ、窒化シリコン膜NTの厚みは、例えば5〜15nm程度とすることができ、酸化シリコン膜OX2の厚みは、例えば2〜10nm程度とすることができる。
続いて、絶縁膜ONの表面を覆うように、半導体基板SBの主面上に、例えばCVD法を用いて多結晶のシリコン膜PS2を形成する。これにより、メモリセル領域1Aにおいて絶縁膜ONの上面は、シリコン膜PS2により覆われる。つまり、制御ゲート電極CGの側壁には、絶縁膜ONを介してシリコン膜PS2が形成される。
シリコン膜PS2の膜厚は、例えば40nmである。成膜時はシリコン膜PS2をアモルファスシリコン膜として形成してから、その後の熱処理で、多結晶シリコン膜からなるシリコン膜PS2に変えることもできる。シリコン膜PS2は、例えばp型の不純物(例えばホウ素(B))を比較的高い濃度で導入された膜である。シリコン膜PS2は、メモリゲート電極MGを形成するための膜である。
ここでいう膜厚とは、半導体基板SBの主面に対して垂直な方向における当該膜の厚さをいう。
なお、図4では酸化シリコン膜OX1、窒化シリコン膜NTおよび窒化シリコン膜NTの3層の積層構造からなる絶縁膜ONを示しているが、以下の説明で用いる断面図では、図を分かりやすくするため、絶縁膜ONの積層構造の図示を省略する。すなわち、絶縁膜ONは積層構造を有するが、以下の説明で用いる図では、絶縁膜ONを1つの膜GImとして図示す。
次に、異方性エッチング技術により、シリコン膜PS2をエッチバック(異方性ドライエッチング)することで、選択的に、絶縁膜ONの上面を露出させる。当該エッチバック工程では、シリコン膜PS2を異方性エッチング(エッチバック)することにより、ゲート絶縁膜GIt、制御ゲート電極CGおよび絶縁膜IF2からなる積層体の両方の側壁上に、絶縁膜ONを介して、シリコン膜PS2をサイドウォール状に残す。
これにより、メモリセル領域1Aにおいて、上記積層体の側壁のうち、一方の側壁に、絶縁膜ONを介してサイドウォール状に残存したシリコン膜PS2からなるメモリゲート電極MGが形成される。また、上記エッチバックにより、周辺回路領域1Bおよび1Cの絶縁膜ONの上面が露出する。
続いて、フォトリソグラフィ技術を用いて、制御ゲート電極CGの一方の側壁に隣接するメモリゲート電極MGを覆い、かつ、制御ゲート電極CGの他方の側壁に隣接するシリコン膜PS2を露出するレジスト膜(図示しない)を半導体基板SB上に形成する。その後、そのレジスト膜をエッチングマスクとしてエッチングを行うことにより、制御ゲート電極CGを挟んでメモリゲート電極MGの反対側に形成されたシリコン膜PS2を除去する。その後、当該レジスト膜を除去する。このエッチング工程において、メモリゲート電極MGは、レジスト膜で覆われているため、エッチングされずに残存する。
続いて、絶縁膜ONのうち、メモリゲート電極MGで覆われずに露出する部分をエッチング(例えばウェットエッチング)によって除去する。この際、メモリセル領域1Aにおいて、メモリゲート電極MGの直下の絶縁膜ONは除去されずに残る。同様に、ゲート絶縁膜GIt、制御ゲート電極CGおよび絶縁膜IF2を含む積層体と、メモリゲート電極MGとの間に位置する絶縁膜ONは、除去されずに残る。他の領域の絶縁膜ONは除去されるため、メモリセル領域1Aの半導体基板SBの上面および絶縁膜IF2の上面が露出し、さらに、周辺回路領域1Bのシリコン膜PS1の上面および周辺回路領域1Cの絶縁膜IF2の上面が露出する。また、制御ゲート電極CGの側壁であって、メモリゲート電極MGと隣接していない方の側壁が露出する。
このようにして、図5に示すように、制御ゲート電極CGと隣り合うように、半導体基板SB上に、内部に電荷蓄積部を有する絶縁膜ONからなるゲート絶縁膜GImおよびゲート絶縁膜GIm上のメモリゲート電極MGが形成される。
次に、半導体基板SBの主面上に、例えばCVD法を用いて、絶縁膜IF3を形成する。絶縁膜IF3は、例えば窒化シリコン膜からなる。これにより、周辺回路領域1Bのシリコン膜PS1ならびに周辺回路領域1Cのシリコン膜PS1および絶縁膜IF2は、絶縁膜IF3により覆われる。また、メモリセル領域1Aのゲート絶縁膜GIt、制御ゲート電極CGおよび絶縁膜IF2からなる積層体と、当該積層体の側壁に隣接するゲート絶縁膜GImおよびメモリゲート電極MGと、メモリセル領域1Aの半導体基板SBの主面とは、絶縁膜IF3により覆われる。なお、絶縁膜IF3を、酸化シリコン膜と、酸化シリコン膜上の窒化シリコン膜の積層膜としてもよい。
続いて、図6に示すように、フォトリソグラフィ技術を用いて、周辺回路領域1Cを露出し、メモリセル領域1Aおよび周辺回路領域1Cの絶縁膜IF3を覆うレジスト膜PR1を形成する。なお、周辺回路領域1Bにおいて、シリコン膜PS1の上面および側壁のそれぞれに接する絶縁膜IF3はレジスト膜PR1から露出している。
次に、レジスト膜PR1から露出する絶縁膜IF3をウェットエッチング法により除去し、その後、レジスト膜PR1を除去する。これにより、周辺回路領域1Bのシリコン膜PS1が露出する。
その後、図7に示すように、絶縁膜IF3をマスクとして、周辺回路領域1Bのシリコン膜PS1および絶縁膜IF1を、例えばウェットエッチング法により除去し、半導体基板SBの主面を露出する。このとき、メモリセル領域1Aのゲート絶縁膜GIt、制御ゲート電極CGおよび絶縁膜IF2からなる積層体と、当該積層体の側壁に隣接するゲート絶縁膜GImおよびメモリゲート電極MGとは、絶縁膜IF3により覆われているため除去されない。また、周辺回路領域1Cの絶縁膜IF2、シリコン膜PS1および絶縁膜IF1も絶縁膜IF3により覆われているため除去されない。
次に、図8に示すように、半導体基板SBの主面上に、絶縁膜IF4、HK、金属膜TN、シリコン膜PS3および絶縁膜IF5を順に形成する。ただし、絶縁膜IF4は、例えば酸化シリコン膜からなり、熱酸化法などの酸化法を用いて形成するため、周辺回路領域1Bの半導体基板SBの主面上にのみ形成される。これにより、メモリセル領域1Aのゲート絶縁膜GIt、制御ゲート電極CGおよび絶縁膜IF2からなる積層体と、当該積層体の側壁に隣接するゲート絶縁膜GImおよびメモリゲート電極MGとは、絶縁膜IF3、HK、金属膜TN、シリコン膜PS3および絶縁膜IF5により覆われる。周辺回路領域1Cの絶縁膜IF1、シリコン膜PS1および絶縁膜IF2からなる積層体も絶縁膜IF3、HK、金属膜TN、シリコン膜PS3および絶縁膜IF5により覆われる。
絶縁膜HKは、ゲート絶縁膜用の絶縁膜である。具体的には、絶縁膜IF4および絶縁膜HKは、後に周辺回路領域1Bに形成するMISFET(Q1)のゲート絶縁膜を構成する膜である。絶縁膜HKは、酸化シリコンおよび窒化シリコンのいずれよりも誘電率(比誘電率)が高い絶縁材料膜、いわゆるhigh−k膜(高誘電率膜)である。
絶縁膜HKとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素(N)およびケイ素(Si)の一方または両方をさらに含有することもできる。絶縁膜HKは、例えば、ALD(Atomic layer Deposition:原子層堆積)法などにより形成することができる。絶縁膜HKの膜厚は例えば1.5nmである。ゲート絶縁膜に高誘電率膜(ここでは絶縁膜HK)を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
金属膜TNは、例えば窒化チタン膜からなり、例えばスパッタリング法により形成することができる。シリコン膜PS3はポリシリコン膜からなり、例えばCVD法により形成することができる。シリコン膜PS3の膜厚は、例えば40nmである。成膜時はシリコン膜PS3をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜PS3を、多結晶シリコン膜からなるシリコン膜PS3に変えることもできる。シリコン膜PS3は、後述のダミーゲート電極DGを形成するための膜である。絶縁膜IF5は、例えば窒化シリコンからなるキャップ絶縁膜であり、例えばCVD法により形成することができる。
次に、図9に示すように、選択的に周辺回路領域1Bに、絶縁膜IF4、HK、金属膜TN、シリコン膜PS3および絶縁膜IF5を残し、メモリセル領域1Aおよび周辺回路領域1Cから、絶縁膜IF4、HK、金属膜TN、シリコン膜PS3および絶縁膜IF5を、例えば、ウェットエッチング法により除去する。このウェットエッチング法の際に、周辺回路領域1Bの絶縁膜IF4、HK、金属膜TN、シリコン膜PS3および絶縁膜IF5からなる積層構造の上面を酸化シリコン膜等の絶縁膜で選択的に覆っておき、この絶縁膜をマスクとして用いて上記ウェットエッチングを実施する。
次に、図10に示すように、周辺回路領域1Bの絶縁膜IF5、シリコン膜PS3、金属膜TN、絶縁膜HKおよびIF4を、さらに、周辺回路領域1Cの絶縁膜IF2、シリコン膜PS1および絶縁膜IF1を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングする。これにより、周辺回路領域1BにMISFET(Q1)を構成する、シリコン膜PS3からなるダミーゲート電極DG、金属膜TN、絶縁膜HKおよびIF4からなるゲート絶縁膜GIL、を形成する。同時に、周辺回路領域1Cでは、MISFET(Q2)を構成するゲート電極G2およびゲート絶縁膜GIHを形成する。
ここでは、メモリセル領域1Aをレジスト膜により覆った状態で、まず周辺回路領域1Bの絶縁膜IF5および周辺回路領域1Cの絶縁膜IF2をフォトリソグラフィ技術およびエッチング法を用いてパターニングする。その後、周辺回路領域1Bにおいて、パターニングされた絶縁膜IF5をハードマスクとしてエッチングを行うことで、シリコン膜PS3、金属膜TN、絶縁膜HKならびにIF4およびIF1をパターニングすることで、ダミーゲート電極DG、金属膜TN、および、絶縁膜HKおよびIF4からなるゲート絶縁膜GILを形成する。また、周辺回路領域1Cにおいて、パターニングされた絶縁膜IF2をハードマスクとしてエッチングを行うことで、シリコン膜PS1および絶縁膜IF1をパターニングすることで、ゲート電極G2およびゲート絶縁膜GIHを形成する。
次に、図11に示すように、複数のエクステンション領域(n−型半導体領域、不純物拡散領域)EXを、イオン注入法などを用いて形成する。すなわち、活性領域において、例えばヒ素(As)またはリン(P)などのn型の不純物を、半導体基板SBの表面に導入するが、制御ゲート電極CG、メモリゲート電極MG、ダミーゲート電極DGおよびゲート電極G2の下部には不純物は導入されない。つまり、エクステンション領域EXは、活性領域において、制御ゲート電極CGおよびメモリゲート電極MGの両側、ダミーゲート電極DGの両側およびゲート電極G2の両側に形成される。エクステンション領域EXの形成前に、制御ゲート電極CG、メモリゲート電極MG、ダミーゲート電極DGおよびゲート電極G2の側壁をそれぞれ覆うオフセットスペーサを、例えば窒化シリコン膜、酸化シリコン膜、またはそれらの積層膜などにより形成してもよい。
メモリセル領域1Aと周辺回路領域1Bおよび1Cのそれぞれのエクステンション領域EXは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。なお、図示は省略しているが、エクステンション領域EXの形成工程の前または後に、例えば周辺回路領域1Bの半導体基板SBの主面に、絶縁膜IF5、ダミーゲート電極DGをマスクとしてp型の不純物(例えばホウ素(B))を打ち込むことで、ハロー領域を形成してもよい。ハロー領域は、エクステンション領域EXよりもダミーゲート電極DGの中心側に位置する。つまり、周辺回路領域1Bに形成される低耐圧MISFET(Q1)のチャネル領域に近い箇所に形成される。ハロー領域を形成することにより、当該MISFETの短チャネル特性を改善させることが可能である。同様にして、高耐圧MISFET(Q2)のチャネル領域に近い箇所にハロー領域を形成してもよい。
続いて、メモリセル領域1Aの制御ゲート電極CGおよびメモリゲート電極MGを含む上記構造体の両側の側壁を覆う絶縁膜からなるサイドウォールSWを形成する。また、同工程により、周辺回路領域1Bにおいて、ゲート絶縁膜GIL、金属膜TN、ダミーゲート電極DGおよび絶縁膜IF5からなる積層体の両側の側壁を覆うサイドウォールSWを形成する。また、同工程により、周辺回路領域1Cにおいて、ゲート絶縁膜GIH、ゲート電極G2および絶縁膜IF2からなる積層体の両側の側壁を覆うサイドウォールSWを形成する。
サイドウォールSWは、CVD法などを用いて半導体基板SB上に例えば酸化シリコン膜および窒化シリコン膜を順に形成した後、異方性エッチングにより当該酸化シリコン膜および当該窒化シリコン膜を一部除去し、半導体基板SBの上面および絶縁膜IF2、IF5の上面を露出させる。こうして、制御ゲート電極CG、メモリゲート電極MG、ダミーゲート電極DGおよびゲート電極G2の側壁上に選択的にサイドウォールSWを形成することができる。サイドウォールSWは、積層膜により形成することが考えられるが、図では当該積層膜を構成する膜同士の界面を示していない。サイドウォールSWは、例えば、酸化シリコン膜または窒化シリコン膜等の単層膜で形成してもよい。
続いて、拡散領域(n+型半導体領域、不純物拡散領域)DFを、イオン注入法などを用いてメモリセル領域1A、周辺回路領域1Bおよび1Cに形成する。すなわち、活性領域において、例えばヒ素(As)またはリン(P)などのn型の不純物を、半導体基板SBの表面に導入するが、制御ゲート電極CG、メモリゲート電極MG、ダミーゲート電極DG、ゲート電極G2およびサイドウォールSWの下部には不純物は導入されない。つまり、拡散領域DFは、活性領域において、制御ゲート電極CGおよびメモリゲート電極MGの両側、ダミーゲート電極DGの両側およびゲート電極G2の両側に形成されるが、サイドウォールSWの外側に形成される。拡散領域DFは、エクステンション領域EXよりも不純物濃度が高く、かつ接合深さが深い。
これにより、エクステンション領域EXと、エクステンション領域EXよりも不純物濃度が高い拡散領域DFとからなるLDD構造を有するソース領域およびドレイン領域が形成される。
メモリセル領域1Aにおいて、制御ゲート電極CGおよびメモリゲート電極MGを挟むように半導体基板SBの上面に形成されたエクステンション領域EXおよび拡散領域DFは、メモリセルMCのソース領域およびドレイン領域を構成する。また、周辺回路領域1Bにおいて、ダミーゲート電極DGを挟むように半導体基板SBの上面に形成されたエクステンション領域EXおよび拡散領域DFは、低耐圧MISFET(Q1)のソース領域およびドレイン領域を構成する。周辺回路領域1Cにおいて、ゲート電極G2を挟むように半導体基板SBの上面に形成されたエクステンション領域EXおよび拡散領域DFは、高耐圧MISFET(Q2)のソース領域およびドレイン領域を構成する。メモリセル領域1Aと周辺回路領域1Bおよび1Cのそれぞれの拡散領域DFは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
続いて、ソースおよびドレイン用の半導体領域(エクステンション領域EXおよび拡散領域DF)などに導入された不純物を活性化するための熱処理である活性化アニールを行う。
次に、図12および図13を用いて説明する、いわゆるサリサイド(Salicide:Self-Aligned Silicide)プロセスを行うことによって、シリサイド層を形成する。具体的には、次のようにしてシリサイド層を形成することができる。
すなわち、図12に示すように、前処理として、半導体基板SBの主面に対してケミカルドライエッチングを行うことで、半導体基板SB上の余分な酸化シリコン膜などを除去し、半導体の表面を露出させる。続いて、拡散領域DFの上面上およびメモリゲート電極MGの上面上を含む半導体基板SBの主面上に、シリサイド層形成用の金属膜MF1を形成(堆積)する。金属膜MF1の膜厚は、例えば20〜25nmである。
金属膜MF1は、例えば、ニッケル(Ni)に白金(Pt)を添加した合金ターゲットを用いたスパッタリング法を用いて形成することができる。合金ターゲットの添加物である白金(Pt)の含有量(濃度)は、5%以上(より好適には5%以上かつ10%以下)とする。添加物は、アルミニウム(Al)または炭素(C)などであってもよいが、その場合の含有量(濃度)も5%以上(より好適には5%以上かつ10%以下)とする。ただし、白金はアルミニウムまたは炭素などに比べて耐熱性が高いため、当該合金膜に好適に用いることができる。上記合金ターゲットを用いてスパッタリング法で形成した金属膜MF1は、白金(Pt)が含有されたニッケル(Ni)膜であり、白金(Pt)の含有量は、5%以上となっている。ここで、主材料であるニッケルを第1金属、添加物である白金(Pt)を第2金属と呼ぶ。
次に、半導体基板SBに対して1度目の熱処理を施すことによって、拡散領域DFおよびメモリゲート電極MGの各表層部分を、金属膜MF1と反応させる。この1度目の熱処理は、金属膜MF1と拡散領域DFおよびメモリゲート電極のシリコンとを反応させるための熱処理であり、この1度目の熱処理により、拡散領域DFおよびメモリゲート電極MGのそれぞれの上部に、NiSi微結晶とNi2Siが支配的なシリサイド層が形成される。この段階では、図1に示すシリサイド層S1とは異なる比較的高抵抗のシリサイド層である。また、添加物である白金(Pt)の含有量が微量であるため、白金シリサイドは形成されず、シリサイド層および後述するシリサイド層S1の結晶は、NiSi、Ni2SiのようにPtを含まない形で表わされる。次に、上記1度目の熱処理の後、シリコンと未反応であった金属膜MF1を、ウェットエッチングなどにより除去した後、半導体基板SBに対して2度目の熱処理を施す。この2度目の熱処理は、比較的高抵抗のシリサイド層の結晶成長を促進して、比較的低抵抗のNiSiが支配的なシリサイド層S1を形成するために実施する。2度目の熱処理の温度は、1度目の熱処理の温度よりも高い。こうして、NiSiからなるシリサイド層S1が形成される。
上記2度の熱処理は、例えば、カーボンヒータにより半導体基板SBを加熱する熱処理装置を用いる。1度目の熱処理は、例えば260℃で30〜60秒加熱を行うことで、比較的高抵抗のシリサイド層を形成する。その後、上記のように未反応の金属膜MF1をウェットエッチングなどにより除去した後、さらに2度目の熱処理を、600℃で10〜30秒加熱を行うことで、低抵抗化されたシリサイド層S1を成長させる。ここで、このように2度に分けて熱処理を行うことで、シリサイド層S1が異常成長して半導体基板SB内において延伸することを防ぐことができる。また、シリサイド層S1の形成において、白金(Pt)を含有するニッケル(Ni)金属を用いることで、シリサイド層S1の異常成長を抑制でき、拡散領域DF(言い換えると、ソース領域またはドレイン領域)のリーク電流を低減できる。
ここでは、2度目の熱処理は、例えば450℃以上かつ600℃以下で行う。本実施の形態では、上記のように、2度目の熱処理を600℃で行っている。なお、2度目の熱処理は、レーザー、マイクロ波またはフラッシュランプを用いて行ってもよい。
このように2度目の熱処理は非常に高い温度で行われるため、熱処理により形成されたシリサイド層S1は、比較的大きい引張応力を有している。この引張応力が、メモリセルMC、低耐圧MISFET(Q1)および高耐圧MISFET(Q2)のチャネルに印加されることにより、電子または正孔の移動度が向上し、メモリセルMC、低耐圧MISFET(Q1)および高耐圧MISFET(Q2)の高速動作が可能となる。
なお、制御ゲート電極CGおよびゲート電極G2の上面は絶縁膜IF2により覆われており、ダミーゲート電極DGの上面は絶縁膜IF5で覆われているため、制御ゲート電極CG、ゲート電極G2およびダミーゲート電極DGの上部にシリサイド層S1は形成されない。サイドウォール状のメモリゲート電極MGの上部は露出しているため、その露出部にはシリサイド層S1が形成される。ただし、このシリサイド層S1は、後の工程において行うCMP(Chemical Mechanical Polishing)法による研磨工程により、完全に除去される。
次に、図14に示すように、半導体基板SBの主面上に、制御ゲート電極CG、メモリゲート電極MG、ダミーゲート電極DG、ゲート電極G2およびサイドウォールSWを覆うように、絶縁膜(ライナー絶縁膜)IF7および層間絶縁膜IL1を順に形成する。絶縁膜IF7は例えば窒化シリコン膜からなり、例えばCVD法により形成することができる。絶縁膜IF7は、後の工程でコンタクトホールを形成する際にエッチングストッパ膜として用いることができる。層間絶縁膜IL1は、例えば酸化シリコン膜の単体膜からなり、例えばCVD法などを用いて形成することができる。ここでは、例えば制御ゲート電極CGの膜厚よりも厚い膜厚で層間絶縁膜IL1を形成する。
次に、図15に示すように、層間絶縁膜IL1の上面を、CMP法などを用いて研磨する。これにより、制御ゲート電極CG、メモリゲート電極MG、ダミーゲート電極DGおよびゲート電極G2のそれぞれの上面を露出させる。つまり、この研磨工程では、制御ゲート電極CG、メモリゲート電極MG、ダミーゲート電極DGおよびゲート電極G2のそれぞれの上面が露出するまで、層間絶縁膜IL1および絶縁膜IF7を研磨する。これにより、絶縁膜IF2、IF5は除去され、サイドウォールSWおよびゲート絶縁膜GImのそれぞれの上部も一部除去される。また、メモリゲート電極MG上のシリサイド層S1は、この工程により、メモリゲート電極MGの上部の一部とともに除去される。このとき、制御ゲート電極CGとメモリゲート電極MGの間に位置するゲート絶縁膜GImおよびサイドウォールSW等も一緒に研磨されるため、ゲート絶縁膜GImおよびサイドウォールSWの高さは、制御ゲート電極CGまたはメモリゲート電極MGの高さとほぼ等しくなる。
次に、図16に示すように、層間絶縁膜IL1上に、例えばCVD法を用いて絶縁膜IF8を形成した後、フォトリソグラフィ技術およびエッチング法を用いて絶縁膜IF8を加工する。これにより、絶縁膜IF8は、メモリセル領域1Aおよび周辺回路領域1Cを覆い、かつ、周辺回路領域1Bのダミーゲート電極DGを露出した状態となる。つまり、絶縁膜IF8は制御ゲート電極CG、メモリゲート電極MGおよびゲート電極G2の上面を覆っており、ダミーゲート電極DGの上面を露出している。絶縁膜IF8は、例えば酸化シリコン膜からなる。
その後、ダミーゲート電極DGをウェットエッチング法により除去する。ここでは、絶縁膜IF8を、制御ゲート電極CG、メモリゲート電極MGおよびゲート電極G2を保護するマスクとして用いて、例えばアルカリ水溶液によりウェットエッチングを行うことで、ダミーゲート電極DGを除去する。このアルカリ水溶液としては、例えばアンモニア過水(NH4OH+H2O2+H2O)を用いる。ダミーゲート電極DGが除去されたことにより、金属膜TNの上に溝(凹部、窪み部)が形成される。周辺回路領域1Bの金属膜TN上の溝は、ダミーゲート電極DGが除去された領域であり、当該溝の両側の側壁はサイドウォールSWにより構成されている。
次に、図16に示すように、半導体基板SB上、つまり、上記の溝の内面(底面および側壁)上を含む層間絶縁膜IL1上に、上記の溝を完全に埋め込むように、ゲート電極用の導電膜として金属膜を形成する。なお、当該金属膜は、例えば2つ以上の金属膜を積層した構造を有することが考えられるが、図では当該2つ以上の金属膜の境界の図示を省略し、1つの膜として金属膜を示す。
当該金属膜の形成工程において、上記の溝の内側は完全に埋まった状態になる。また、当該金属膜は、層間絶縁膜IL1上にも形成される。当該金属膜としては、例えば、窒化チタン(TiN)膜、窒化タンタル(TaN)膜、窒化タングステン(WN)膜、炭化チタン(TiC)膜、炭化タンタル(TaC)膜、炭化タングステン(WC)膜、窒化炭化タンタル(TaCN)膜、チタン(Ti)膜、タンタル(Ta)膜、チタンアルミニウム(TiAl)膜またはアルミニウム(Al)膜などを用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜(純金属膜)または合金膜だけでなく、金属伝導を示す金属化合物膜も含むものとする。当該金属膜は、例えばスパッタリング法などを用いて形成することができる。
ここでは、例えば当該金属膜は、例えば、窒化チタン(TiN)膜と、当該窒化チタン膜上のアルミニウム(Al)膜との積層膜により形成することができる。この際、窒化チタン膜よりもアルミニウム膜を厚くすることが好ましい。アルミニウム膜は、低抵抗であるため、後に形成するゲート電極G1の低抵抗化を図ることができる。
その後、上記の溝のそれぞれの外部の不要な上記金属膜をCMP法などによって研磨して除去することにより、溝内に上記金属膜を埋め込む。これにより、周辺回路領域1Bの低耐圧MISFET(Q1)のゲート電極G1が形成される。上記のように、ゲート電極G1は、全体が金属膜で構成されており、例えば、ポリシリコン膜を用いた場合のようなゲート電極の空乏化という問題はない。なお、図示は省略するが、周辺回路領域1Bのp型の低耐圧MISFETのゲート電極については、上記と同様の工程を繰り返すことで、低耐圧MISFET(Q1)のゲート電極G1とは別の金属膜を埋め込んで形成することも可能である。
次に、絶縁膜IF8を、例えばウェットエッチング法等で除去して、図17に示すように、制御ゲート電極CG、メモリゲート電極MGおよびゲート電極を露出させる。
次に、図18および図19を用いて説明するように、サリサイドプロセスを行うことによって、ポリシリコン膜からなる各電極上にシリサイド層を形成する。具体的には、次のようにしてシリサイド層を形成することができる。
すなわち、図18に示すように、周辺回路領域1Bを覆う絶縁膜IF9のパターンを、例えばCVD法、フォトリソグラフィ技術およびエッチング法を用いて形成する。絶縁膜IF9はメモリセル領域1Aの制御ゲート電極CGおよびメモリゲート電極MGの上面ならびに周辺回路領域1Cのゲート電極G2を露出し、周辺回路領域1Bのゲート電極G1を覆う絶縁膜であり、例えば酸化シリコン膜などからなる。
続いて、前処理として、半導体基板SBの主面に対してケミカルドライエッチングを行うことで、制御ゲート電極CG上、メモリゲート電極MG上およびゲート電極G2上の余分な酸化シリコン膜などを除去し、制御ゲート電極CG、メモリゲート電極MGおよびゲート電極G2の表面を露出させる。続いて、制御ゲート電極CG、メモリゲート電極MGおよびゲート電極G2のそれぞれの上面上を含む半導体基板SBの主面上に、シリサイド層形成用の金属膜MF2を形成(堆積)する。金属膜MF2の膜厚は、例えば20〜25nmである。
金属膜MF2は、例えば、ニッケル(Ni)に白金(Pt)を添加した合金ターゲットを用いたスパッタリング法を用いて形成することができる。合金ターゲットの添加物である白金(Pt)の含有量(濃度)は、5%未満とする。添加物は、アルミニウム(Al)または炭素(C)などであってもよいが、その場合の含有量(濃度)も5%未満とする。ただし、白金はアルミニウムまたは炭素などに比べて耐熱性が高いため、当該合金膜に好適に用いることができる。上記合金ターゲットを用いてスパッタリング法で形成した金属膜MF2は、白金(Pt)が含有されたニッケル(Ni)膜であり、白金(Pt)の含有量は、5%未満となっている。ここでも、主材料であるニッケルを第1金属、添加物である白金(Pt)を第2金属と呼ぶ。
次に、半導体基板SBに対して3度目の熱処理(前述の1度目および2度目の熱処理と区別するために3度目の熱処理と呼ぶ)を施すことによって、制御ゲート電極CG、メモリゲート電極MGおよびゲート電極G2の各表層部分を、金属膜MF2と反応させる。この3度目の熱処理は、金属膜MF2と制御ゲート電極CG、メモリゲート電極MGおよびゲート電極G2のシリコンとを反応させるための熱処理であり、この3度目の熱処理により、制御ゲート電極CG、メモリゲート電極MGおよびゲート電極G2のそれぞれの上部に、NiSi微結晶とNi2Siが支配的なシリサイド層が形成される。この段階では、図1に示すシリサイド層S2とは異なり、比較的高抵抗のシリサイド層である。また、前述のように添加物である白金(Pt)の含有量が微量であるため、白金シリサイドは形成されず、比較的高抵抗のシリサイド層および後述するシリサイド層S2の結晶は、NiSi、Ni2SiのようにPtを含まない形で表わされる。次に、上記3度目の熱処理の後、シリコンと未反応であった金属膜MF2を、ウェットエッチングなどにより除去した後、半導体基板SBに対して4度目の熱処理を施す。この4度目の熱処理は、比較的高抵抗のシリサイド層の結晶成長を促進して、十分に抵抗低減したNiSiが支配的なシリサイド層S2を形成するために実施する。4度目の熱処理の温度は、3度目の熱処理の温度よりも高い。こうして、NiSiからなるシリサイド層S2が形成される。
このようにして、図19に示すように、制御ゲート電極CG、メモリゲート電極MGおよびゲート電極G2の上面にシリサイド層S2が選択的に形成される。
上記3度目および4度目の熱処理では、例えば、カーボンヒータにより半導体基板に対して加熱を行う熱処理装置を用いる。つまり、4度目の熱処理では、例えば260℃で10〜30秒加熱を行うことで、NiSiの微結晶およびNi2Siを含むシリサイド層S2形成する。その後、上記のように未反応の金属膜MF2をウェットエッチングなどにより除去した後、さらに4度目の熱処理において、400℃で30〜60秒加熱を行うことで、シリサイド層S2内のNiSi結晶を成長させる。
これにより形成されたシリサイド層S2は、例えば白金を含有するニッケルシリサイド(NiSi)からなるが、必ずしも白金(Pt)を含まなくてもよい。白金(Pt)を含む場合には、3度目の熱処理の温度を低温で実施することが可能であり、制御ゲート電極CGとメモリゲート電極MGの表面(上面)に形成されたシリサイド層S2の短絡を防止することができる。本実施の形態のスプリットゲート型のメモリセルMCでは、制御ゲート電極CGの上面、メモリゲート電極MGの上面およびゲート絶縁膜GImの端部がほぼ等しい高さにあり、制御ゲート電極CGの上面およびメモリゲート電極MGの上面にシリサイド層S2が設けられている。つまり、制御ゲート電極CGの上面のシリサイド層S2とメモリゲート電極MGの上面のシリサイド層S2とが、短絡しやすい構造となっているが、シリサイド層S2に白金(Pt)が含有されていることで、前述の短絡を防止できるという効果がある。仮に、白金(Pt)を含まないニッケル(Ni)膜を用いてシリサイド層を形成した場合、前述の3度目の熱処理の温度は、400℃程度としなければならないが、このような高温で3度目の熱処理を実施した場合には、制御ゲート電極CGとメモリゲート電極MGとがシリサイド層で短絡してしまうという問題が発生する。
ここでは、上記4度目の熱処理は例えば400℃以下で行う。本実施の形態では、上記のように、4度目の熱処理を前述の2度目の熱処理よりも低温で実施することが肝要である。その場合、4度目の熱処理を前述の2度目の熱処理よりも長い時間実施することが肝要であり、それによってシリサイド層S2の十分な低抵抗化を達成できる。このように、4度目の熱処理を前述の2度目の熱処理よりも低温とすることで、制御ゲート電極CG、メモリゲート電極MGおよびゲート電極G2の表面(上面)に形成されたシリサイド層S2は、例えば、拡散領域DFの表面に形成されたシリサイド層S1よりも引張応力の低い膜とすることが出来るため、シリサイド層S2は断線し難く、シート抵抗も小さいという特徴を有する。
次に、図20に示すように、層間絶縁膜および複数のコンタクトプラグを形成する。ここではまず、メモリセル領域1A、周辺回路領域1Bおよび1Cを含む半導体基板SBの上面を覆う層間絶縁膜IL2を、例えばCVD法を用いて形成する。層間絶縁膜IL2は、例えば酸化シリコン膜からなり、制御ゲート電極CG、メモリゲート電極MG、ゲート電極G1およびG2ならびに層間絶縁膜IL1のそれぞれの上面を覆っている。周辺回路領域1Bには、シリサイド層S2を形成する際に設けた絶縁膜IF9が残っている。必要なら、絶縁膜IF9は、層間絶縁膜IL2の形成前に除去しても良い。
続いて、フォトリソグラフィ技術を用いて層間絶縁膜IL2上に形成したレジスト膜(図示しない)をエッチングマスクとして、層間絶縁膜IL2、IL1、絶縁膜IF9およびIF7をドライエッチングする。これにより、層間絶縁膜IL2を貫通するコンタクトホール(開口部、貫通孔)と、層間絶縁膜IL1、IL2および絶縁膜IF7を貫通するコンタクトホールとを、それぞれ複数形成する。なお、周辺回路領域1Bのコンタクトホールは、絶縁膜IF9を貫通している。
各コンタクトホールの底部では、半導体基板SBの主面の一部、例えば拡散領域DFの表面上のシリサイド層S1の一部、制御ゲート電極CGの表面上のシリサイド層S2の一部、メモリゲート電極MGの表面上のシリサイド層S2の一部、またはゲート電極G1およびG2の一部などが露出している。なお、各ゲート電極上のコンタクトホールは、図20に示していない領域に形成されている。
続いて、各コンタクトホール内に、接続用の導電体として、タングステン(W)などからなる導電性のコンタクトプラグCPを形成する。コンタクトプラグCPを形成するには、例えば、コンタクトホールの内部を含む層間絶縁膜IL2上に、バリア導体膜(例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜)を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜を、各コンタクトホール内を完全に埋めるように形成してから、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をCMP法またはエッチバック法などによって除去することにより、コンタクトプラグCPを形成することができる。なお、図面の簡略化のために、図20では、コンタクトプラグCPを構成するバリア導体膜および主導体膜(タングステン膜)を一体化して示している。
コンタクトホールに埋め込まれたコンタクトプラグCPは、拡散領域DF、制御ゲート電極CG、メモリゲート電極MG、ゲート電極G1またはゲート電極G2のそれぞれの上部に接続されるように形成される。つまり、メモリセルMC、低耐圧MISFET(Q1)および高耐圧MISFET(Q2)のそれぞれの拡散領域DFの上面には、シリサイド層S1を介してコンタクトプラグCPが接続されている。また、制御ゲート電極CG、メモリゲート電極MGおよびゲート電極G2のそれぞれの上面には、シリサイド層S2を介してコンタクトプラグCPが接続されている。
この後は、図1に示すように、コンタクトプラグCPが埋め込まれた層間絶縁膜IL2上に第1層目の配線を含む第1配線層M1を形成する。複数の第1層目の配線は、図1に示す各コンタクトプラグCPの上面に接続される。その後、第1配線層上に、第2配線層、第3配線層などを順に形成して積層配線層を形成した後、半導体ウエハをダイシング工程により個片化し、複数の半導体チップを得る。以上のようにして、本実施の形態の半導体装置が製造される。
<本実施の形態の半導体装置の製造方法の特徴と効果について>
例えば、MISFET(Q2)を有する半導体装置の製造方法において、ゲート電極G2を挟むようにソース領域およびドレイン領域を構成する拡散領域DFを形成し、次に、ゲート電極G2を絶縁膜IF2で覆った状態で拡散領域DFの表面にシリサイド層S1を形成する。後に、ゲート電極G2上の絶縁膜IF2を除去して、露出されたゲート電極G2の表面(上面)にシリサイド層S2を形成する。シリサイド層S1およびS2は、第1金属(例えば、ニッケル)とシリコンとで形成されるが、添加物として、第2金属(例えば、白金)を含有している。
上記製造方法によれば、シリサイド層S1とシリサイド層S2とを別工程で形成するので、シリサイド層S2の添加物濃度をシリサイド層S1の添加物濃度よりも低くすることができる。つまり、MISFET(Q2)のソース領域またはドレイン領域のリーク電流を低減でき、かつ、ゲート電極G2上のシリサイド層S2のシート抵抗を低減することができる。
上記シリサイド層S1およびS2の形成において、シリサイド層S2形成用の4度目の熱処理温度を、シリサイド層S1形成用の2度目の熱処理温度よりも低温とすることで、シリサイド層S2に内在する引張応力を低減することができ、ゲート電極G2の断線防止および低抵抗化を実現出来る。
また、上記半導体装置は、更に、メタルゲート電極G1を有するMISFET(Q1)を有し、MISFET(Q2)は、ダミーゲート電極DGの両端に、ソース領域およびドレイン領域を構成する拡散領域DFを形成し、次に、ダミーゲート電極DGを絶縁膜IF5で覆った状態で拡散領域DFの表面にシリサイド層S1を形成する。さらに、ダミーゲート電極DG上の絶縁膜IF5を除去した後に、ダミーゲート電極DGを除去し、メタルゲート電極G1を形成する。上記MISFET(Q2)のシリサイド層S1形成工程は、MISFET(Q1)のシリサイド層S1形成工程と等しい工程で実施している。さらに、MISFET(Q2)のゲート電極G2上の絶縁膜IF2を除去する工程は、ダミーゲート電極DG上の絶縁膜IF5を除去する工程と等しい工程で実施している。つまり、メタルゲート電極G1を有するMISFET(Q1)の形成工程を利用(兼用)して、MISFET(Q2)のシリサイド層S1およびS2を異なる工程で形成している。
例えば、不揮発性メモリセルMCを有する半導体装置の製造方法において、制御ゲート電極CGおよびメモリゲートMGを挟むようにソース領域およびドレイン領域を構成する拡散領域DFを形成し、次に、制御ゲート電極CGを絶縁膜IF2で覆った状態でメモリゲート電極MGおよび拡散層DFの表面にシリサイド層S1を形成する。後に、制御ゲート電極CG上の絶縁膜IF2およびメモリゲート電極MG上のシリサイド層S1を除去して、露出された制御ゲート電極CGおよびメモリゲート電極MGの表面(上面)にシリサイド層S2を形成する。シリサイド層S1およびS2は、第1金属(例えば、ニッケル)とシリコンとで形成されるが、添加物として、第2金属(例えば、白金)を含有している。
上記製造方法によれば、シリサイド層S1とシリサイド層S2とを別工程で形成するので、シリサイド層S2の添加物濃度をシリサイド層S1の添加物濃度よりも低くすることができる。つまり、不揮発性メモリセルのソース領域またはドレイン領域のリーク電流を低減でき、かつ、制御ゲート電極CG上およびメモリゲート電極MG上のシリサイド層S2のシート抵抗を低減することができ、不揮発性メモリセルMCを有する半導体装置の高速動作を実現出来る。
上記シリサイド層S1およびS2の形成において、シリサイド層S2形成用の4度目の熱処理温度を、シリサイド層S1形成用の2度目の熱処理温度よりも低温とすることで、シリサイド層S2に内在する引張応力を低減することができ、制御ゲート電極CGおよびメモリゲート電極MGの断線防止および低抵抗化を実現出来る。
また、上記シリサイド層S2の形成において、白金を含有するニッケル膜を用いたことで、白金を含有しないニッケル膜を用いた場合に比べ、3度目の熱処理温度を低温にすることが出来、制御ゲート電極CG上のシリサイド層S2とメモリゲート電極MG上のシリサイド層S2の短絡(ショート)を防止することが出来る。
次に、本実施の形態の変形例について説明する。
<変形例1>
上記実施の形態では、図13を用いて説明した通り、ニッケル(Ni)に白金(Pt)を添加した合金ターゲットを用いたスパッタリング法により金属膜MF1を形成した後、半導体基板SBに対して上記1度目および上記2度目の熱処理を施すことによりシリサイド層S1を形成した。
変形例1では、白金(Pt)を含まないニッケル(Ni)ターゲットを用いたスパッタ法またはCVD法で金属膜MF3を形成した後、イオン注入法を用いて白金(Pt)を金属膜MF3中に導入する。そして、白金(Pt)が導入された金属膜MF3に対して上記1度目および上記2度目の熱処理を施すことでシリサイド層S1を形成することができる。もちろん、シリサイド層S1に含まれる白金(Pt)の含有量(濃度)が5%以上(より好適には5%以上かつ10%以下)とする。
さらに、シリサイド層S2の形成においても、上記と同様に、白金(Pt)を含まないニッケル(Ni)ターゲットを用いたスパッタ法またはCVD法で金属膜MF4を形成した後、イオン注入法を用いて白金(Pt)を金属膜MF4中に導入してもよい。そして、白金(Pt)が導入された金属膜MF4に対して上記3度目および上記4度目の熱処理を施すことでシリサイド層S2を形成することができる。もちろん、シリサイド層S2に含まれる白金(Pt)の含有量(濃度)が5%未満とする。
なお、シリサイド層S1及びシリサイド層S2の両方とも変形例1の方法で形成しなくても良い。例えば一方は変形例1の方法で形成し、他方は実施の形態1の方法で形成しても良い。
<変形例2>
変形例1に対する変形例2について説明する。
変形例1では、イオン注入法を用いて白金(Pt)を金属膜MF3中に導入した後、上記1度目および上記2度目の熱処理を施すことでシリサイド層S1を形成したが、変形例2では、上記1度目および上記2度目の熱処理の後に、イオン注入法を用いて白金(Pt)をシリサイド層S1中に導入する。つまり、上記1度目および上記2度目の熱処理により、白金(Pt)を含まないシリサイド層(サブシリサイド層と呼ぶ)を形成し、サブシリサイド層に白金(Pt)をイオン注入することで、白金(Pt)を含有するシリサイド層S1を形成する。もちろん、シリサイド層S1に含まれる白金(Pt)の含有量(濃度)が5%以上(より好適には5%以上かつ10%以下)とする。
さらに、シリサイド層S2の形成においても、上記と同様に、上記3度目および上記4度目の熱処理の後に、イオン注入法を用いて白金(Pt)をシリサイド層S2中に導入する。つまり、上記3度目および上記4度目の熱処理により、白金(Pt)を含まないサブシリサイド層を形成し、サブシリサイド層に白金(Pt)をイオン注入することで、白金(Pt)を含有するシリサイド層S2を形成する。もちろん、シリサイド層S2に含まれる白金(Pt)の含有量(濃度)が5%未満とする。
変形例2によれば、シリサイド層S1の形成後の熱負荷に対して、シリサイド層の異常成長を抑制することが出来、ソース領域およびドレイン領域のリーク電流を低減できる。
なお、シリサイド層S1及びシリサイド層S2の両方とも変形例2の方法で形成しなくても良い。例えば一方は変形例2の方法で形成し、他方は実施の形態1または変形例1の方法で形成しても良い。
上記実施の形態および変形例において、不揮発性メモリセルは、ソース領域とドレイン領域に挟まれた制御ゲート電極とメモリゲート電極を有するスプリットゲート型MONOS構造のメモリセルを例に説明したが、シングルゲート型のMONOS構造のメモリセルであっても良い。その場合のメモリセルは、半導体基板内に形成されたソース領域およびドレイン領域と、ゲート電極と、半導体基板とゲート電極間に形成された、酸化シリコン膜OX1、酸化シリコン膜OX1上に形成された窒化シリコン膜NT、窒化シリコン膜NT上の酸化シリコン膜OX2、を含む積層膜とを有している。さらに、ソース領域およびドレイン領域の表面には、上記のシリサイド層S1が形成され、ゲート電極上には、上記シリサイド層S2が形成され、シリサイド層S2に含まれる添加物(例えば、白金)の含有量(濃度)は、シリサイド層S1に含まれる添加物(例えば、白金)の含有量(濃度)よりも低い。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、本実施の形態では、第1金属としてニッケル(Ni)を例示したが、これに替えてチタン(Ti)またはコバルトを用いることも可能である。また、第2金属としてプラチナ(Pt)を例示したが、これに替えてタンタル(Ta)、パラジウム(Pd)、アルミニウム(Al)、マンガン(Mn)またはタングステン(W)を用いることも可能である。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
[付記1]
半導体基板の第1領域に第1MISFETを有する半導体装置であって、
前記第1MISFETは、
前記第1領域において、前記半導体基板上に設けられた第1ゲート絶縁膜と、
前記第1ゲート絶縁膜上に設けられた第1ゲート電極と、
前記第1領域において、前記第1ゲート電極を挟むように前記半導体基板中に設けられた、第1ソース領域の一部および第1ドレイン領域の一部を構成する第1不純物領域と、
前記第1不純物領域上に形成され、且つ、第1金属とシリコンを含む第1シリサイド層と、
前記第1ゲート電極の上部に形成され、且つ、前記第1金属とシリコンを含む第2シリサイド層と、
を有し、
前記第1シリサイド層中には、前記第1金属と異なる第2金属が添加されており、
前記第2シリサイド層中の前記第2金属の濃度は、前記第1シリサイド層中の前記第2金属の濃度よりも低い、半導体装置。