JP4427489B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、格子歪みを有する半導体薄膜結晶を用いる半導体製造技術に係わり、特に酸化濃縮法を利用した半導体装置の製造方法に関する。
近年、埋め込み酸化膜上に薄膜Ｓｉ結晶層を有するＳＯＩ（Si On Insulator）構造と歪みＳｉ構造とを組み合わせた、歪みＳＯＩ構造が注目されている。この歪みＳＯＩ構造は、埋め込み酸化膜上に厚さ１０〜２００ｎｍ程度の格子緩和したＳｉＧｅ結晶層（SiGe On Insulator：ＳＧＯＩ）を形成し、その上に厚さ５〜３０ｎｍ程度の歪みＳｉ結晶層を形成することによって構成される。この構造を利用して、歪みＳｉ結晶層をチャネル層とする電界効果型トランジスタ（ＦＥＴ）を作製すると、歪みＳｉ結晶層により得られる高いチャネル移動度と、ＳＯＩ構造により得られる低誘電率を両立でき、極めて性能が高い半導体素子を構成することができる。
歪みＳＯＩ構造の基本となるＳＧＯＩ基板を作製する方法として、酸化濃縮法が知られている（例えば、特許文献１参照）。この方法では、厚さ３０〜５０ｎｍ程度のＳｉ層を埋め込み酸化膜上に有するＳＯＩ基板上に、Ｇｅ組成１０％程度のＳｉＧｅ薄膜層を１００〜５００ｎｍ程度積層し、高温で熱酸化を施す。このときの熱工程によりＳｉＧｅ結晶層中のＧｅ原子はＳｉ結晶層に拡散し、ＳｉＧｅ結晶層及びＳｉ結晶層は混合するうえ、両結晶層の厚さは表面からの熱酸化により薄くなる。更にこのとき、表面の熱酸化時にＧｅ原子は酸化されず結晶層中にはじき出されるが、埋め込み酸化膜を超えて基板側には拡散しないために、両酸化膜に挟まれた結晶層にのみＧｅ原子が蓄積する。
従って、ＳｉＧｅ結晶層が薄くなると共にそのＧｅ濃度は高くなる。例えば、Ｓｉ層厚さ５０ｎｍのＳＯＩ基板上にＧｅ組成１０％、厚さ３００ｎｍのＳｉＧｅ結晶層を積層した後、酸化温度１２００℃で５５０ｎｍの熱酸化膜を形成すると、Ｇｅ組成３０％、厚さ１００ｎｍのＳＧＯＩ基板を作製することが可能である。
特開２００２−７６３４７号公報
しかしながら、ＳＧＯＩ基板を作製する酸化濃縮工程においては、酸化界面に蓄積するＧｅ原子の挙動及びそれに伴う応力の発生に起因して、形成されるＳＧＯＩ層に高密度の貫通転位が含まれることが分かってきている。さらには、双晶や積層欠陥からなる面欠陥が直交する方向に発生することが知られている。これら貫通転位や面欠陥は、ＳＧＯＩ基板上に歪みＳｉ層を積層してＦＥＴを作製した場合に、ＦＥＴの素子特性に対してリーク電流などの悪影響を及ぼす。
本発明は、上記事情を考慮してなされたもので、その目的とするところは、歪みＳｉ層などを得るための下地であるＳＧＯＩ基板の形成において、貫通転位密度を低減することのできる半導体装置の製造方法を提供することにある。
また、本発明の他の目的は、歪みＳｉ層などを得るための下地であるＳＧＯＩ基板の形成において、面欠陥の発生方向を制御できる半導体装置の製造方法を提供することにある。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明の一態様は、半導体装置の製造方法において、埋め込み酸化膜上にＳｉＧｅ層が形成された基板を用意する工程と、前記基板を第１の温度以下で熱処理し、前記ＳｉＧｅ層の表面に保護用酸化膜を形成する工程と、前記保護用酸化膜が形成された基板を、該基板に対してイオン注入の処理を施すこと無しに、非酸化性雰囲気下で第１の温度よりも高い第２の温度まで昇温する工程と、前記昇温された基板を酸化性雰囲気下で第２の温度以上で熱処理し、且つ１１００℃〜１３５０℃の温度範囲で熱処理温度を徐々に下げることにより、前記ＳｉＧｅ層を酸化すると共に該ＳｉＧｅ層を薄層化してＧｅ濃度を高め、Ｇｅ濃度が高められたＳｉＧｅ層を形成する工程と、を含むことを特徴とする。
また、本発明の別の一態様は、半導体装置の製造方法において、酸素とＳｉ原子を含む層を有し、その上にＳｉＧｅ層が形成された基板を用意する工程と、前記基板を第１の温度以下で熱処理し、前記ＳｉＧｅ層の表面に保護用酸化膜を形成する工程と、前記保護用酸化膜が形成された基板を、非酸化性雰囲気下で第１の温度よりも高い第２の温度まで昇温する工程と、前記昇温された基板を酸化性雰囲気下で第２の温度以上で熱処理することにより、前記酸素とＳｉ原子を含む層を埋め込み酸化膜に変化させ、且つ前記ＳｉＧｅ層を酸化すると共に該ＳｉＧｅ層を薄層化してＧｅ濃度を高め、Ｇｅ濃度が高められたＳｉＧｅ層を前記埋め込み酸化膜に接して形成する工程と、を含むことを特徴とする。
また、本発明の別の一態様は、半導体装置の製造方法において、主面の軸方位が＜１００＞方向から＜０１１＞方向に０．５〜２度傾斜したＳＯＩ基板の主面上にＳｉＧｅ層を形成する工程と、前記基板を第１の温度以下で熱処理し、前記ＳｉＧｅ層の表面に保護用酸化膜を形成する工程と、前記保護用酸化膜が形成された基板を非酸化性雰囲気下で第１の温度よりも高い第２の温度まで昇温する工程と、前記昇温された基板を酸化性雰囲気下で第２の温度以上で熱処理し、前記ＳｉＧｅ層を酸化すると共に該ＳｉＧｅ層を薄層化し、Ｇｅ濃度を高められたＳｉＧｅ層を形成する工程と、を含むことを特徴とする。
本発明によれば、ＳＯＩ基板などの上に形成されたＳｉＧｅ層に酸化濃縮工程を施してＳＧＯＩ構造を形成する際に、高温酸化工程を施す前に予め低温で表面に酸化保護膜を形成した後、非酸化性雰囲気中で酸化濃縮工程を行う所定温度まで昇温することにより、低貫通転位密度のＳＧＯＩ構造を作製することができる。
また本発明によれば、初期ＳＯＩ基板として表面が（１００）面方位であり、かつ＜０１１＞方向に０．５〜２度傾斜した基板を使用することにより、面欠陥の導入方向が傾斜各方向に対して垂直方向に揃ったＳＧＯＩ構造を作製することができる。そして、ＦＥＴの電流方向を面欠陥の導入方向に対して垂直方向とすることにより、リーク電流の少ないＦＥＴを作製することが可能となる。
以下、本発明の詳細を図示の実施形態によって説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図である。
図１は、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図である。
まず、図１（ａ）に示すように、面方位（１００）のＳｉ基板１１上に埋め込み酸化膜１２を介して厚さ５０ｎｍの表面Ｓｉ層（ＳＯＩ層）１３を形成したＳＯＩ基板１０を用意する。この基板１０上に、真空ＣＶＤ装置によりＳｉＧｅ混晶結晶層の薄膜成長を行う。このときの成膜条件は、基板温度６００℃、ジシラン分圧２０ｍＰａ、ゲルマン分圧２０ｍＰａとし、２０分間の成膜によりＧｅ組成１０％、厚さ１８０ｎｍのＳｉＧｅ層２１を得た。
ここで、ＳｉＧｅ層２１は歪みが加わった状態で保持されている。ＳｉＧｅ層２１の成長の後にゲルマンガスの供給を停止し、基板温度６００℃、ジシランガス分圧８ｍＰａの状態でＳｉ層の薄膜成長を続け、厚さ１０ｎｍのＳｉ層キャップ層（保護膜）２２を最上層に形成する。
このように、埋め込み酸化膜１２を有するＳＯＩ基板１０上に、ＳｉＧｅ層２１及びＳｉキャップ層２２を連続的に形成する。
次に、図１（ａ）に示す構造の積層基板に対し、図２に示す温度プロファイルにより加熱処理を施す。まず最初に、酸化炉で第１の熱酸化処理を施す。この熱酸化の処理は、通常の半導体製造プロセスで用いられている熱酸化工程でよい。本実施形態では１００％乾燥酸素雰囲気下で、９００℃，６０分の条件で行った。この工程により、図１（ｂ）に示すように、薄膜結晶成長したＳＯＩ基板表面に約１７ｎｍの酸化膜（保護膜）２３が形成される。
本実施形態において、この第１の熱酸化処理の工程による酸化膜２３の厚さは重要な要素であり、５ｎｍ以上５０ｎｍ以下であることが望まれる。酸化温度も重要な要素であり、Ｇｅのパイルアップを防ぐためには１０００℃以下であることが望ましい。酸化雰囲気及び時間は、酸化温度及び酸化膜厚と比べると重要な要素ではなく、酸化膜厚及び温度の条件を満たす範囲で変更することは可能である。また、酸化温度の下限は重要な要素ではなく、任意の設定が可能である。
本実施形態のように乾燥酸素雰囲気下での熱酸化を行う場合は、所望の酸化膜厚を現実的な時間で得るために、７５０℃以上の設定をすることが望まれるが、酸素分子のプラズマ分解などの援用により、より低温で酸化を促進する手法を組み合わせることにより、より低温での酸化を行うことは可能である。この他に酸化膜の形成方法として前述のように表面のＳｉ層を酸化する方法と、ＣＶＤなどの方法で基板結晶外部からＳＩ原子を導入する方法が挙げられる。
但し、ＣＶＤ法により堆積を行う場合は、成膜直後に得られた酸化膜の密度が低く、次に続く高温過程（第２の熱酸化処理＝酸化濃縮工程）でその密度が高くなる作用（デンシファイ）が知られている。この作用によりＳｉＧｅ結晶側に圧縮応力が加わるため、本来酸化濃縮工程でＳｉＧｅ結晶層のＧｅ濃度が高くなるとともに、大きな格子定数の結晶に拡張するべく格子緩和する応力を阻害する懸念もある。
一方、基板結晶部のＳｉ原子を熱酸化する処理では、酸化膜が下地結晶に引っ張り応力を加えるため、酸化濃縮工程に対して整合性がよい。このとき、熱酸化する結晶表面部にはＧｅが含まれていない方がよい。何故なら、熱酸化時にＳｉ原子が選択的に酸素原子と結合しやすく、Ｇｅ原子は酸化膜界面に蓄積されてしまう。この蓄積したＧｅ原子が欠陥の発生源となることがあるためである。
従って、ＳＯＩ基板上に薄膜成長したＳｉＧｅ層は表面露出させずにＳｉキャップ層で保護されることが望ましい。保護膜となるＳｉ層の厚さは、第１の熱酸化処理で形成する熱酸化膜の厚さから対応できる。即ち、酸化膜厚を約２０ｎｍとする場合は９〜１０ｎｍのＳｉキャップ層が要求される。また、熱酸化の温度を最適化して、界面へのＧｅ原子の蓄積を抑制する低温酸化の方法もあるので、Ｓｉキャップ層の存在は必ずしも必須ではない。
第１の熱酸化処理を施した後に、試料温度を１２００℃まで昇温する。本実施形態における、昇温時の雰囲気は乾燥窒素雰囲気とした。ここで、昇温時の雰囲気は必ずしも窒素雰囲気であることは必然ではないが、非酸化性雰囲気である必要がある。窒素ガスの他、不活性ガス雰囲気であることが望まれる。
これは、１０００〜１１００℃程度の温度下で酸化を行うと、酸化時に熱酸化膜に取り込まれずに、界面にはじき出されたＧｅ原子が、酸化速度とＳｉＧｅ結晶層中での拡散速度のバランスの関係から、界面付近に多量に蓄積し、貫通転位を発生させる要因となるからである。従って、上述の非酸化性雰囲気とは、実質的に酸化が進行しない雰囲気であればよく、微量の酸素が含まれる雰囲気であっても問題はない。
ここで、一般に濃縮酸化は１１００℃以上で酸化するが、このような高圧下での酸化では、酸化速度、Ｇｅの拡散速度共に速く、何ら問題はない。しかし、基板を１１００℃以上に昇温するまでに１１００℃に近い１１００℃以下の温度を経由するが、１１００℃以下の酸化では、酸化が速く、Ｇｅの拡散が遅いためにＧｅのパイルアップが生じる。非酸化性雰囲気で昇温すればこの問題は生じないが、非酸化性雰囲気で昇温する場合、表面にＧｅがあると表面荒れが生じる。本実施形態では、１０００℃以下の低温で予め酸化しておくことにより、表面に保護膜を形成することができる。このとき、１０００℃以下の酸化では、酸化が速く、Ｇｅの拡散も遅いために、パイルアップの問題はない。そして、表面に保護膜が存在すると、非酸化性雰囲気での昇温時に表面荒れが生じないのである。
次に、上記の昇温工程により基板を１２００℃まで昇温した後、酸素濃度の高い雰囲気で高温アニール（第２の熱酸化処理）を施す。具体的には第２回目の酸化処理は、温度１２００℃、乾燥酸素雰囲気下の条件で３００分間行う。この酸化処理により、図１（ｃ）に示すように、表面の酸化膜層２３は５００ｎｍにまで成長して厚い酸化膜となる。具体的な層構造は基板側より、Ｓｉ基板１１／埋め込み酸化膜層１２／Ｇｅ組成２２％，厚さ８０ｎｍのＳｉＧｅ層２１／厚さ５００ｎｍの表面熱酸化膜２３の積層構造となる。
ここで、表面側の酸化膜２３のみならず埋め込み酸化膜１２の厚さも成長していることが注目される。これは、表面側より酸素がＳｉＧｅ層２１を通過して供給され、埋め込み酸化膜１２の成長を促したためと解釈できる。また、両酸化膜１２，２３の厚さが増加しＳｉＧｅ層２１の厚さが減少しているが、酸化膜１２，２３中にはＧｅ原子は殆ど残存していない。これは、酸化時にＧｅ原子が熱酸化膜１２，２３に取り込まれずに、ＳｉＧｅ結晶層２１にはじき出されているためである。その結果、両酸化膜１２，２３に挟まれたＳｉＧｅ層２１のＧｅ濃度が上昇している。また、ＳｉＧｅ層２１の格子歪みは緩和している。第２回目の高温酸化処理により、初期にあった薄膜ＳＯＩ層１３は、その上のＳｉＧｅ層２１からのＧｅの拡散により、ＳｉＧｅ結晶層２１と混合している。
また、第２回目の高温酸化処理をより長時間施すことにより、表面及び埋め込み酸化膜層の膜厚をさらに増加し、ＳｉＧｅ層２１をより薄膜かつ高いＧｅ濃度にすることも可能である。しかし、Ｇｅ濃度が高濃度になると高温酸化処理時にＳｉＧｅ層２１が劣化することもあり得る。場合によってはＧｅが分離し溶け、更に蒸気圧の高まりから突沸を起こすこともあり得る。
これを回避するためには、加熱温度を下げることが有効である。ここで、本実施形態では第２の熱酸化処理の温度として１２００℃としているが、温度範囲は１１００℃から１３５０℃の範囲で設定できる。しかし、Ｇｅ組成が２５％を超える場合は１２５０℃以下、３０％を越える場合は１２３０℃以下が望ましい。また、加熱処理の途中の過程でＳｉＧｅ層２１の膜厚が薄くなると同時にＧｅ濃度が高くなるため、加熱温度を徐々に下げることも必要となる。
このように本実施形態によれば、ＳＯＩ基板１０の上に形成されたＳｉＧｅ層２１に酸化濃縮工程を施してＳＧＯＩ構造を形成する際に、高温酸化工程を施す前に予め低温で表面に酸化保護膜２３を形成した後、非酸化性雰囲気中で酸化濃縮工程を行う所定温度まで昇温することにより、低貫通転位密度のＳＧＯＩ構造を作製することができる。そして、このＳｉＧｅ層２１上にＳｉ層を成長することにより歪みＳｉ層を形成することができ、歪みＳｉ層にＭＯＳＦＥＴを作製することにより、移動度の高い高性能の素子を実現することが可能となる。
（第２の実施形態）
図３は、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
図３は、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
第１の実施形態で示した２段階の酸化処理工程は、薄膜ＳＯＩ基板上へＳｉＧｅ層を結晶成長した試料への応用のみならず、ＳＩＭＯＸプロセスへの応用も検討できる。例えば、Ｓｉ基板上に厚さ０．３μｍのＳｉＧｅ結晶層（組成１０％）及び表面のＳｉキャップ層（厚さ２０ｎｍ）を形成し、該基板に酸素イオンを注入、上述の２段階の酸化処理工程を施すことにより、先に示したように酸素添加Ｓｉ結晶層の上のＳｉＧｅが格子緩和し良質の酸化膜上ＳｉＧｅ層が形成されるのと同様の効果が得られる。
具体的には、図３（ａ）に示すように、Ｓｉ基板１１上にＳｉＧｅ層２１及びＳｉキャップ層２２を形成した後、ＳｉＧｅ層２１を通してＳｉ基板１１に、加速電圧１６０ｋｅＶで酸素イオンを４×１０17atoms／ｃｍ2 注入する。次いで、比較的低温で酸化することにより（第１の熱酸化処理）、図３（ｂ）に示すように酸化膜２３を形成する。続いて、非酸化性雰囲気化で１３５０℃まで昇温する。そして、温度安定後に酸素を多量に含む雰囲気で高温加熱処理工程（第２の熱酸化処理）を施し、図３（ｃ）に示すように、埋め込み酸化膜３２を形成すると同時に表面酸化膜２３を成長させる。これにより、両酸化膜２３，３２に挟まれた領域のＳｉＧｅ層２１のＧｅ濃度を高めかつ、ＳｉＧｅ層２１の厚さを薄膜化することが可能となる。
但し、ＳＩＭＯＸ工程の場合は、初期の酸素イオン注入工程時に、イオンビーム粒子によるスパッタリングにより、表面の保護Ｓｉ層がエッチングされる現状が確認されている。従って、イオン注入に続く、第１の酸化工程で酸化を行う際にＳｉキャップ層が残存するよう、予めＳｉ層２２の厚さを厚めに設計しておく必要がある。また、酸素イオン注入領域を定組成比の酸化膜にするために、高温（具体的には１３５０℃）のアニールが要求される。ここでは表面を保護する初期酸化膜の厚さが薄いと、昇温中に表面層を充分に保護できない可能性があるため、３０〜５０ｎｍの厚さが要求される。さらに、酸化が進行しない程度に微量の酸素を導入することも、表面保護の観点で有効である。表面保護膜が薄い場合、Ｇｅ原子が酸素原子と反応し蒸発するため、表面に凹凸が発生する。
また、ＳＩＭＯＸ工程の場合は、図４に示すように、酸素注入層から埋め込み酸化膜を形成する熱工程と、酸化濃縮によりＧｅ濃度の高いＳＧＯＩ層を形成する熱工程とを分割することもできる。具体的には、第１の熱酸化処理の終了後、酸化の進行しない雰囲気下で１３５０℃まで昇温し、１３５０℃の状態で４時間アニールを継続する。その後、温度を１２００℃に降温し、酸素を導入することにより第２の熱酸化処理を所定の時間継続することも可能である。
これは、前述のように、酸化濃縮工程（第２の熱酸化処理）においては、ＳｉＧｅ結晶の融点の関係から、要求するＧｅ濃度が高い場合、酸化温度を上げられないという制約があるのに対して、埋め込み酸化膜を形成するための要求温度は１３５０℃と高いためである。
このようにして、初期のＳｉＧｅ層のＧｅ濃度が１０％の状態で、酸化の進行しない雰囲気下で１３５０℃の加熱処理を施し、良質な埋め込み酸化膜３２を形成したのち、温度を１２００℃まで下げて酸化濃縮工程（第２の熱酸化処理）により、Ｇｅ濃度３０％のＳｉＧｅ結晶層２１を得ることが可能である。ここでさらに補足すれば、第２の熱酸化処理で酸化性雰囲気を形成する場合に、実施形態では酸素ガスを例に上げたが水蒸気（Ｈ2 Ｏ）を多量に含む雰囲気でも同様な効果が得られることは明らかである。
このような手法により、第１の熱酸化処理で形成された初期酸化膜により、昇温時の表面層を保護しつつ、転位導入を抑制することが可能となる。従って、先の第１の実施形態と同様の効果が得られる。
（第３の実施形態）
第１の実施形態で説明したように、（１００）表面を有するＳＯＩ基板上にＳｉＧｅ層及びＳｉキャップ層を積層し、酸化濃縮法により緩和ＳＧＯＩ層を形成する工程において、１０００℃以下の低温で保護酸化膜を形成する第１の熱酸化工程を導入することにより、その後の高温での酸化濃縮工程（第２の熱酸化工程）時に導入される貫通転位の量を抑制することが可能になり、低転位密度のＳＧＯＩ基板を得ることが可能である。
第１の実施形態で説明したように、（１００）表面を有するＳＯＩ基板上にＳｉＧｅ層及びＳｉキャップ層を積層し、酸化濃縮法により緩和ＳＧＯＩ層を形成する工程において、１０００℃以下の低温で保護酸化膜を形成する第１の熱酸化工程を導入することにより、その後の高温での酸化濃縮工程（第２の熱酸化工程）時に導入される貫通転位の量を抑制することが可能になり、低転位密度のＳＧＯＩ基板を得ることが可能である。
しかしながら、この酸化濃縮の手法を用いてＳＧＯＩ層を作製する場合、低転位密度のＳＧＯＩ層をさらに酸化濃縮工程で、高Ｇｅ濃度化した場合に、（１１１）面、或いはそれと等価な面をすべり面とする面欠陥を発生して緩和を促進することがある。この面欠陥は埋め込み酸化膜とＳＧＯＩ層界面にミスフィット転位を伴う面欠陥と、ミスフィット転位を伴わない双晶とがありうる。また、（１１１）面に等価な面をすべり面とするために、面欠陥或いは（１００）表面から観察した場合＜０１１＞軸及び、直交する＜０−１１＞軸上に出現する。
このように直交する方向に面欠陥或いは双晶が発生すると、直交点が新たな欠陥発生場所になるばかりでなく、それに伴うミスフィット転位も交差する方向に発生する。ミスフィット転位はその方向に沿って結晶中の不純物の拡散を促進することが知られており、不規則な不純物分布が素子作成上の障害となることが懸念される。従って、面欠陥の導入方位を制御することが期待される。
そこで本実施形態では、表面方位の結晶軸が僅かに傾いた微傾斜角基板を用いることにより、面欠陥の導入される方向を制御する手法を提供する。以下、図５により説明する。まず、初期基板として、埋め込み酸化膜５１上にＳｉ層５２を有するＳＯＩ基板を用意する。このとき、ＳＯＩ基板は、Ｓｉ層５２の表面方位の結晶軸が＜１００＞方向から＜０１１＞方向にθ（例えば１度）傾いたものとする。このようなＳＯＩ基板の作製方法として、微傾斜角を有するバルクＳｉ基板に酸素イオン注入と高温アニール工程からなるＳＩＭＯＸ処理を施す方法と、微傾斜角を有するバルクＳｉ基板の表面を熱酸化し、対向基板に貼り合わせる方法のいずれも適用が可能である。
用意された微傾斜角を有するＳＯＩ基板上に、第１の実施形態と同様のＳｉＧｅ薄膜結晶層５２及びＳｉキャップ層（図示せず）を積層する。ここで、ＳｉＧｅ層のＧｅ組成は１０％、厚さは３００ｎｍ、Ｓｉキャップ層の厚さは１０ｎｍとするが、条件範囲は第１の実施形態と同様の指針で決まる。この後、９００℃における第１の酸化工程及び非酸化性雰囲気下での昇温、さらに高温での酸化濃縮工程をへてＳＧＯＩ基板を作製する。各熱工程の条件設定の指針は第１の実施形態と同様である。
このようにして得られたＳＧＯＩ基板では、埋め込み酸化膜とＳＧＯＩ層界面において＜０１１＞軸に沿って、およそ１５ｎｍ間隔で原子層の段差が生じている。面欠陥の基点となるミスフィット転位はこの段差に沿って発生しやすいため、傾斜方向に垂直な＜０−１１＞軸に沿って導入される。その結果、図６に示すように、発生する面欠陥や双晶の方向、即ちミスフィット転位を１方向に揃えることが可能となる。
図７は、本実施形態で得られたＳＧＯＩ基板上に歪みＳｉチャネル層を再成長し、ＭＯＳＦＥＴ素子を作製した例を示す。図中の７１は埋め込み酸化膜、７２はＳＧＯＩ層、７３は歪みＳｉ層、７４はゲート絶縁膜、７５はゲート電極、７６は側壁絶縁膜、７７は双晶、７８はミスフィット転位を示している。
ここで、微傾斜の傾き方向＜０１１＞軸に沿ってソースとドレイン部を配置している。ソース及びドレイン部は通常のＭＯＳＦＥＴ試作工程で使われるように、ｐ型或いはｎ型の不純物をイオン注入し、活性化アニールを施すことにより形成している。
先に述べた通り、結晶中にミスフィット転位が導入されていると、転位に沿って不純物の拡散が促進されるため、ソース・ドレインにまたがるミスフィット転位が存在する場合には、注入した不純物が異常拡散し、ソース・ドレイン間がショートする、或いは接合リークを引き起こすという問題を発生させる。
ところが、本実施形態のように配置にすることによって、微傾斜角の傾き方向に垂直にのみミスフィット転位を優先的に導入することが可能となり、ソース・ドレイン間にまたがるミスフィット転位の量を低減することが可能となる。従って、ソース・ドレイン間のリーク電流を低減することが可能となる。
このように本実施形態によれば、初期ＳＯＩ基板として表面が（１００）面方位であり、かつ＜０１１＞方向に０．５〜２度傾斜した基板を使用することにより、面欠陥の導入方向が傾斜各方向に対して垂直方向に揃ったＳＧＯＩ構造を作製した上で、ＦＥＴの電流方向を面欠陥の導入方向に対して垂直方向とすることにより、リーク電流の少ないＦＥＴを実現することができる。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。第１の実施形態では、埋め込み酸化膜上のＳｉ層上にＳｉＧｅ層を形成したが、埋め込み酸化膜上に直接ＳｉＧｅ層を形成しても良い。また、第１及び第２の実施形態では、酸化濃縮の前工程としてＳｉＧｅ層の表面に保護用酸化膜を形成するために、予めＳｉＧｅ層の表面にＳｉキャップ層を形成したが、このＳｉキャップ層は省略することも可能である。これは、Ｓｉキャップ層が無くても、後工程の酸化によりＳｉＧｅ層の表面に酸化膜を形成することができるためである。
なお、本発明は上述した各実施形態に限定されるものではない。第１の実施形態では、埋め込み酸化膜上のＳｉ層上にＳｉＧｅ層を形成したが、埋め込み酸化膜上に直接ＳｉＧｅ層を形成しても良い。また、第１及び第２の実施形態では、酸化濃縮の前工程としてＳｉＧｅ層の表面に保護用酸化膜を形成するために、予めＳｉＧｅ層の表面にＳｉキャップ層を形成したが、このＳｉキャップ層は省略することも可能である。これは、Ｓｉキャップ層が無くても、後工程の酸化によりＳｉＧｅ層の表面に酸化膜を形成することができるためである。
また、第３の実施形態においてＳＧＯＩ基板を作製する際に、傾斜基板を用いることに加え、第１及び第２の実施形態と同様に、非酸化性雰囲気下での昇温工程を加えることにより、ＳＧＯＩ基板の更なる特性向上をはかることも可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
１０…ＳＯＩ基板
１１…Ｓｉ基板
１２…埋め込み酸化膜
１３…Ｓｉ層（ＳＯＩ層）
２１…ＳｉＧｅ層
２２…Ｓｉキャップ層（保護膜）
２３…酸化膜（保護膜）
５１…埋め込み酸化膜
５２…Ｓｉ層
５３…ＳｉＧｅ層
７１…埋め込み酸化膜
７２…ＳＧＯＩ層
７３…歪みＳｉ層
７４…ゲート絶縁膜
７５…ゲート電極
７６…側壁絶縁膜
７７…双晶
７８…ミスフィット転位
１１…Ｓｉ基板
１２…埋め込み酸化膜
１３…Ｓｉ層（ＳＯＩ層）
２１…ＳｉＧｅ層
２２…Ｓｉキャップ層（保護膜）
２３…酸化膜（保護膜）
５１…埋め込み酸化膜
５２…Ｓｉ層
５３…ＳｉＧｅ層
７１…埋め込み酸化膜
７２…ＳＧＯＩ層
７３…歪みＳｉ層
７４…ゲート絶縁膜
７５…ゲート電極
７６…側壁絶縁膜
７７…双晶
７８…ミスフィット転位
Claims (10)
- 埋め込み酸化膜上にＳｉＧｅ層が形成された基板を用意する工程と、
前記基板を第１の温度以下で熱処理し、前記ＳｉＧｅ層の表面に保護用酸化膜を形成する工程と、
前記保護用酸化膜が形成された基板を、該基板に対してイオン注入の処理を施すこと無しに、非酸化性雰囲気下で第１の温度よりも高い第２の温度まで昇温する工程と、
前記昇温された基板を酸化性雰囲気下で第２の温度以上で熱処理し、且つ１１００℃〜１３５０℃の温度範囲で熱処理温度を徐々に下げることにより、前記ＳｉＧｅ層を酸化すると共に該ＳｉＧｅ層を薄層化してＧｅ濃度を高め、Ｇｅ濃度が高められたＳｉＧｅ層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記基板を用意する工程として、前記埋め込み酸化膜上にＳｉ層が形成されたＳＯＩ基板を用い、このＳＯＩ基板上に前記ＳｉＧｅ層を形成することを特徴とする請求項１記載の半導体装置の製造方法。
- 酸素とＳｉ原子を含む層を有し、その上にＳｉＧｅ層が形成された基板を用意する工程と、
前記基板を第１の温度以下で熱処理し、前記ＳｉＧｅ層の表面に保護用酸化膜を形成する工程と、
前記保護用酸化膜が形成された基板を、非酸化性雰囲気下で第１の温度よりも高い第２の温度まで昇温する工程と、
前記昇温された基板を酸化性雰囲気下で第２の温度以上で熱処理することにより、前記酸素とＳｉ原子を含む層を埋め込み酸化膜に変化させ、且つ前記ＳｉＧｅ層を酸化すると共に該ＳｉＧｅ層を薄層化してＧｅ濃度を高め、Ｇｅ濃度が高められたＳｉＧｅ層を前記埋め込み酸化膜に接して形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記基板を用意する工程として、Ｓｉ基板上にＳｉＧｅ層を形成した後、前記Ｓｉ基板内に酸素イオンを注入することにより、前記酸素とＳｉ原子を含む層を形成することを特徴とする請求項３記載の半導体装置の製造方法。
- 前記昇温する工程により、前記基板を第２の温度よりも高い第３の温度まで昇温し、この第３の温度で一定時間熱処理した後、前記酸化性雰囲気下の熱処理温度まで降温することを特徴とする請求項３又は４記載の半導体装置の製造方法。
- 主面の軸方位が＜１００＞方向から＜０１１＞方向に０．５〜２度傾斜したＳＯＩ基板の主面上にＳｉＧｅ層を形成する工程と、
前記基板を第１の温度以下で熱処理し、前記ＳｉＧｅ層の表面に保護用酸化膜を形成する工程と、
前記保護用酸化膜が形成された基板を非酸化性雰囲気下で第１の温度よりも高い第２の温度まで昇温する工程と、
前記昇温された基板を酸化性雰囲気下で第２の温度以上で熱処理し、前記ＳｉＧｅ層を酸化すると共に該ＳｉＧｅ層を薄層化し、Ｇｅ濃度を高められたＳｉＧｅ層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 第１の温度は１０００℃であり、第２の温度は１１００℃であることを特徴とする請求項１，３，又は６記載の半導体装置の製造方法。
- 前記基板を用意する工程として、前記ＳｉＧｅ層を形成した後に、該ＳｉＧｅ層上にＳｉ保護膜を形成することを特徴とする請求項１又は３記載の半導体装置の製造方法。
- 前記Ｇｅ濃度が高められたＳｉＧｅ層上にＳｉ層を形成し、このＳｉ層に格子歪みを持たせることを特徴とする請求項１，３，又は６記載の半導体装置の製造方法。
- 前記格子歪みを持たせたＳｉ層にＭＯＳトランジスタを形成することを特徴とする請求項９記載の半導体装置の製造方法。
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