JP3970011B2 - 半導体装置及びその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳細には、ＳｉＧｅ膜を備えることにより歪を導入した半導体基板を利用した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、チャネル領域を通過する電子や正孔の移動度を向上する目的でＳｉ基板上に歪ＳｉＧｅ膜を仮想格子状に形成し、Ｓｉ基板との格子定数の不整合によるこのＳｉＧｅ膜の歪をミスフィット転位の導入により緩和したのちに、キャップ層としてＳｉ膜を形成する方法が知られている。このＳｉ膜は、より格子定数の大きいＳｉＧｅ膜に引っ張られることにより歪が生じ、これによりバンド構造が変化し、キャリアの移動度を向上させる。
【０００３】
ＳｉＧｅ膜の歪を緩和する方法としては、ＳｉＧｅ膜を数μｍの厚さで成膜し、ＳｉＧｅ膜の歪弾性エネルギーを増大させることにより格子緩和する方法が知られている。例えばY.J.Miiらは、論文Appl. Phys. Lett. 59(13), 1611(1991)において、ＳｉＧｅ膜中のＧｅ濃度を徐々に増加し、約１μｍの濃度傾斜ＳｉＧｅ膜を形成することによるＳｉＧｅ膜の歪緩和を発表している。
【０００４】
また、薄膜のＳｉＧｅ膜の歪を緩和する方法として、水素などのイオン注入を行ったのちに高温でアニールすることにより、Ｓｉ基板内の欠陥層にできた積層欠陥がすべりを起こし、ＳｉＧｅ膜／Ｓｉ基板界面でミスフィット転位を発生させる方法が知られている。例えばD.M.Follstaedtらは、論文Appl. Phys. Lett. 69(14), 2059(1996)で、Ｈｅイオン注入による歪緩和を、H.Trinkausらは、論文Appl. Phys. Lett. 76(24), 3552(2000)で、Ｈイオン注入による歪緩和を発表している。
【０００５】
また、水素などのイオン注入を行わずにＳｉＧｅ薄膜の歪を緩和する方法として、特開平１０−２５６１６９号公報には、Ｓｉ基板上に２０ｎｍのＧｅ層を形成し、その上に１ｎｍ以下のＳｉＧｅキャップ層を形成し、６８０℃で１０分間アニールすることでＧｅ層を緩和する方法が提案されている。
【０００６】
さらに、杉本らは、日本学術振興会半導体界面制御技術第１５４委員会第３１回研究会資料２９頁において、Ｓｉ基板上に第１のＳｉＧｅ膜と第１のキャップＳｉ膜を４００℃の低温で形成したのちに、６００℃でアニールを行い、ＳｉＧｅ膜／Ｓｉ基板界面に低密度のミスフィット転位を発生させ、続いて６００℃の高温で第２のＳｉＧｅ膜を成長させることにより、ＳｉＧｅ膜／Ｓｉ基板界面に発生したミスフィット転位の歪場の影響で、成長過程の第２のＳｉＧｅ膜表面にうねりを生じさせ、うねりの谷部分にかかる圧縮応力により、新しい転位の発生サイトを導入することで、第２のＳｉＧｅ膜を成長させながら歪を緩和させる方法を発表している。この方法によれば、第１のＳｉＧｅ膜／Ｓｉ基板界面のミスフィット転位から派生した膜中の貫通転位を、第１のキャップＳｉ膜を形成することにより低減し、さらに、高濃度Ｇｅ（３０％）の第１のＳｉＧｅ膜を形成した場合でも、第２のＳｉＧｅ膜を９０％程度緩和することができる。
【０００７】
【発明が解決しようとする課題】
上述したように、ＳｉＧｅ膜を厚膜で成膜して、ＳｉＧｅ膜の歪弾性エネルギーを増大させることにより格子緩和する方法では、完全結晶を得るための臨界膜厚を超えてしまうため、ＳｉＧｅ膜中に非常に多くの欠陥が発生する。
【０００８】
また、水素などのイオン注入を行った後に高温でアニールを行う方法では、第１のＳｉＧｅ膜と第１のキャップＳｉ膜とのヘテロ構造があるのみであるため、ＳｉＧｅ膜／Ｓｉ基板界面のミスフィット転位から派生した貫通転位が高密度（約１０⁷／ｃｍ²）に表面まで達し、素子を形成した時に接合リーク電流増大の大きな原因になるという課題がある。さらに、貫通転位と残留歪エネルギーとにより表面にクロスハッチと呼ばれる突起が発生するという課題もある。加えて、ＳｉＧｅ膜のＧｅ濃度が高くなると、ＳｉＧｅ／Ｓｉ界面に水素イオンに起因する大きな空孔ができやすくなり、ＳｉＧｅ膜表面に非常に大きな表面ラフネスが発生しやすくなるという課題もある。
【０００９】
さらに、特開平１０−２５６１６９号公報における方法では、Ｓｉ基板上にＳｉＧｅ膜及びＳｉキャップ層を形成し、ＳｉＧｅ膜を緩和する方法に適用しても、歪ＳｉＧｅ膜が臨界膜厚以下の場合には、緩和率が大きく低下する。例えば、杉本らによる日本学術振興会半導体界面制御技術第１５４委員会第３１回研究会資料２９頁の発表では、特開平１０−２５６１６９号公報と同じ構造で、ＳｉＧｅの成膜条件が基板温度４００℃、Ｇｅ濃度３０％、膜厚１００ｎｍ以下という臨界膜厚以下の条件では、６００℃で５分間アニールしても、この歪Ｓｉ_0.7Ｇｅ_0.3膜は約２０％しか緩和していない。よって、最上面のキャップＳｉ膜が十分に歪まず、目標とするキャリア移動度の上昇を十分には得ることができない。
【００１０】
また、第１のキャップＳｉ膜／第１のＳｉＧｅ膜／Ｓｉ基板構造の上に、第２のＳｉＧｅ膜を成長させながら歪を緩和させる方法では、低密度ミスフィット転位による歪場の影響と高温での膜成長とにより、第２のＳｉＧｅ膜表面に非常に大きな振幅のうねり（rms：約９ｎｍ）が残るという課題がある。
【００１１】
本発明は、上記のような課題に鑑みなされたものであり、半導体基板上に形成された、高濃度のＧｅ濃度を有する臨界膜厚以下の歪ＳｉＧｅ膜においても高い歪緩和度を達成し、貫通転位密度を低減し、その上に形成される第２のＳｉＧｅ膜に対して、うねりを抑制し、より完全緩和に近づけて、平滑性を向上させることができる半導体装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明によれば、表面がシリコンからなる基板上に第１のＳｉ_{1- α}Ｇｅ_α膜と、第１のキャップ膜と、第２のＳｉ_{1- β}Ｇｅ_β膜（β＜α≦１）と、第２のキャップＳｉ膜とがこの順に形成されてなり、前記第１のＳｉ_{1- α}Ｇｅ_α膜が、完全緩和した前記第２のＳｉ_{1- β}Ｇｅ_β膜と同等の水平面方向の格子定数を有して格子緩和されてなる半導体装置が提供される。
【００１３】
また、本発明によれば、（ａ）表面がシリコンからなる基板上に第１のＳｉ_{1- α}Ｇｅ_α膜を形成する工程と、（ｂ）前記第１のＳｉ_{1- α}Ｇｅ_α膜上に第１のキャップ膜を形成する工程と、（ｃ）得られた基板をアニール処理して、前記第１のＳｉ_{1- α}Ｇｅ_α膜の格子定数が、前記第１のキャップ膜上に形成されるβ＜α≦１を満たす完全緩和したＳｉ_{1- β}Ｇｅ_β膜と同等の水平面方向の格子定数となるまで前記第１のＳｉ_{1- α}Ｇｅ_α膜を格子緩和する工程と、（ｄ）前記第１のキャップ膜上に第２のＳｉ_{1- β}Ｇｅ_β膜を形成する工程と、（ｅ）前記第２のＳｉ_{1- β}Ｇｅ_β膜上に第２のキャップＳｉ膜を形成する工程を有する半導体装置の製造方法が提供される。
【００１４】
【発明の実施の形態】
本発明の半導体装置の製造方法は、工程（ａ）において、表面がシリコンからなる基板上に第１のＳｉ_{1- α}Ｇｅ_α膜を形成する。
【００１５】
表面がシリコンからなる基板とは、アモルファス、マイクロクリスタル、単結晶、多結晶、これらの結晶状態の２以上が混在するシリコン基板又はこれらのシリコン層を表面に有する、いわゆるＳＯＩ基板が含まれる。なかでも、単結晶シリコン基板又は表面シリコン層が単結晶シリコンからなるＳＯＩ基板が好ましい。なお、ＳＯＩ基板は、ＳＩＭＯＸ法、多孔質シリコンの選択エッチを利用したＳＯＩ基板の作成方法、貼り合わせ法などの種々の方法によって、形成することができる。
【００１６】
第１のＳｉ_{1- α}Ｇｅ_α膜は、公知の方法、例えば、ＣＶＤ法、スパッタ法、真空蒸着法、ＭＥＢ法等の種々の方法により形成することができる。なかでも、ＣＶＤ法によるエピタキシャル成長法により形成することが好ましい。この場合の成膜条件は、当該分野で公知の条件を選択することができ、特に、成膜温度は、例えば、４００〜６５０℃程度が適当である。このＳｉ_{1- α}Ｇｅ_α膜においては、αで表されるＧｅの濃度は、β＜α≦１を満たす限り特に限定されるものではないが、例えば、１０〜５０ａｔｏｍ％程度、３０〜１００ａｔｏｍ％程度、好ましくは３０〜５０ａｔｏｍ％が挙げられる。Ｓｉ_{1- α}Ｇｅ_α膜の膜厚は、臨界膜厚以下であることが好ましい。臨界膜厚とは、基板上にＳｉＧｅ膜が完全に歪んだ状態を維持したまま成長し得る限界の膜厚を意味する。具体的には、表面がシリコンからなる基板上に、上記の範囲のＧｅの濃度を有するＳｉＧｅ膜を形成する場合には、５００ｎｍ程度以下が挙げられ、Ｇｅ濃度に応じて５０〜２８０ｎｍ程度が好ましい。なお、Ｇｅの濃度は、膜厚方向及び層表面方向（水平面内方向）に連続的又は段階的に傾斜して変化していてもよいが、均一であることが好ましい。
【００１７】
工程（ｂ）において、第１のＳｉ_{1- α}Ｇｅ_α膜上に第１のキャップ膜を形成する。第１のキャップ膜は、シリコンと同様のダイヤモンド構造を有する半導体であることが好ましく、例えば、Ｓｉ、ＳｉＣ又は第１及び後述する第２のＳｉＧｅ膜よりもＧｅ濃度が低いＳｉＧｅ膜等が挙げられる。ＳｉＣにおけるＣ濃度は、特に限定されるものではなく、例えば、０．１〜７ａｔｏｍ％程度が挙げられる。また、ＳｉＧｅにおけるＧｅ濃度は、１０ａｔｏｍ％程度以下が適当である。第１のキャップ膜は、第１のＳｉＧｅ膜と同様の方法で形成することができる。この場合の基板温度は、４００〜６５０℃程度が好ましい。第１のキャップ膜の膜厚は、臨界膜厚以下の膜厚で形成することが好ましく、さらに、下地である第１のＳｉＧｅ膜のゲルマニウム濃度が高いほど薄く及び／又は後工程での半導体装置の製造プロセスにおける熱処理温度が高いほど薄くすることが好ましい。具体的には、１〜１００ｎｍ程度、特に、５〜３０ｎｍ程度が適当である。
【００１８】
工程（ｃ）において、得られたシリコン基板をアニール処理して、第１のＳｉ_{1- α}Ｇｅ_α膜を格子緩和する。ここでのアニール処理は、第１のＳｉ_{1- α}Ｇｅ_α膜の格子定数が、第１のキャップ膜上に形成されるＳｉ_{1- β}Ｇｅ_β膜（β＜α≦１）と同等の格子定数となるまで行う。なお、本発明では特に言及しない限り格子定数は、水平面方向の格子定数を意味する。アニール処理は、第１のＳｉＧｅ膜上に第１のキャップ膜が形成された状態で行う以外は、当該分野で公知の方法及び条件が利用できる。具体的には、炉アニール、ランプアニール、ＲＴＡ等が挙げられ、不活性ガス雰囲気、大気雰囲気、窒素ガス雰囲気、酸素ガス雰囲気、水素ガス雰囲気等下で、６００〜９００℃の温度範囲で、５〜３０分間程度行うことが適当である。
【００１９】
ここで、第１のＳｉ_{1- α}Ｇｅ_α膜の格子定数が、第１のキャップ膜上に形成される第２のＳｉ_{1- β}Ｇｅ_β膜（β＜α≦１）と同等の格子定数となるまでとは、第２のＳｉ_{1- β}Ｇｅ_β膜がβ＜α≦１を満たす所定のβ値をとった場合で、かつこの第２のＳｉ_{1- β}Ｇｅ_β膜がほぼ完全緩和した場合の格子定数と同じ格子定数となる第１のＳｉ_{1- α}Ｇｅ_α膜を得るまでという意味であり、例えば、図４に示すような、完全緩和した第２のＳｉ_{1- α}Ｇｅ_α膜を得るために必要な第１のＳｉ_{1- α}Ｇｅ_α膜の緩和率のグラフを参照して決定することができる。具体的には、第１のＳｉ_{1- α}Ｇｅ_α膜のＧｅ濃度α＝０．９、第２のＳｉ_{1- β}Ｇｅ_β膜のＧｅ濃度β＝０．３の場合には、第１のＳｉ_{1- α}Ｇｅ_α膜は、約３２％格子緩和させると、第２のＳｉ_{1- β}Ｇｅ_β膜と同等の格子定数となる。また、α＝０．５、β＝０．２の場合には、第１のＳｉ_{1- α}Ｇｅ_α膜の緩和率Ｒ＝３９．４％が必要となり、α＝１、β＝０．２の場合には、緩和率Ｒ＝１８．６％が必要となる。
【００２０】
なお、工程（ｃ）において、アニール処理する前に、第１キャップ膜が形成されたシリコン基板に、イオンを注入してもよい。イオン注入は、基板として用いるシリコンの表面に結晶欠陥を導入し得る元素、イオン注入後のアニールにおいて、シリコン基板中にマイクロキャビティーを形成し得る元素等を用いて行うことが適当であり、例えば、水素、不活性ガス及び４族元素からなる群から選択することができる。具体的には、水素、ヘリウム、ネオン、シリコン、炭素、ゲルマニウム等が挙げられ、なかでも、水素が好ましい。イオン注入の加速エネルギーは、用いるイオン種、第１のＳｉＧｅ膜の膜厚、第１のキャップ膜の材料及び膜厚等によって適宜調整することができる。例えば、第１のＳｉＧｅ膜／基板界面のシリコン基板側に注入ピークがくるように、さらに具体的には、界面から、基板側に２０ｎｍ程度以上深い位置（好ましくは３０〜７０ｎｍ程度の位置）にピークがくるように設定することが、ＳｉＧｅ層中の欠陥抑制及びＳｉＧｅ層の薄膜化防止のために望ましい。例えば、２０〜１５０ｋｅＶ程度の注入エネルギーが挙げられ、より具体的には、ＳｉＧｅ層の膜厚が２００ｎｍ程度の場合で、水素を用いる場合には、１８〜２５ｋｅＶ程度が挙げられる。ドーズは、例えば、１×１０¹⁵〜１×１０¹⁷ｃｍ^-2程度のドーズ、より好ましくは１×１０¹⁶〜１×１０¹⁷ｃｍ^-2のドーズが挙げられる。なお、他のイオン種、ＳｉＧｅ層の膜厚等の場合でも、上記に準じて条件を適宜設定することができる。
【００２１】
なお、このイオン注入は、必ずしも第１のキャップ膜を形成した直後に行う必要はなく、例えば、第１のＳｉＧｅ膜上に保護膜を形成した後に行ってもよい。ここでの保護膜の材料及び膜厚は特に限定されるものではなく、絶縁膜又は半導体膜等のいずれであってもよい。具体的には、熱酸化膜、低温酸化膜：ＬＴＯ膜等、高温酸化膜：ＨＴＯ膜、Ｐ−ＣＶＤによるシリコン酸化膜、シリコン窒化膜等のいずれでもよい。また、例えば、２０〜１５０ｎｍ程度の膜厚が挙げられる。
【００２２】
工程（ｄ）において、第１のキャップ膜上に第２のＳｉ_{1- β}Ｇｅ_β膜を形成する。第２のＳｉＧｅ膜は、第１のＳｉＧｅ膜と同様の方法、同様のＧｅ濃度、同様の膜厚で形成することができる。ただし、必ずしも、第１のＳｉＧｅと同じＧｅ濃度、膜厚でなくてもよい。
【００２３】
工程（ｅ）において、第２のＳｉ_{1- β}Ｇｅ_β膜上に第２のキャップＳｉ膜を形成する。第２のキャップＳｉ膜は、第１のキャップ膜と同様の方法で形成することができる。膜厚は、臨界膜厚以下が好ましく、具体的には、１〜１００ｎｍ程度、より好ましくは５〜４０ｎｍ程度である。
【００２４】
なお、本発明の半導体装置の製造方法においては、必ずしも、上記工程（ａ）〜（ｅ）のみをこの順で行う必要はなく、例えば、第１のキャップ膜上に保護膜を形成し、イオン注入及び／又はアニール処理を行い、その後保護膜を除去し、工程（ｄ）を行ってもよい。保護膜の種類及び膜厚は上述したとおりであり、保護膜の除去は、当該分野で公知の方法、例えば、酸又はアルカリ溶液を用いたウェットエッチング、ドライエッチング等が挙げられる。
【００２５】
あるいは、第１のキャップ膜上に保護膜を形成し、イオン注入した後、保護膜を除去し、その後、アニール処理を行ってもよい。
【００２６】
上記のようにして、基板上に第１のＳｉＧｅ膜、第１のキャップ膜、第２のＳｉＧｅ膜及び第２のキャップＳｉ膜を形成した後、通常の半導体プロセスにしたがって、素子分離領域の形成、ゲート絶縁膜及びゲート電極の形成、ＬＤＤ領域やＤＤＤ領域及び／又はソース／ドレイン領域の形成、層間絶縁膜の形成、配線層の形成等の種々の工程を行って、半導体装置を完成させることができる。
以下、本発明の半導体装置及びその製造方法の実施の形態を、図面を参照して詳細に説明する。
【００２７】
実施の形態１
この実施の形態における半導体装置は、図１に示すように、シリコン基板１の（００１）面上に、膜厚１ｎｍの第１のＳｉ_0.1Ｇｅ_0.9膜２、膜厚５ｎｍの第１のキャップＳｉ膜３、膜厚２００ｎｍの第２のＳｉ_0.7Ｇｅ_0.3膜４及び膜厚２０ｎｍの第２のキャップＳｉ膜５がこの順に積層され、その上に、ゲート絶縁膜（図示せず）、ゲート電極（図示せず）及びソース／ドレイン領域（図示せず）が形成されて構成されている。
【００２８】
第１のＳｉ_0.1Ｇｅ_0.9膜２は、約３２％の格子緩和が行われており、（００１）面と平行方向の格子定数ａ_//＝５．４９４７７Åの格子定数を有しており、第２のＳｉ_0.7Ｇｅ_0.3膜４の格子定数と同等である。
【００２９】
このような半導体装置は、以下のようにして形成することができる。
【００３０】
まず、シリコン基板に対して、前処理として硫酸ボイルによるアッシングとＲＣＡ洗浄とを行い、５％希フッ酸にてシリコン基板表面の自然酸化膜の除去を行った。次に、図２（ａ）に示したように、低圧気相成長（ＬＰ−ＣＶＤ）装置を用いて、ゲルマン（ＧｅＨ₄）とジシラン（Ｓｉ₂Ｈ₆）とを原料として、シリコン基板１の（００１）面上に、Ｇｅ濃度９０％の第１のＳｉ_0.1Ｇｅ_0.9膜２を仮想格子状に、膜厚１ｎｍで、５００℃にてエピタキシャル成長させた。この条件で成膜した第１のＳｉ_0.1Ｇｅ_0.9膜２は臨界膜厚以下である。
【００３１】
このときの第１のＳｉ_0.1Ｇｅ_0.9膜２は、完全にＳｉ基板と格子整合しているため、（００１）面と平行方向の格子定数ａ_//はＳｉと同じ（≒５．４３０９４Å）となり、（００１）面と垂直方向の格子定数ａ⊥は約５．７８７０４Åとなる。完全緩和した状態のＳｉ_0.1Ｇｅ_0.9膜の格子定数は、ａ_//＝ａ⊥＝５．６３３９４３Åなので、第１のＳｉ_0.1Ｇｅ_0.9膜２は垂直方向へ伸びる形で歪んでおり、シリコン基板１と完全に格子整合した状態の第１のＳｉ_0.1Ｇｅ_0.9膜２について、その（００４）面をＸ線回折法で測定すると、２θ＝６４．３３９６７°を示す。
【００３２】
続いて、図２（ｂ）に示したように、第１のＳｉＧｅ膜２上に、プロセス装置へのＧｅ汚染防止と平滑性とを向上させるために、第１のキャップＳｉ膜３を、同じく５００℃で、ＬＰ−ＣＶＤ装置にて、仮想格子状に膜厚５ｎｍになるまでエピタキシャル成長させた。
【００３３】
これを炉内で、８７０℃、１０分間アニール処理することにより、第１のＳｉ_0.1Ｇｅ_0.9膜２を格子緩和させる。
【００３４】
第１のキャップＳｉ膜３上に形成する第２のＳｉＧｅ膜を、Ｓｉ_0.7Ｇｅ_0.3膜とすると、完全緩和した第２のＳｉ_0.7Ｇｅ_0.3膜は、ａ_//＝ａ⊥＝５．４９４７７Åなので、後に完全緩和した第２のＳｉ_0.7Ｇｅ_0.3膜を得るためには、第１のＳｉ_0.1Ｇｅ_0.9膜２を、ａ_//＝５．４９４７７Åになるまで格子緩和する必要があり、これは緩和率Ｒ＝３１．４％に相当する。このときのａ⊥は５．７３８９０Åなので、（００４）面のＸ線回折測定結果が２θ＝６４．９４５２４°を示すまで、第１のＳｉ_0.1Ｇｅ_0.9膜２を格子緩和すればよい。
【００３５】
続いて、図２（ｃ）に示したように、ＬＰ−ＣＶＤ装置を用いて、ゲルマンとジシランとを原料として、Ｇｅ濃度３０％の第２のＳｉ_0.7Ｇｅ_0.3膜４を第１のキャップＳｉ膜３上に、仮想格子状に２００ｎｍになるまで５００℃にてエピタキシャル成長させた。この第２のＳｉ_0.7Ｇｅ_0.3膜４は、（００１）面と平行方向の格子定数ａ_//が等しい第１のＳｉ_0.1Ｇｅ_0.9膜２と、それに完全に格子整合した状態の第１のキャップＳｉ膜３との上に仮想格子状に成膜されるため、第２のＳｉ_0.7Ｇｅ_0.3膜４の（００４）面をＸ線回折法で測定すると、２θ＝６８．２１５４７°を示し、１００％緩和していることが確認できた。また、この第２のＳｉ_0.7Ｇｅ_0.3膜４は、完全緩和されているために膜中の残留歪エネルギーが非常に小さく、そのため表面が非常に平滑である。第２のＳｉ_0.7Ｇｅ_0.3膜４の表面を原子間力顕微鏡（ＡＦＭ）で測定したところ、ラフネスの平均値ｒｍｓ＝０．４ｎｍとシリコン基板とほぼ変わらないほど平滑な膜であった。これは表面散乱によるキャリアの移動度の低下を防ぐ意味でも非常に有効である。さらに、低欠陥密度（貫通転位密度：約１×１０³／ｃｍ²）の膜であった。
【００３６】
続いて、図２（ｄ）に示したように、この平滑な歪緩和した第２のＳｉＧｅ膜４上に、第２のキャップＳｉ膜５を、ＬＰ−ＣＶＤ装置を用いて仮想格子状に膜厚２０ｎｍになるまで５００℃にてエピタキシャル成長させた。第２のキャップＳｉ膜５は、完全緩和している第２のＳｉ_0.7Ｇｅ_0.3膜４と完全に格子整合しているので、目標とする引っ張り歪を十分に得ることができる。
その後、半導体装置の通常の工程により、ゲート絶縁膜、ゲート電極、ソース／ドレイン領域、層間絶縁膜、コンタクトホール、コンタクトプラグ及び配線層を形成して、半導体装置を完成させる。
【００３７】
実施の形態２
第１のＳｉＧｅ膜を、膜厚１００ｎｍの第１のＳｉ_0.5Ｇｅ_0.5膜とし、第１のキャップＳｉ膜の膜厚を１０ｎｍとする以外は、実施の形態１と同様に形成する。
【００３８】
まず、図３（ａ）に示したように、シリコン基板１上に第１のＳｉＧｅ膜２を形成し、その上に、図３（ｂ）に示したように、第１のキャップＳｉ膜３を形成する。
【００３９】
その後、イオン注入時の不純物の混入を防ぐために、第１のキャップＳｉ膜３上に膜厚２０ｎｍの酸化膜（図示せず）を成膜し、図３（ｃ）に示したように、その酸化膜を介して、シリコン基板１へ、注入エネルギー１２ｋｅＶ、ドーズ３×１０¹⁶／ｃｍ²、チルト角７°の条件にて水素イオン６の注入を行う。
【００４０】
続いて、得られたシリコン基板をＲＣＡ洗浄し、８００℃で１０分間アニール処理を行い、図３（ｄ）に示したように、欠陥層７を形成した。その後、酸化膜を５％希フッ酸にてエッチング除去し、ＲＣＡ洗浄を行った。これにより、第１のＳｉ_0.5Ｇｅ_0.5膜２をほぼ５９．２％緩和することができた。
その後、実施の形態１と同様に、図３（ｅ）に示したように、第２のＳｉＧｅ膜４を形成し、その上に、図３（ｆ）に示したように、第２のキャップＳｉ膜５を形成し、通常の工程によって、半導体装置を完成した。
【００４１】
実施の形態３
第１のキャップＳｉ膜を、Ｓｉではなくダイヤモンド構造のＳｉＣ膜とする以外、実施の形態１と同様に、半導体装置を完成した。
第１のキャップＳｉＣ膜を用いることにより、ＳｉＣはＳｉよりも格子定数が小さいために、表面のラフネスをより抑えることができる。
【００４２】
実施の形態４
第１のキャップＳｉ膜を、Ｓｉではなく低Ｇｅ濃度（１０％以下）のＳｉＧｅ膜とする以外、実施の形態１と同様に、半導体装置を完成した。
つまり、第１のＳｉ_{1- α}Ｇｅ_α膜のαが大きい場合、第１のキャップＳｉ膜の歪弾性エネルギーが高くなり、部分的に格子緩和する場合があるため、低Ｇｅ濃度（１０％以下）のＳｉＧｅ膜をキャップ層に用いることにより、部分的な格子緩和を防止することができる。
【００４３】
実施の形態５
シリコン基板を用いる代わりに、表面層が単結晶シリコン膜からなるＳＯＩ基板を用いる以外、実施の形態１と同様に半導体装置を完成させた。
これにより、寄生容量の増大を防ぎ、浮遊容量の低減を実現することができる。
【００４４】
【発明の効果】
本発明によれば、第１のＳｉ_{1- α}Ｇｅ_α膜が、無歪状態における第２のＳｉ_{1- β}Ｇｅ_β膜の格子定数とほぼ同等の格子定数となるように格子緩和されているために、第１のＳｉＧｅ膜の膜厚やＧｅ濃度にかかわらず、第２のＳｉ_{1- β}Ｇｅ_β膜は全く歪みをもたないままの状態で、かつ表面の平滑性が良好な状態で、成膜されており、よって、第２のキャップＳｉ膜が十分な歪を内在することができ、キャリアの移動度が著しく向上した半導体装置を得ることができる。
【００４５】
また、第１のＳｉ_{1- α}Ｇｅ_α膜を、厚膜（例えば臨界膜厚以上）であったり、膜中の歪弾性エネルギーが高かったり、第１と第２のＳｉＧｅ膜のＧｅ濃度ギャップが大きい状態で形成した場合でも、アニールによって格子緩和することにより、その上に形成される第２のＳｉ_{1- β}Ｇｅ_β膜を、全く歪みをもたず、かつ表面の平滑性が良好な状態で成膜することができる。
【００４６】
さらに、第１のＳｉ_{1- α}Ｇｅ_α膜が薄膜（例えば臨界膜厚以下）の場合や第１と第２のＳｉＧｅ膜のＧｅ濃度ギャップが小さい場合は、イオン注入を行なった後、アニールを行なうことにより、上記と同様の完全緩和した第２のＳｉ_{1- β}Ｇｅ_β膜を形成することができる。
【００４７】
また、第２のＳｉ_{1- β}Ｇｅ_β膜は、成膜の段階から完全緩和させるため、余計な歪弾性エネルギーを膜中にもたせず、そのため、非常に平滑な表面状態をした第２のＳｉＧｅ膜を得ることができる。
【００４８】
さらに、第２のＳｉ_{1- β}Ｇｅ_β膜を、積極的に格子緩和しながら成膜する必要がないため、可能な限り低温で成膜することができ、第２のＳｉ_{1- β}Ｇｅ_β膜の欠陥密度を著しく低減することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施の形態を示す要部の概略断面図である。
【図２】本発明の半導体装置の製造方法を説明するための要部の概略断面工程図である。
【図３】完全緩和した第２のＳｉ_{1- α}Ｇｅ_α膜を得るために必要な第１のＳｉ_{1- α}Ｇｅ_α膜の緩和率を示すグラフである。
【図４】本発明の半導体装置の製造方法の別の実施例を説明するための要部の概略断面図である。
【符号の説明】
１ シリコン基板（基板）
２ 第１のＳｉ_0.1Ｇｅ_0.9膜（第１のＳｉ_{1- α}Ｇｅ_α膜）
３ 第１のキャップＳｉ膜（第１のキャップ膜）
４ 第２のＳｉ_0.7Ｇｅ_0.3膜（第２のＳｉ_{1- β}Ｇｅ_β膜）
５ 第２のキャップＳｉ膜
６ 水素イオン
７ 欠陥層

Claims (9)

1. 表面がシリコンからなる基板上に第１のＳｉ_{1- α}Ｇｅ_α膜と、第１のキャップ膜と、第２のＳｉ_{1- β}Ｇｅ_β膜（β＜α≦１）と、第２のキャップＳｉ膜とがこの順に形成されてなり、前記第１のＳｉ_{1- α}Ｇｅ_α膜が、完全緩和した前記第２のＳｉ_{1- β}Ｇｅ_β膜と同等の水平面方向の格子定数を有して格子緩和されてなることを特徴とする半導体装置。
2. 前記第１のキャップ膜が、シリコン膜、ＳｉＣ膜又は前記第１と第２のＳｉＧｅ膜のＧｅ濃度より低いＧｅ濃度のＳｉＧｅ膜である請求項１に記載の半導体装置。
3. 前記表面がシリコンからなる基板が、ＳＯＩ基板である請求項１に記載の半導体装置。
4. （ａ）表面がシリコンからなる基板上に第１のＳｉ_{1- α}Ｇｅ_α膜を形成する工程と、（ｂ）前記第１のＳｉ_{1- α}Ｇｅ_α膜上に第１のキャップ膜を形成する工程と、（ｃ）得られた基板をアニール処理して、前記第１のＳｉ_{1- α}Ｇｅ_α膜の格子定数が、前記第１のキャップ膜上に形成されるβ＜α≦１を満たす完全緩和したＳｉ_{1- β}Ｇｅ_β膜と同等の水平面方向の格子定数となるまで前記第１のＳｉ_{1- α}Ｇｅ_α膜を格子緩和する工程と、（ｄ）前記第１のキャップ膜上に第２のＳｉ_{1- β}Ｇｅ_β膜を形成する工程と、（ｅ）前記第２のＳｉ_{1- β}Ｇｅ_β膜上に第２のキャップＳｉ膜を形成する工程を有することを特徴とする半導体装置の製造方法。
5. 前記工程（ｃ）が、前記得られた基板に、イオンを注入した後、アニール処理する請求項４に記載の方法。
6. 前記イオン注入を、水素、不活性ガス及び４族元素からなる群から選択された元素を用いて行う請求項５に記載の方法。
7. 前記イオン注入を、前記第１のＳｉ _{1- α} Ｇｅ _α 膜／前記表面がシリコンからなる基板界面の前記表面がシリコンからなる基板側に注入ピークがくるように行う請求項５又は６に記載の方法。
8. 前記第１のキャップ膜を、シリコン膜、ＳｉＣ膜又は前記第１と第２のＳｉＧｅ膜のＧｅ濃度より低いＧｅ濃度のＳｉＧｅ膜とする請求項４〜７のいずれか１つに記載の方法。
9. 前記表面がシリコンからなる基板を、ＳＯＩ基板とする請求項４〜７のいずれか１つに記載の方法。

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