KR20030047806A - 반도체 장치 및 그 제조 공정 - Google Patents

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Abstract

반도체 장치는, 표면이 실리콘으로 형성된 기판 상에 형성된, 제 1 Si1-αGeα막, 제 1 캡막, 제 2 Si1-βGeβ막 (β＜α≤1), 및 제 2 캡막을 순서대로 포함하고, 제 1 Si1-αGeα막은 완화되어, 평면에서 제 2 Si1-βGeβ막의 격자 상수와 거의 동일한 격자 상수를 갖는 것을 특징으로 한다.

Description

반도체 장치 및 그 제조 공정{SEMICONDUCTOR DEVICE AND PRODUCTION PROCESS THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 제공된 SiGe막에 의해 스트레인 (strain) 이 가해진 반도체 기판을 이용하는 반도체 장치 및 반도체 장치의 제조 공정에 관한 것이다.
채널 영역을 통과하는 캐리어의 이동도를 향상시키기 위한 목적으로, Si기판 상에 스트레인된 SiGe 비정규형상 (pseudomorphic) 을 형성하여, 미스피트 전위 (misfit dislocation) 를 형성함으로써, 막과 기판 사이의 격자 부정합 (mismatch) 에 의해 유발된 막의 스트레인을 완화시키고, 캡층으로서 Si막을 형성하는 기술이 공지되어 있다. 이 Si막은 더욱 큰 격자 상수를 갖는 SiGe막에 의해 스트레인됨으로써, 밴드 구조를 변화시키고, 캐리어의 이동도를 향상시킨다.
SiGe막의 스트레인을 완화시키기 위해, SiGe막을 수 ㎛ 두께로 형성하여, SiGe막의 탄성력을 증가시킴으로써, 스트레인된 SiGe막을 완화시키는 기술이 공지되어 있다. 예를 들면, Y. J. Mii 등은, Appl. Phys. Lett. 59(13), 1611(1991)에, 증가적으로 성장되는 Ge 농도를 갖는 약 1㎛ 두께의 SiGe막을 형성함에 의한 스트레인된 SiGe막의 완화를 보고하였다.
또한, 얇은 SiGe막의 스트레인을 완화시키기 위해, 수소 이온 등의 이온 주입 후, 고온 어닐링 (annealing) 에 의해 SiGe막/Si기판 계면에 미스피트 전위를 형성함으로써, Si기판의 결함층 내에서 적층 결함의 슬립 (slip) 을 유발하는 기술이 공지되어 있다. 예를 들면, D. M. Follstaedt 등은 Appl. Phys. Lett. 69(14), 2059(1996) 에 He 이온 주입에 의한 스트레인의 완화를 보고하였고, H. Trinkaus 등은 Appl. Phys. Lett. 76(24) 3552(2000) 에 H 이온 주입에 의한 스트레인의 완화를 보고하였다.
수소 이온 등의 이온 주입이 없는 얇은 SiGe막의 스트레인을 완화하는 기술로서, 일본 미심사 특허 공보 제 1998-256169 호에, Si기판 상에 20nm 두께의 Ge층을 형성하고, 그 위에 1nm 이하의 두께의 SiGe 캡층을 형성한 후, 80℃에서 10분 동안 어닐링함으로써, Ge층을 완화하는 기술이 제시되어 있다.
또한, Sugimoto 등은, Japan Society for the Promotion of Science의 154차 회의의 31차 워크샵 자료 "Semiconductor Interface Control Technology"의 29페이지에서, 스트레인을 완화하는 기술을 보고하였다. 이 기술에 따르면, 400℃까지 감소된 온도에서 Si기판 상에 제 1 SiGe막과 제 1 Si 캡막을 순서대로 형성하고, 600℃에서 어닐링하여, SiGe막/Si기판 계면에 저-농도 미스피트 전위를 발생시킨다. 다음으로, 600℃까지 상승된 온도에서 제 2 SiGe막을 성장시킨다. 따라서, SiGe막/Si기판 계면의 미스피트 전위에 의해 유발된 스트레인 필드의 영향 때문에, 성장된 SiGe막의 표면 상에 요철이 형성된다. 요철의 골 (trough) 상의 압축 응력에 의해, 전위 발생 위치가 새롭게 형성된다. 따라서, 제 2 SiGe 막이 성장되는 동안, 스트레인이 완화된다. 이 기술에 따르면, 제 1 SiGe막/Si기판 계면의 미스피트 전위에 의해 형성된 제 1 SiGe막의 쓰레딩 (threading) 전위는, 제 1 Si 캡막을 형성함으로써 감소된다. 또한, 제 1 SiGe막이 고 Ge 농도(30%) 를 갖도록 형성되는 경우에도, 제 2 SiGe막은 약 90% 완화될 수 있다.
SiGe막의 탄성력을 향상시키기 위해, 두꺼운 SiGe막을 형성하는 전술한 완화 기술에서는, SiGe막의 두께가 완전 결정을 획득하기 위한 임계 두께를 초과하기 때문에, SiGe막에 매우 많은 수의 결함이 발생된다.
수소 이온 등의 이온 주입 후의 고온 어닐링 기술에서는, 제 1 SiGe막과 제 1 Si 캡막만이 이종구조 (heterostructure) 를 형성하기 때문에, SiGe막/Si기판 계면의 미스피트 전위에 의해 형성된 쓰레딩 전위는 고 농도 (약 107/cm2) 의 표면에 도달하고, 그 결과, 반도체 장치가 형성된 후, 접합 리크 전류가 증가된다. 또한, 크로스헤치 (crosshatch) 로 칭하는 돌출 (protrusion) 이 쓰레딩 전위 및 잔류 탄성력에 의해 형성된다. 이 밖에도, SiGe막의 Ge 농도가 증가되는 경우, SiGe/Si 계면의 수소 이온으로 인해 큰 홀들이 나타나기 쉽고, SiGe막의 표면 상에서 표면 거칠기가 매우 크게 발생될 수 있다.
또한, SiGe막을 완화시키기 위해 Si 기판 상에 SiGe막과 Si 캡막을 형성하는 기술에 일본 미심사 특허 공보 제 1998-256169 호의 기술을 적용하는 경우, 스트레인된 SiGe 막이 임계 두께보다 얇은 곳에서는 완화율이 크게 저하된다. 예를 들면, 상기 31차 워크샵 쟈료에 따르면, 400℃의 기판 온도, 30%의 Ge 농도, 및 임계 두께 미만인 100nm이하의 두께의 SiGe 막 형성 조건 하에서 일본 미심사 특허 공보 제 1998-256169 호에 개시된 동일한 구성을 형성하여, 600℃에서 5분 동안 어닐링하는 경우, 스트레인된 Si0.7Ge0.3막은 약 20%만 완화된다. 따라서, 상부의Si 캡막이 충분하게 스트레인될 수 없고, 목적한 레벨로 캐리어 이동도가 상승될 수 없다.
스트레인을 완화시키면서, 제 1 Si 캡막/제 1 SiGe막/Si 기판 구조상에 제 2 SiGe막을 성장시키는 기술에서는, 저-농도 미스피트 전위에 의한 스트레인 필드의 영향 및 고온에서의 막 성장으로 인하여, 큰 진폭 (rms: 약 9nm) 의 요철이 제 2 SiGe막의 표면 상에 잔존하게 된다.
본 발명은 상기 논의된 문제의 관점에서 이루어졌다. 본 발명의 목적은, 고 Ge 농도, 및 임계 두께보다 크지 않은 두께를 갖는 스트레인된 SiGe막에서도, 고 스트레인 완화도를 달성할 수 있고 쓰레딩 전위 밀도를 감소시킬 수 있으며, 그 위에 형성된 제 2 SiGe막에 관하여, 내부의 요철을 억제함으로써, 가능한한 완전한 완화를 획득하고 평탄도를 향상시킬 수 있는 반도체 장치 및 그 제조 공정을 제공하는 데 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 주요 부분의 개략적인 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 주요 부분의 개략적인 단면도.
도 3은 전체적으로 완화된 제 2 Si1-βGeβ막을 획득하기 위해 필요한 제 1 Si1-αGeα막의 완화율을 나타내는 그래프.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따라 반도체 장치를 제조하는 공정을 나타내는 주요 부분의 개략적인 단면도.
＊도면의 주요부분에 대한 부호의 설명＊
1 : 실리콘 기판
2 : 제 1 Si1-αGeα막
3 : 제 1 캡막
4 : 제 2 Si1-βGeβ막
5 : 제 2 캡막
본 발명은, 표면이 실리콘으로 형성된 기판 상에 형성된, 제 1 Si1-αGeα막, 제 1 캡막, 제 2 Si1-βGeβ(β〈α≤1), 및 제 2 캡막을 순서대로 포함하고, 제 1 Si1-αGeα막이 완화되어 수평면에서 제 2 Si1-βGeβ막의 격자 상수와 거의 동일한 격자 상수를 갖는 반도체 장치를 제공한다.
또한, 본 발명은, 표면이 실리콘으로 형성된 기판 상에 형성된, 제 1Si1-αGeα막, 제 1 캡막, 제 2 Si1-βGeβ(β〈α≤1) 및 제 2 캡막을 순서대로 포함하고, 제 1 Si1-αGeα막은 완화되어 수평면에서 제 2 Si1-βGeβ막의 격자 상수와 거의 동일한 격자 상수를 갖는 반도체 장치의 제조 공정을 제공하며,
그 공정은,
(a) 표면이 실리콘으로 형성된 기판 상에 제 1 Si1-αGeα막을 형성하는 단계;
(b) 제 1 Si1-αGeα막 상에 제 1 캡막을 형성하는 단계;
(c) 제 1 Si1-αGeα막을 완화시키기 위해, 제 1 Si1-αGeα막의 격자 상수가, 캡막 상에 형성될 β＜α≤1을 만족하는 제 2 Si1-βGeβ막의 격자 상수와 거의 동일하게 되도록, 이와 같이 형성된 기판을 어닐링하는 단계;
(d) 제 1 캡막 상에 제 2 Si1-βGeβ막을 형성하는 단계; 및
(e) 제 2 Si1-βGeβ막 상에 제 2 캡막을 형성하는 단계를 포함한다.
본 발명과 동일한 또는 다른 목적은 이하의 상세한 설명에서 보다 용이해지고 명백해진다. 그러나, 본 발명의 바람직한 실시예를 나타내는 상세한 설명과 특정 실시예는 일예로서 주어지는 것으로, 당업자에 의해 본 발명의 정신 및 범위 내에서 다양한 스트레인과 변경을 상세한 설명으로부터 가할 수 있는 것으로 이해하여야 할 것이다.
본 발명의 반도체 장치의 제조 공정에 따르면, 단계 (a) 에서, 실리콘 표면을 갖는 기판 상에 제 1 Si1-αGeα막을 형성한다.
실리콘 표면을 갖는 기판은, 비정질, 미세결정, 단결정 및 다결정 실리콘의 기판, 둘 이상의 전술한 결정 구조가 혼합된 실리콘 기판, 및 이러한 결정 구조의 실리콘 표면층을 갖는 예컨대, SOI, SOS 기판을 포함한다. 이러한 기판들 중, 단결정 실리콘, 및 표면층이 단결정 실리콘으로 형성된 SOI 기판이 바람직하다. 이러한 SOI 기판은, SIMOX법, 다공성 실리콘의 선택적 식각을 이용하는 방법, 적층법 등과 같은 다양한 방법으로 형성될 수도 있다.
예를 들면, 제 1 Si1-αGeα막은 CVD, 스퍼터링, 진공 증착, MEB 등의 공지된 다양한 방법으로 형성될 수도 있다. 이러한 방법 중, 제 1 Si1-αGeα막은, CVD 법에 의해 에피탁시 성장되는 것이 바람직하다. 이 경우, 막 형성 조건은 당해 기술 분야에서 공지된 것으로부터 선택될 수도 있고, 특히, 막 형성 온도 (기판의 온도) 는, 예를 들면, 약 400 내지 650℃인 것이 바람직하다. Si1-αGeα막에서 α로 나타낸 Ge의 농도는 β〈α≤1를 만족하도록 특별히 한정되지 않지만, 예를 들면, 약 10 내지 100atom%, 바람직하게는, 약 30 내지 50atom%가 될 수도 있다. Si1-αGeα막의 두께는 임계 두께 이하인 것이 바람직하다. 임계 두께는, 완전하게 스트레인된 상태를 유지하는 기판 상에서 SiGe막이 성장할 수 있는 최대 두께를 의미한다. 보다 상세하게는, 실리콘 표면을 갖는 기판 상에 전술한 범위 로 Ge 농도를 갖는 SiGe막을 형성하는 경우, SiGe막의 두께는 약 500nm 이하이고, Ge 농도에 따라 약 50 내지 280nm인 것이 바람직하다. Ge 농도는, 연속적으로 또는 단계적으로 감소되는 방식으로 막 두께 방향 및 평면 방향 (수평면 방향) 으로 변화될 수도 있지만, 균일한 것이 바람직하다.
단계 (b) 에서, 제 1 Si1-αGeα막 상에 제 1 캡막을 형성한다. 제 1 캡막은 실리콘의 구조와 유사한 다이아몬드 구조의 반도체로 형성되는 것이 바람직하다. 보다 상세하게는, 제 1 캡막은 Si막, SiC막, 또는 제 1 SiGe막과 후술될 제 2 SiGe막의 Ge 농도보다 낮은 Ge 농도를 갖는 SiGe막이 될 수도 있다. SiC막의 C 농도는 특별히 제한되지는 않지만, 예를 들면, 약 0.1 내지 7atom%가 될 수도 있다. SiGe 캡막의 Ge 농도는 약 10atom% 이하인 것이 바람직하다. 제 1 캡막은 제 1 SiGe막을 형성하는 방법과 유사한 방법에 의해 형성될 수 있다. 이 경우, 기판의 온도는 약 400 내지 650℃인 것이 바람직하다. 제 1 캡막의 두께는 임계 두께보다 크지 않은 것이 바람직하다. 그 밖에도, 하부의 제 1 Si1-αGeα막의 Ge 농도가 증가될수록, 및/또는, 반도체 장치 제조 공정의 후속 공정에서 어닐링 온도가 높아질수록, 제 1 캡막이 얇아지는 것이 바람직하다. 보다 상세하게는, 제 1 캡막은 약 1 내지 100nm가 적합하며, 약 5 내지 30nm의 두께인 것이 특히 적합하다.
단계 (c) 에서, 이와 같이 형성된 기판을 어닐링하여 제 1 Si1-αGeα막을 완화시킨다. 여기서, 어닐링 공정은 제 1 Si1-αGeα막의 격자 상수가 제 1 캡막 상에 형성될 제 2 Si1-βGeβ막 (β〈α≤1) 의 격자 상수와 거의 동일해질 때까지 수행된다. 본 발명에서의 격자 상수는 다르게 정의하지 않는 한, 수평면 방향에서의 격자 상수를 의미한다. 어닐링 공정은, 캡막이 제 1 SiGe막 상에 형성된 상태에서, 공정을 수행하는 것을 제외하고, 당해 기술 분야에서 공지된 방법 및 조건을 이용함으로써 수행될 수 있다. 어닐링 공정은, 오븐, 램프, RTA 등을 이용하여, 600 내지 900℃의 불활성 가스, 공기 질소 가스, 산소 가스, 또는 수소 가스의 분위기에서 약 5 내지 30분 동안 수행될 수도 있다.
여기서, 제 1 Si1-αGeα막의 격자 상수가 제 1 캡막 상에 형성될 제 2 Si1-βGeβ막 (β〈α≤1) 의 격자 상수와 거의 동일하게 되는 것은, 제 2 Si1-βGeβ막이 전체적으로 거의 완화되는 경우, 제 2 Si1-βGeβ막이 β〈α≤1를 만족하는 β값을 갖고, 제 1 Si1-αGeα막이 제 2 Si1-βGeβ막의 격자 상수와 동일한 격자 상수를 갖는 것을 의미한다. 제 1 Si1-αGeα막은 완화되어, 후에 형성될 제 2 Si1-βGeβ막의 격자 상수와 동일한 격자 상수를 갖거나, Si0.7Ge0.3(α=0.3) 막의 효과적인 격자 상수를 갖는 것이 바람직하다. 다른 관점으로, 제 1 Si1-αGeα막은 완화되어, 그 격자 상수가 ±0.001Å, ±0.0001Å, 또는, ±0.00001Å의 차이로 제 2 Si1-βGeβ막의 격자 상수와 거의 동일하게 된다. 즉, 제 1 Si1-αGeα막 및 제 2 Si1-βGeβ막의 격자 상수는 동일하거나, 또는, ±3% 이하, ±2.5% 이하, 바람직하게는 ±2% 이하,±1.5% 이하, 더욱 바람직하게는 ±1% 이하, ±0.5% 이하의 차이만을 갖도록 이루어질 수도 있다.
예를 들면, 도 3에 나타난 전체적으로 완화된 제 2 Si1-βGeβ막을 완화시키기 위해 필요한 제 1 Si1-αGeα막의 완화율 관계를 참조하여, 격자 상수를 설정할 수 있다. 보다 상세하게는, 제 1 Si1-αGeα막의 Ge 농도 α가 0.9이고, 제 2 Si1-βGeβ막의 Ge 농도 β가 0.3인 경우, 제 1 Si1-αGeα막이 약 32% 완화되는 경우, 제 1 Si1-αGeα막은 제 2 Si1-βGeβ막의 격자 상수와 거의 동일한 격자 상수를 갖게 될 것이다. α가 0.5이고, β가 0.2인 경우, 제 1 Si1-αGeα막의 완화율 R은 약 39.4%가 되어야 한다. α가 1이고, β가 0.2인 경우, 완화율 R은 약 18.6%가 되어야 한다.
단계 (c) 에서, 어닐링 공정 이전에, 그 위에 형성된 제 1 캡막을 갖는 기판에 이온 주입할 수도 있다. 이온 주입은 기판의 실리콘 표면으로 결정 결함을 형성할 수 있는 원소를 이용하여 적절하게 수행되고, 이온 주입 등의 이후, 어닐링 공정 동안 원소는 기판내에 미세 캐비티를 형성할 수 있다. 예를 들면, 이와 같은 원소는 수소, 불활성 가스 및 Ⅳ족 원소로 구성된 그룹으로부터 선택될 수 있다. 보다 상세하게는, 수소, 헬륨, 네온 실리콘, 탄소, 게르마늄 등을 언급할 수도 있고, 이 중 수소가 바람직하다. 이온 주입의 가속 에너지는, 이용되는 이온의 종류, 제 1 Si1-αGeα막의 두께, 및 제 1 캡막의 재료와 두께에 따라 적절하게 선택될 수 있다. 제 1 Si1-αGeα막의 결함을 억제하고 제 1 Si1-αGeα막이 얇게되는 것을 방지하기 위해, 예를 들면, 주입 피크가 제 1 Si1-αGeα막/기판 계면측의 기판 상에서 기판 내의 계면 아래로 약 20nm 이상 (바람직하게는, 약 30 내지 70nm) 이 되도록 가속 에너지를 설정할 것이다. 예를 들면, 가속 에너지는 약 20 내지 150keV가 될 수도 있다. 보다 상세하게는, 제 1 Si1-αGeα막이 약 200nm 두께이고 수소 이온이 이용되는 경우, 약 18 내지 25keV가 될 수도 있다. 예를 들면, 도즈량은 약 1×1015내지 1×1017cm-2인 것이 바람직하고, 1×1016내지 1×1017cm-2인 것이 더욱 바람직하다. 다른 이온 종류, 다른 두께의 제 1 Si1-αGeα막 등인 경우, 전술한 조건에 따라 조건을 적절하게 설정할 수도 있다.
제 1 캡막을 형성한 후, 이온 주입을 바로 실시해야할 필요는 없지만, 전술한 제 1 Si1-αGeα막 상에 보호막을 형성한 후 실시하는 것이 바람직하다. 여기서, 보호막은 재료와 두께가 특별히 제한되는 것은 아니며, 절연막 또는 반도체막이 모두 될 수도 있다. 보다 상세하게는, 보호막은 열 산화 막, 저온 산화막 (LTO막), 고온 산화막 (HTO막), P-CVD에 의해 형성된 실리콘 산화막, 실리콘 질화막 등이 될 수도 있다. 예를 들면, 그 두께는 약 20 내지 150nm가 될 수도 있다.
단계 (d) 에서, 제 1 캡막 상에 제 2 Si1-βGeβ막을 형성한다. 제 2Si1-βGeβ막은 제 1 SiGe막과 동일한 방법에 의해 동일한 두께로 형성될 수 있다. 그러나, 제 2 Si1-βGeβ막은 동일한 두께를 가질 필요는 없다. 제 2 Si1-βGeβ막은 전체적으로 거의 완화되어, 즉, 제 2 Si1-βGeβ막의 격자 상수가 Si1-βGeβ막의 이론적 격자 상수와 동일하게 되거나, 또는, 바람직하게는 제 2 Si1-βGeβ막이 완화되어 Si0.7Ge0.3막 (β=0.3) 의 효과적인 격자 상수를 갖게 된다. 다른 관점에서, 제 2 Si1-βGeβ막은 완화되어 제 2 Si1-βGeβ막의 이론적 격자 상수가 ±0.001Å, ±0.0001Å, 또는 ±0.00001Å까지의 차이로 거의 동일하게 되도록 할 수도 있다. 즉, 제 2 Si1-βGeβ막의 격자 상수는 Si1-βGeβ막의 이론치와 동일하게 될 수도 있고, 또는, 그 이론치로부터 ±3% 이하, ±2.5% 이하, 바람직하게는 ±2% 이하, ±1.5% 이하, 더욱 바람직하게는 ±1% 이하, ±0.5% 이하의 차이만큼 다를 수도 있다.
단계 (e) 에서, 제 2 Si1-βGeβ막 상에 제 2 Si 캡막을 형성한다. 제 2 캡막은 제 1 캡막과 동일한 방법에 의해 형성될 수 있다. 두께는 임계 막 두께보다 크지 않은 것이 바람직하고, 더욱 상세하게는, 약 1 내지 100nm, 보다 바람직하게는 5 내지 40nm이다.
본 발명의 반도체 장치를 제조하는 공정에서, 전술한 단계 (a) 내지 (e) 들은 전술한 순서로만 수행하는 것이 항상 필요한 것은 아니다. 예를 들면, 제 1 캡층 상에 보호막을 형성하고, 이온 주입 및/또는 어닐링 공정을 수행하며, 다음으로, 보호막을 제거한 후, 단계 (d) 를 수행할 수도 있다. 보호막의 종류와 두께는 전술한 바와 같다. 보호막은 알칼리 용액를 이용한 습식 식각 또는 건식 식각 등과 같은 당해 분야에서 공지된 기술에 의해 제거될 수도 있다.
다른 방법으로, 제 1 캡막 상에 보호막을 형성하고, 이온 주입을 수행한 후, 다음으로, 보호막을 제거하여 어닐링 공정을 수행할 수도 있다.
전술한 바와 같이 제 1 SiGe막, 제 1 캡막 및 제 2 SiGe막, 및 제 2 Si 캡막을 기판 상에 형성 한 후, 통상의 반도체 제조 공정에 따라, 장치 분리 영역을 형성하고, 게이트 절연막 및 게이트 전극을 형성하고, LDD 영역 및/또는 DDD 영역 및/또는 소오스 및 드레인 영역을 형성하고, 그리고, 층간 절연막, 배선층 등을 형성함으로써, 반도체 장치를 완전하게 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 장치 및 그 제조 방법을 실시예로서 상세하게 설명한다.
실시예 1
도 1에 나타난 바와 같이, 본 실시예의 반도체 장치는, 실리콘 기판 (1) 의 (001) 면 상에 형성된, 1nm 두께의 제 1 Si0.1Ge0.9막 (2), 5nm 두께의 제 1 Si 캡막 (3), 200nm 두께의 제 2 Si0.7Ge0.3막 (4) 및 20nm 두께의 제 2 캡막 (2) 이 순서대로 포함되도록 구성되며, 그 위에 게이트 절연막 (미도시), 게이트 전극 (미도시) 및 소오스/드레인 (미도시) 이 더 형성된다.
제 1 Si0.1Ge0.9막 (2) 은 약 32% 완화되고, (001) 면과 평행한 면에서 5.49477Å의 격자 상수 a//를 갖는다. 이 격자 상수는 제 2 Si0.7Ge0.3막 (4) 의격자 상수와 거의 동일하다.
반도체 장치는 다음의 방법으로 형성될 수 있다.
먼저, 실리콘 기판을 끓는 황산에서 애쉬 (ash) 하고, 전 처리를 위해 RCA-세척하고, 다음으로, 실리콘 기판의 표면에서 자연 산화막을 5% 희석된 플루오르화 수소산으로 제거하였다. 다음으로, 도 2a에 나타난 바와 같이, 재료로서 GeH4(germane) 와 Si2H6(disilane) 을 이용하는 저압 화학 기상 증착 (LP-CVD) 장치에 의해, 실리콘 기판 (1) 의 (001) 면상에서 90%의 Ge 농도를 갖는 제 1 비정규형상 Si0.1Ge0.9막 (2) 을 1nm의 두께로 에피탁시 성장시켰다. 이러한 조건 하에서 형성된 제 1 Si0.1Ge0.9막 (2) 은 임계 두께보다 크지 않은 두께를 가졌다.
제 1 Si0.1Ge0.9막 (2) 이 Si기판과 전체적으로 매치되었기 때문에, (001) 면과 평행한 면의 격자 상수 a//는 Si의 격자 상수 (약 5.43094Å) 와 동일하였고, (001) 면과 수직인 면의 격자 상수 a┷는 약 5.78704Å이였다. 전체적으로 완화된 Si0.1Ge0.9막 (2) 의 격자 상수는 a//=a┷=5.633943Å이 되었기 때문에, 제 1 Si0.1Ge0.9막 (2) 은 스트레인되어 세로 방향으로 연장된다. 실리콘 기판 (1) 과 전체적으로 매치된 제 1 Si0.1Ge0.9막 (2) 에 관해서, (004) 면의 X-선 회절은 2θ=64.33967°을 나타내었다.
다음으로, 도 2b에 나타난 바와 같이, LP-CVD 장치가 Ge로 오염되는 것을 방지하고 제 1 Si 캡막의 평탄성을 향상시키기 위해, 500℃에서 LP-CVD 장치에 의해, 제 1 SiGe막 (2) 상에 제 1 비정규형상 Si 캡막 (3) 을 5nm의 두께로 에피탁시 성장시켰다.
이와 같이 형성된 기판을 오븐에서 870℃에서 10분 동안 어닐링함으로써, 제 1 Si0.1Ge0.9막 (2) 을 완화시켰다.
제 1 Si 캡막 (3) 상에 제 2 SiGe막으로서 Si0.7Ge0.3막을 형성하는 경우, 전체적으로 완화된 제 2 Si0.7Ge0.3막이 a//=a┷=5.49477Å을 가져야 했기 때문에, 후에 전체적으로 완화된 제 2 Si0.7Ge0.3막 (4) 을 획득하기 위해서는, 제 1 Si0.1Ge0.9막 (2) 이 a//=5.49477Å (완화율 R=31.4%와 대응함) 을 갖도록 완화되는 것이 필요하였다. 제 1 Si0.1Ge0.9막 (2) 이 a//=5.49477Å을 갖는 경우, a┷은 5.73890Å이었기 때문에, (004) 면의 X-선 회절이 2θ=64.94524°를 나타낼 때까지 제 1 Si0.1Ge0.9막 (2) 을 완화시킬 수도 있다.
다음으로, 도 2c에 나타난 바와 같이, 재료로서 GeH4와 Si2H6을 이용하는 LP-CVD 장치에 의해, 500℃에서 30%의 Ge 농도를 갖는 제 2 비정규형상 Si0.7Ge0.3막 (4) 을 제 1 Si 캡막 상에 200nm의 두께로 에피탁시 성장시켰다. 제 2 Si0.7Ge0.3막 (4) 은, (001) 면과 평행한 면에서 제 2 Si0.7Ge0.3막 (4) 의 격자 상수와 동일한격자 상수 a//를 갖는, 제 1 Si0.1Ge0.9막 (2) 과 전체적으로 매치되는 제 1 Si 캡막 (3) 상에 비정규형상으로 형성되었기 때문에, 제 2 Si0.7Ge0.3막 (4) 의 (004) 면의 X-선 회절은 2θ=68.21547°을 나타내었다. 그 것은 100% 완화를 입증하였다. 제 2 Si0.7Ge0.3막이 전체적으로 완화되었기 때문에, 막 내의 잔류 스트레인 에너지는 작았고, 따라서, 표면이 매우 평탄하였다. AFM (atomic force microscope) 에 의한 제 2 Si0.7Ge0.3막 (4) 의 표면의 관찰은, 0.4nm의 평균 거칠기 rms를 나타내는 제 2 Si0.7Ge0.3막 (4) 이 실리콘 기판만큼 평탄함을 보여주었다. 이 작은 거칠기는 표면 산란으로 인한 캐리어 이동도의 감소를 방지한다는 점에서 매우 효과적이다. 또한, 제 2 Si0.7Ge0.3막 (4) 은 낮은 결함 농도를 가졌다 (약 1×103/cm2의 쓰레딩 전위 농도).
다음으로, 도 2d에 나타난 바와 같이, LP-CVD 장치에 의해, 500℃에서, 제 2 비정규형상 Si 캡막 (5) 을 완화된 평탄한 제 2 SiGe막 (4) 상에 20nm의 두께로 에피탁시 성장시켰다. 제 2 Si 캡막 (5) 이 전체적으로 완화된 제 2 Si0.7Ge0.3막 (4) 과 전체적으로 매치되었기 때문에, 목적하는 인장 스트레인을 충분하게 획득할 수 있었다.
그 후, 통상의 반도체 제조 공정에 따라, 게이트 절연막, 게이트 전극, 소오스/드레인 영역, 층간 절연막, 접촉홀, 접촉 플러그, 및 배선층을 형성함으로써 반도체 장치를 완성하였다.
실시예 2
제 1 SiGe막으로서 100nm 두께의 제 1 Si0.5Ge0.5막을 형성하고, 제 1 Si 캡막을 10nm 두께로 형성하는 점을 제외하고, 실시예 1과 동일한 방법으로 반도체 장치를 형성하였다.
먼저, 도 4a 에 나타난 바와 같이, 실리콘 기판 (1) 상에 제 1 SiGe막 (2) 을 형성하고, 도 4b 에 나타난 바와 같이, 그 위에 제 1 Si 캡막 (3) 을 형성하였다.
그 후, 이온 주입 동안의 불순물에 의한 오염을 방지하기 위해, 제 1 Si 캡막 (3) 상에 20nm 두께의 산화막 (미도시) 을 형성하였고, 도 4c에 나타난 바와 같이, 12keV의 주입 에너지, 3×1016/cm2의 도즈량, 및 7°의 틸트 각도의 조건 하에서, 수소 이온 (6) 을 산화막을 통과시켜 실리콘 기판으로 주입하였다.
다음으로, 도 4d에 나타난 바와 같이, 이와 같이 형성된 실리콘 기판을 RCA-세척하고, 800℃에서 10분 동안 어닐링함으로써, 결함층 (7) 을 형성하였다. 다음으로, 산화막을 5% 희석 플루오르 수소산으로 식각하여, 그 이와 같이 형성된 기판을 RCA-세척하였다. 그 결과, 제 1 Si0.5Ge0.5막 (2) 이 실제로 59.2% 완화되었다.
다음으로, 실시예 1과 같이, 도 4e에 나타난 바와 같이, 제 2 SiGe막 (4) 을 형성하였고, 도 4f에 나타난 바와 같이, 제 2 Si 캡막 (5) 을 형성하였다. 다음으로, 통상의 방법으로 반도체 장치를 완성하였다.
실시예 3
제 1 Si 캡막을 Si로 형성하지 않고, 다이다몬드 구조의 SiC로 형성한 점을 제외하고, 실시예 1과 동일한 방법으로 반도체 장치를 제조하였다.
Si의 격자 상수보다 작은 격자 상수를 갖는 SiC로 형성된 제 1 캡막을 이용하여, 표면 거칠기를 더욱 억제할 수 있었다.
실시예 4
제 1 Si 캡막을 Si로 형성하지 않고, 낮은 Ge 농도 (10% 이하) 를 갖는 SiGe막으로 형성한 점을 제외하고, 실시예 1과 동일한 방법으로 반도체 장치를 제조하였다.
즉, 제 1 Si1-αGeα막 (2) 의 α가 큰 경우, 제 1 Si 캡막의 탄성력은 증가하고, 때때로 제 1 Si 캡막은 부분적으로 완화된다. 이 부분적인 완화는 캡층과 같이 낮은 Ge 농도를 갖는 SiGe막을 이용함으로써 방지되었다.
실시예 5
실리콘 기판대신 표면층이 단결정 실리콘으로 형성된 SOI 기판을 이용하는 점을 제외하고, 실시예 1과 동일한 방법으로 반도체 장치를 제조하였다.
따라서, 기생 용량 (parasitic capacitance) 의 증가가 방지되었고, 부동 용량 (floating capacitance) 이 감소되었다.
본 발명에 따르면, 제 1 Si1-αGeα막을 완화시킴으로써, 스트레인되지 않은 상태의 제 2 Si1-βGeβ막의 격자 상수와 거의 동일한 격자 상수를 갖도록 하였기 때문에, 제 1 Si1-αGeα막의 두께와 Ge 농도에 상관없이 어떠한 스트레인도 갖지 않는 평탄한 표면을 갖는 제 2 Si1-βGeβ막을 형성한다. 따라서, 제 2 Si 캡막은 충분한 스트레인을 가질 수 있고, 현저하게 향상된 캐리어의 이동도가 제공된 반도체 장치가 획득될 수 있다.
심지어, 제 1 Si1-αGeα막이 두껍거나 (예를 들면, 임계 두께보다 두꺼운 경우), 막의 탄성력이 높거나, 또는, 제 1 및 제 2 SiGe막이 매우 다른 Ge 농도를 갖는 경우에도, 제 1 Si1-αGeα막의 어닐링에 의한 완화는, 그 위에 형성된 제 2 Si1-βGeβ막이 스트레인을 갖지 않고 양호한 평탄성이 구비된 표면을 갖도록 한다.
또한, 제 1 Si1-αGeα막이 얇거나 (예를 들면, 임계 두께보다 얇은 경우), 제 1 및 제 2 SiGe막이 약간 다른 Ge 농도를 갖는 경우에도, 이온 주입 후의 제 1 Si1-βGeβ막의 어닐링은 전체적으로 완화된 제 2 Si1-βGeβ막이 형성되도록 한다.
제 2 Si1-βGeβ막이 그 형성 단계에서 이미 전체적으로 완화되었기 때문에, 이는 초과 탄성력을 갖지 않고, 따라서, 제 2 Si1-βGeβ막이 매우 평탄한 표면을 갖도록 형성될 수 있다.
또한, 제 2 Si1-βGeβ막이 절대적으로 완화되면서 형성될 필요가 없으므로, 가능한한 낮은 온도로 형성될 수 있고, 따라서, 제 2 Si1-βGeβ막의 결함 농도가 현저하게 감소될 수 있다.

Claims (11)

  1. 표면이 실리콘으로 형성된 기판 상에 형성된, 제 1 Si1-αGeα막, 제 1 캡막, 제 2 Si1-βGeβ막 (β＜α≤1) 및 제 2 캡막을 순서대로 포함하는 반도체 장치로서,
    상기 제 1 Si1-αGeα막은 완화되어, 수평면에서 상기 제 2 Si1-βGeβ막의 격자 상수와 거의 동일한 격자 상수를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제 1 캡막은, 실리콘막, SiC막, 또는, 상기 제 1 및 제 2 SiGe막의 Ge 농도보다 낮은 Ge 농도를 갖는 SiGe막인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 표면이 실리콘으로 형성된 상기 기판은 SOI 기판인 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 제 1 및 제 2 SiGe막의 두께는 임계 두께 이하인 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 제 2 Si1-βGeβ막은 실질적으로 전체적으로 완화되는 것을 특징으로 하는 반도체 장치.
  6. 표면이 실리콘으로 형성된 기판 상에 형성된, 제 1 Si1-αGeα막, 제 1 캡막, 제 2 Si1-βGeβ막 (β＜α≤1), 및 제 2 캡막을 순서대로 포함하고, 상기 제 1 Si1-αGeα막이 완화되어 수평면에서 상기 제 2 Si1-βGeβ막의 격자 상수와 거의 동일한 격자 상수를 갖는 반도체 장치의 제조 공정으로서,
    (a) 표면이 실리콘으로 형성된 상기 기판 상에 상기 제 1 Si1-αGeα막을 형성하는 단계;
    (b) 상기 제 1 Si1-αGeα막 상에 상기 제 1 캡막을 형성하는 단계;
    (c) 상기 제 1 Si1-αGeα막을 완화시키기 위해, 상기 제 1 Si1-αGeα막의 상기 격자 상수가, β＜α≤1을 만족하여 상기 제 1 캡막 상에 형성될 상기 제 2 Si1-βGeβ막의 격자 상수와 거의 동일하게 되도록, 이와 같이 형성된 상기 기판을 어닐링하는 단계;
    (d) 상기 제 1 캡막 상에 상기 제 2 Si1-βGeβ막을 형성하는 단계; 및
    (e) 상기 제 2 Si1-βGeβ막 상에 상기 제 2 캡막을 형성하는 단계를 포함하는 것을 특징으로 하는 공정.
  7. 제 6 항에 있어서, 상기 (c) 단계는, 상기 기판을 어닐링하기 전, 상기 제 1캡막이 그 위에 형성된 상기 기판을 이온 주입하는 것을 특징으로 하는 공정.
  8. 제 7 항에 있어서, 수소, 불활성 가스, 및 Ⅳ족 원소로 구성된 그룹으로부터 선택된 하나의 원소를 이용하여, 상기 기판이 이온 주입되는 것을 특징으로 하는 공정.
  9. 제 7 항에 있어서, 주입 피크가 상기 제 1 Si1-αGeα막과 상기 기판 사이의 계면의 상기 기판면 상에 위치되도록, 상기 기판이 이온 주입되는 것을 특징으로 하는 공정.
  10. 제 6 항에 있어서, 제 1 캡막은 실리콘막, SiC막, 또는, 상기 제 1 및 제 2 SiGe막의 Ge 농도보다 낮은 Ge 농도를 갖는 SiGe막인 것을 특징으로 하는 공정.
  11. 제 6 항에 있어서, 표면이 실리콘으로 형성된 상기 기판은 SOI 기판인 것을 특징으로 하는 공정.
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