CN102867852B - 晶体管及晶体管的形成方法 - Google Patents

Abstract

一种晶体管，包括：背衬底；位于所述背衬底上的隔离层，所述隔离层包括应力层，及嵌入于所述应力层内的空腔结构；位于所述隔离层上的顶层硅；位于所述顶层硅上的栅极结构，及位于所述栅极结构两侧顶层硅内的源区和漏区，位于所述源区和漏区间的顶层硅为沟道区。本发明还提供一种晶体管的形成方法。本发明通过在顶层硅下方形成应力层及嵌入所述应力层内的空腔结构，所述空腔结构嵌入于所述沟道区下方的所述应力层中，位于所述空腔结构两侧的应力层对所述沟道区产生拉伸应力或压缩应力；或者包括两部分的空腔结构，分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生压缩应力或拉伸应力。

Description

晶体管及晶体管的形成方法

技术领域

本发明涉及半导体技术领域，更具体地，本发明涉及一种晶体管及晶体管的形成方法。

背景技术

众所周知，机械应力可以改变硅材料的能隙和载流子迁移率，最近，机械应力在影响MOSFET性能方面扮演了越来越重要的角色。如果可以适当控制应力，提高载流子(n-沟道晶体管中的电子，p-沟道晶体管中的空穴)迁移率，就能够提高驱动电流，因而应力可以极大地提高晶体管的性能。

应力衬垫技术通过在nMOSFET上形成张应力衬垫层(Tensile StressLiner)，在pMOSFET上形成压应力衬垫层(Compressive Stress Liner)，从而增大了pMOSFET和nMOSFET的驱动电流，提高了电路的响应速度。据研究，使用双应力衬垫技术的集成电路能够带来24％的速度提升。

具体地，以pMOSFET为例，首先在需要形成源区和漏区的区域刻蚀凹槽，然后在凹槽中形成外延层，如硅锗外延层，进行掺杂以形成pMOSFET晶体管的源区和漏区，形成硅锗是为了引入Si和SiGe之间晶格失配形成的压应力，提高晶体管的性能。对于nMOSFET，则可以通过源漏区中形成SiC结构来引入拉应力从而提高晶体管的性能。

随着器件尺寸的进一步缩小，绝缘体上硅(SOI)结构被引入到半导体技术领域，所述SOI结构包括背衬底，位于所述背衬底表面的绝缘层及位于所述绝缘层表面的顶层硅。此结构与常规的体硅衬底(Bulk Substrate)相比有诸多优点，例如：消除了闩锁效应，减小了器件的短沟道效应，改善了抗辐照能力等等。因此，很多半导体芯片制造商采用SOI衬底来制作晶体管。

所述SOI结构的顶层硅厚度范围为100～150纳米，在超薄的SOI结构中的顶层硅厚度甚至远小于100纳米。要在顶层硅区域引入SiGe或SiC与Si之间晶格失配形成的压应力或拉应力是很困难的。

鉴于以上陈述，需要提供一种将SOI技术的优点和基于应力的器件相结合的器件及其形成方法。

发明内容

本发明解决的问题提供一种晶体管及晶体管的形成方法，以使得SOI晶体管和应力技术相结合。

为解决上述问题，本发明提供一种晶体管，包括：

背衬底；

位于所述背衬底表面的隔离层，所述隔离层包括应力层以及嵌入于所述应力层内的空腔结构；

位于所述隔离层表面的顶层硅；

位于所述顶层硅上的栅极结构，及位于所述栅极结构两侧顶层硅内的源区和漏区，位于所述源区和漏区间的顶层硅为沟道区；

其中，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层对所述沟道区产生拉伸应力或压缩应力；或者所述应力层包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生压缩应力或拉伸应力。

可选的，沿所述栅极结构的长度方向的所述空腔结构的宽度范围为5～50nm。

可选的，所述空腔结构内部分或全部填充有绝缘物质。

可选的，沿所述栅极结构的宽度方向的所述空腔结构的两端填充有绝缘物质。

可选的，所述应力层具有拉伸应力；

若所述晶体管为nMOSFET，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层能够对所述沟道区产生拉伸应力；

若所述晶体管为pMOSFET，则所述应力层包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生压缩应力。

可选的，所述应力层具有压缩应力；

若所述晶体管为pMOSFET，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层能够对所述沟道区产生压缩应力；

若所述晶体管为nMOSFET，则所述应力层包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生拉伸应力。

可选的，所述隔离层还包括绝缘埋层，所述绝缘埋层位于嵌入有所述空腔结构的应力层和所述顶层硅之间。

可选的，所述应力层的材料为氮化硅。

本发明还提供一种晶体管的形成方法，包括：

提供背衬底；

在所述背衬底上形成隔离层和顶层硅，所述隔离层包括应力层以及嵌入于其中的牺牲结构；

至少嵌入所述顶层硅刻蚀形成隔离沟槽，在对应栅极的宽度方向上，所述隔离沟槽的底部将所述牺牲结构的两端露出，所述隔离沟槽位于相邻的晶体管之间；

去除所述牺牲结构，以形成嵌入于所述应力层中的空腔结构；

填充所述隔离沟槽以形成隔离结构；

在所述顶层硅上形成栅极结构及位于所述栅极结构两侧顶层硅内的源区和漏区，位于所述源区和漏区之间的顶层硅为沟道区；

其中，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层对所述沟道区产生拉伸应力或压缩应力；或者所述应力层包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生压缩应力或拉伸应力。

可选的，形成所述应力层和牺牲结构的步骤包括：

在所述背衬底上形成牺牲材料层；

图案化所述牺牲材料层以形成牺牲结构；

在所述背衬底和牺牲结构的表面覆盖应力材料层；

对所述应力材料层进行平坦化处理至所述牺牲结构露出，以形成应力层。

可选的，所述隔离层进一步包括绝缘埋层，其中在所述背衬底上形成隔离层和顶层硅的步骤包括：

在所述背衬底上形成应力层和牺牲结构；

在所述应力层和牺牲结构上形成绝缘埋层及顶层硅。

可选的，去除所述牺牲结构的方法为湿法腐蚀。

可选的，所述牺牲结构包括同时形成的沟道区下方应力层内的牺牲结构和分列嵌入所述沟道区两侧下方应力层内的两部分的牺牲结构。

可选的，所述应力层具有拉伸应力；

若所述晶体管为nMOSFET，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层能够对所述沟道区产生拉伸应力；

若所述晶体管为pMOSFET，则所述应力层包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生压缩应力。

可选的，所述应力层具有压缩应力；

若所述晶体管为pMOSFET，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层能够对所述沟道区产生压缩应力；

若所述晶体管为nMOSFET，则所述应力层包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生拉伸应力。

可选的，所述牺牲结构的材料为硅锗。

可选的，所述应力层的材料为氮化硅。

与现有技术相比，本发明具有以下优点：

本发明通过在所述顶层硅下方形成应力层及嵌入所述应力层内的空腔结构，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层对所述沟道区产生拉伸应力或压缩应力；或者所述应力层包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生压缩应力或拉伸应力。如对于nMOSFET，可使得沟道区具有拉伸应力，提高了沟道区的载流子迁移率，提高驱动电流，极大地提高晶体管的性能；若对于pMOSFET，可使得沟道区具有压缩应力，提高了沟道区的载流子迁移率，提高驱动电流，极大地提高晶体管的性能。

进一步地，可以在同种材料的应力层内，通过控制所述空腔结构的位置，以所述应力层对所述沟道区产生的应力类型；并且可以达到在同步工艺步骤中，同时形成具有不同结构空腔结构的应力层及不同应力类型的沟道区对应的晶体管，如在同步工艺步骤中同时形成沟道区具有拉伸应力的nMOSFET和沟道区具有压缩应力的pMOSFET。

附图说明

图1和图2是本发明两个实施例的晶体管的结构示意图。

图3至图21是本发明一实施例的晶体管的形成方法结构示意图。

具体实施方式

传统的应力技术需要应用于源区和漏区，如在源区和漏区内形成硅锗，即引入硅和硅锗(SiGe)之间晶格失配形成的压应力。而所述SOI结构的顶层硅厚度范围为100～150纳米，在超薄的SOI结构中的顶层硅厚度远远小于100纳米，引入应力技术较为困难。

为解决上述问题，本发明提供一种晶体管，包括：

背衬底；

位于所述背衬底表面的隔离层，所述隔离层包括应力层，所述应力层包括嵌入于所述应力层内的空腔结构；

位于所述隔离层表面的顶层硅；

位于所述顶层硅上的栅极结构，及位于所述栅极结构两侧顶层硅内的源区和漏区，位于所述源区和漏区间的顶层硅为沟道区；

其中，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层对所述沟道区产生拉伸应力或压缩应力；或者所述应力层中包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生压缩应力或拉伸应力。

本发明通过在所述顶层硅下方形成具有空腔结构的应力层，所述具有空腔结构的应力层具有拉伸应力或压缩应力，并通过转移所述应力层的拉伸应力或压缩应力至沟道区，使得所述沟道区对应具有拉伸应力或压缩应力。如对于nMOSFET，可使得沟道区具有拉伸应力，提高了沟道区的载流子迁移率，提高驱动电流，极大地提高晶体管的性能；若对于pMOSFET，可使得沟道区具有压缩应力，提高所述沟道区的载流子迁移率，提高驱动电流，极大地提高晶体管的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

如图1所示为本发明一实施例的晶体管的结构示意图，本图示出的晶体管包括A区和B区，其中A区为nMOSFET区，B区为pMOSFET区。所述nMOSFET区和pMOSFET区通过隔离结构700进行隔离。本图仅仅示出nMOSFET区和pMOSFET区相邻的结构，作为其他实施例，还可以仅为nMOSFET区或者相邻均为nMOSFET区，或者仅为pMOSFET区或者相邻均为pMOSFET区。

继续参考图1，所述晶体管包括：背衬底100，所述背衬底100为硅、锗或组合；位于所述背衬底100表面的隔离层，所述隔离层包括应力层300及位于所述应力层300表面的绝缘埋层420，所述绝缘埋层420的厚度范围为0.8～1.3微米；及位于所述绝缘埋层420表面的顶层硅500，所述顶层硅500的厚度范围为80～150纳米；位于所述顶层硅500表面的栅极结构；位于所述栅极结构两侧顶层硅500内的源区和漏区，位于所述源区和漏区之间的顶层硅500为沟道区。

其中，所述栅极结构包括栅介质层810、位于所述栅介质层810表面的栅极820及位于所述栅介质层810及栅极820两侧的侧墙830。因为本实施例示出的为nMOSFET区和pMOSFET区相邻的结构，所以所述栅极结构分别位于所述nMOSFET区的顶层硅500表面和pMOSFET区的顶层硅500表面。

作为其他实施例，所述隔离层可以仅为应力层300。但若所述应力层300直接与顶层硅500接触，会影响到顶层硅500的界面性能。所以作为较佳实施例，所述隔离层包括有应力层300及位于应力层300表面的绝缘埋层420。

继续参考图1，所述应力层300还包括嵌于所述应力层300内的空腔结构。本实施例中，所述应力层300为具有拉伸应力的介质层，其材料可以为氮化硅。作为其他实施例，所述应力层300还可以为具有压缩应力的介质层材料。

具体地，如图1所示，所述空腔结构分别包括位于nMOSFET区的第一空腔结构211和pMOSFET区的第二空腔结构221。

对应地，所述第一空腔结构211位于所述nMOSFET区的沟道区下方的应力层300内。所述具有拉伸应力的应力层300、第一空腔结构211及绝缘埋层420构成所述隔离层。通过膜层之间力的传递，所述第一空腔结构211两侧的应力层300能够对所述nMOSFET区的沟道区产生拉伸应力，使得所述顶层硅500内的沟道区具有向两侧拉伸的应力，提高沟道区的载流子迁移率，提高驱动电流，极大地提高晶体管的性能。

对应地，继续参考图1，pMOSFET区具有两个第二空腔结构221，且分别位于所述pMOSFET区的沟道区两侧的正下方。所述具有拉伸应力的应力层300、两个第二空腔结构221及绝缘埋层420构成所述隔离层。所述两部分的第二空腔结构221分别具有向第二空腔结构221外的拉伸应力，同时因为所述第二空腔结构221分别位于所述pMOSFET区的沟道区两侧的应力层300内。所以在相对设置的两个第二空腔结构221之间的应力层300形成分别与两部分的第二空腔结构221相背方向的压缩应力，所述压缩应力通过上下膜层之间力的传递，使得所述压缩应力传递至位于所述应力层上的绝缘埋层420及顶层硅500内，并对应地，使得pMOSFET区的顶层硅500中的沟道区具有向中间压缩的应力，提高沟道区的载流子迁移率，提高驱动电流，极大地提高晶体管的性能。

如图2所示，作为其他实施例，所述应力层300′为具有压缩应力的介质层，其材料可以为氮化硅。

参考图2，nMOSFET区具有两个第一空腔结构211′，且分别位于所述nMOSFET区的沟道区两侧的正下方。所述应力层300′向第一空腔结构211′内形成有压缩应力，同时因为所述两部分的第一空腔结构211′分列于所述nMOSFET沟道区两侧的应力层300′内，所以在相对设置的所述两部分的第一空腔结构211′之间的应力层300′内形成有分别朝向第一空腔结构211′方向的拉伸应力，所述拉伸应力通过上下膜层之间力的传递，使得所述压缩应力传递至位于所述应力层300′上的绝缘埋层420及顶层硅500内，并对应地，使得nMOSFET区的顶层硅500的沟道区具有向两侧拉伸的应力，提高沟道区的载流子迁移率，提高驱动电流，极大地提高晶体管的性能。

继续参考图2，所述第二空腔结构221′位于所述pMOSFET区的沟道区的下方的应力层300′内。所述应力层300′在第二空腔结构221′位置具有向所述第二空腔结构221′内压缩的应力，并通过膜层之间力的传递，使得所述压缩应力传递至位于所述应力层300′上的绝缘埋层420及顶层硅500内，并对应地，使得所述顶层硅500内的沟道区具有向沟道区压缩的应力，以提高沟道区的载流子迁移率，提高驱动电流，极大地提高晶体管的性能。

图1和图2所示出的晶体管中，所述空腔结构均为空，作为其他实施例还可以对所述空腔结构的部分或全部进行填充有绝缘物质。

进一步地，沿所述栅极结构的长度方向的所述空腔结构的宽度范围为5～50nm。其中，沿所述栅极结构的长度方向为所述栅极结构对应的沟道区的长度方向。沿所述栅极结构的宽度方向的所述空腔结构的两端填充有绝缘物质。

对应于上述的晶体管结构，本发明还提供一种晶体管的形成方法，包括：

提供背衬底；

在所述背衬底上形成隔离层和顶层硅，所述隔离层包括应力层，所述应力层包括嵌入于所述应力层内的牺牲结构；

至少嵌入所述顶层硅刻蚀形成隔离沟槽，在对应栅极的宽度方向上，所述隔离沟槽的底部将所述牺牲结构的两端露出，所述隔离沟槽位于相邻的晶体管之间；

去除所述牺牲结构，以形成嵌入于所述应力层中的空腔结构；

填充所述隔离沟槽以形成隔离结构；

在所述顶层硅上形成栅极结构及位于所述栅极结构两侧顶层硅内的源区和漏区，位于所述源区和漏区之间的顶层硅为沟道区；

其中，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层对所述沟道区产生拉伸应力或压缩应力；或者所述应力层包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生压缩应力或拉伸应力。

本发明可以在一个背衬底分别单独形成沟道区具有拉伸应力的nMOSFET和沟道区具有压缩应力的pMOSFET，也可以同时形成沟道区具有拉伸应力的nMOSFET和沟道区具有压缩应力的pMOSFET。同时形成则可以简化工艺步骤，提高工艺效率。

本发明通过在所述顶层硅下方形成具有空腔结构的应力层，所述具有空腔结构的应力层具有拉伸应力或压缩应力，并通过所述应力层的拉伸应力或压缩应力转移，使得所述沟道区对应具有拉伸应力或压缩应力。如对于nMOSFET，可使得沟道区具有拉伸应力，提高了沟道区的载流子迁移率，提高驱动电流，极大地提高晶体管的性能；若对于pMOSFET，可使得沟道区具有压缩应力，提高所述沟道区的载流子迁移率，提高驱动电流，极大地提高晶体管的性能。

进一步地，本发明可以在同种材料的应力层内，通过控制所述空腔结构的位置，以控制所述应力层对所述沟道区产生的应力类型；并且可以达到在同步工艺步骤中，同时形成具有不同空腔结构的应力层及不同应力类型的沟道区对应的晶体管，如在同步工艺步骤中同时形成沟道区具有拉伸应力的nMOSFET和沟道区具有压缩应力的pMOSFET。

下面结合附图对本发明的具体实施方式做详细的说明。为示出方便，本实施例示出的为同时形成沟道区具有拉伸应力的nMOSFET和沟道区具有压缩应力的pMOSFET。作为其他实施例，还可以分别单独形成沟道区具有拉伸应力的nMOSFET和沟道区具有压缩应力的pMOSFET。

图3至图21为本发明一实施例的晶体管形成方法的结构示意图。本实施例仅仅示出与图1对应的晶体管的形成方法。类似地，可以推导出如图2所示的晶体管的形成方法。

如图3所示，提供背衬底100，所述背衬底100可以为硅或锗，还可以为硅和锗的组合。在所述背衬底100上形成牺牲材料层200，所述牺牲材料层200可以为硅锗。其中，所述背衬底100包括A区和B区，其中，A区将用于形成nMOSFET器件，B区将用于形成pMOSFET器件。

继续参考图3，在所述牺牲材料层200表面形成图案化的光刻胶层001，后续将通过所述图案化的光刻胶层001对所述牺牲材料层200进行刻蚀，以图案化牺牲材料层200。

如图4所示，通过所述图案化的光刻胶层001，对所述牺牲材料层200进行刻蚀。分别在所述nMOSFET区形成第一牺牲结构210、及位于所述pMOSFET区的第二牺牲结构220。其中，所述nMOSFET区具有一个所述第一牺牲结构210，后续将在与所述第一牺牲结构210相对位置的顶层硅内形成nMOSFET器件的沟道区；pMOSFET区具有两部分的第二牺牲结构220，后续将在所述两部分的第二牺牲结构220间相向的位置的顶层硅内形成pMOSFET器件的沟道区。

如图5所示，在背衬底100表面沉积形成应力材料层301，所述应力材料层301可以为氮化硅层。所述应力材料层301覆盖所述第一牺牲结构210和第二牺牲结构220。所述应力材料层301的应力类型可以为拉伸应力或压缩应力，所述应力材料层301的应力类型根据形成所述应力材料层301的工艺环境及工艺参数决定。

本实施例中对应形成的为图1所示的晶体管，其对应的应力材料层具有拉伸应力；若对应形成的为图2所示的晶体管，其对应的应力材料层具有压缩应力。

如图6所示，对所述应力材料层进行回刻蚀，形成应力层300，同时暴露出所述第一牺牲结构210和第二牺牲结构220表面。进一步地还可以暴露少许厚度的第一牺牲结构210和第二牺牲结构220。

如图7所示，在所述应力层300上形成第一氧化硅层410，所述第一氧化硅层410覆盖所述第一牺牲结构210和第二牺牲结构220表面，同时覆盖所述应力层300的表面。

如图8所示，以所述应力层300表面作为研磨停止层，对所述第一氧化硅层410、第一牺牲结构210及第二牺牲结构220进行研磨，形成第一牺牲结构210、第二牺牲结构220与应力层300齐平的表面。

本实施例中，先进行应力材料层沉积，并进行回刻蚀，暴露出少许厚度的第一牺牲结构210及第二牺牲结构220；接着沉积第一氧化硅层410；并对所述第一氧化硅410、第一牺牲结构210及第二牺牲结构220进行研磨，以形成平整的表面，是因为所述应力层的材料的硬度较大，若直接对应力层进行研磨，研磨难度较大。所以首先对应力材料层进行回刻蚀，暴露出少许厚度的第一牺牲结构210及第二牺牲结构220，再沉积第一氧化硅层410并进行研磨，所述氧化硅的材质适于研磨得到较高平整度的表面。

接着，在所述应力层表面依次形成绝缘埋层和顶硅层。所述形成方法为SMARTCUT(智能切割)技术。所述SMARTCUT技术具体包括：

1、如图9所示，提供硅基片a，并在室温下，以一定能量向硅基片a注入一定量的H+离子，在所述硅基片a表面层内形成一层富含H+离子的硅层510；

2、如图10所示，把所述硅基片a进行热氧化，在所述硅基片a表面生成一层绝缘埋层420，其中步骤1和步骤2的顺序可以互换；

3、如图11所示，将硅基片a与图8所示结构进行严格的清洗和活化处理后，在室温下把两个抛光面贴合在一起使两个结构键合在一起，具体地，抛光面分别指硅基片a的绝缘埋层420和图8所示结构中的平整表面，所述平整表面由所述第一牺牲结构210、所述第二牺牲结构220和所述应力层300构成。所述绝缘埋层420为SOI结构中的掩模绝缘层。

4、对图11所示结构进行热处理。热处理过程中，首先所述硅基片a注入的高浓度H+离子的硅层510在高温下会成核并形成气泡，气泡的急剧膨胀使得所述硅基片a产生剥离，分别形成富含高浓度H+离子的硅层510和不含或少量含有H+离子的剩余的硅基片a；将不含或少量含有H+离子的剩余的硅基片a剥离，并留待后用。如图11和图12所示，所述高浓度H+离子的硅层510作为SOI结构中的顶部硅500；后续还对图12所示结构进行高温热处理，提高键合界面的结合强度并消除SOI层中的离子注入损伤。

后续还包括对图12所示结构进行化学机械抛光，以降低表面粗糙度。断裂面即顶层硅500的暴露出的表面需经过轻度抛光，即可达到体硅的光洁度。

其中，SOI结构中所述顶层硅500的厚度与H+注入能量有关，H+注入能量越大，H+离子注入峰越深，顶层硅500的厚度就越厚。

如图13所示，在所述顶硅层500表面依次形成第二氧化硅层610和氮化硅层620，并在所述氮化硅层620表面形成图案化的光刻胶层002。所述光刻胶层002的图案与后续形成的隔离结构的图案相对应。

图14为图13所示的结构的俯视图。其中，图13为图14的AA′方向的截面图。所述图14包括位于分别覆盖有A区和B区的光刻胶层002，及位于A区的第一牺牲结构210，及位于B区的第二牺牲结构220。其中，在与AA′垂直方向上，所述第一牺牲结构210和第二牺牲结构220的两端长于光刻胶层002覆盖，图14中第一牺牲结构210和第二牺牲结构220的两端被第二氧化硅层610和氮化硅层620覆盖，所以用虚线表示。

如图15所示，以光刻胶层002为掩膜，依次刻蚀氮化硅层620和第二氧化硅层610，暴露出顶层硅500表面。

如图16所示，依次去除未被氮化硅层620和第二氧化硅层610覆盖的顶层硅500和绝缘埋层420，暴露出所述应力层300表面。其中，还包括至少嵌入所述顶层硅500刻蚀形成隔离沟槽，所述隔离沟槽后续将填充以形成隔离结构。

图17为图16所示的结构的俯视图，即图16为图17的AA′方向的截面图。经过刻蚀氮化硅层620、第二氧化硅层610、顶层硅500及绝缘埋层420，不仅暴露出应力层300表面。在对应栅极结构的宽度方向上，长于光刻胶层002的第一牺牲结构210和第二牺牲结构220的两端被暴露出来。即所述隔离沟槽的底部将第一牺牲结构210和第二牺牲结构220的两端露出。

如图16和图18所示，去除光刻胶层002，并采用湿法刻蚀方法去除第一牺牲结构210和第二牺牲结构220。结合图16可知道，第一牺牲结构210和第二牺牲结构220的两端为暴露状态，通过湿法刻蚀方法，不仅可以去除暴露出的第一牺牲结构210和第二牺牲结构220的两端，还可以去除未暴露出的第一牺牲结构210和第二牺牲结构220。在所述应力层300内形成第一空腔结构211和第二空腔结构221。

对应地，如图18所示，所述第一空腔结构211位于所述nMOSFET区的沟道区下方的应力层300内。所述应力层300在第一空腔结构211位置具有向两侧第一空腔结构211外拉伸的应力，并通过膜层之间力的传递，使得所述拉伸应力传递至位于所述应力层上的绝缘埋层420及顶层硅500内，并对应地，使得所述顶层硅500内的沟道区具有向两侧拉伸的应力，提高沟道区的载流子迁移率，提高驱动电流，极大地提高晶体管的性能。

对应地，所述pMOSFET区具有两部分的第二空腔结构221，且分列位于所述pMOSFET区的沟道区两侧下方的应力层300内。所述第二空腔结构221具有向第二空腔结构221外的拉伸应力，同时因为所述两部分的第二空腔结构221分别位于所述pMOSFET沟道区两侧下方的应力层300内，所以在相对设置的所述两部分的第二空腔结构221之间的应力层300内形成有与第二空腔结构221相背方向的压缩应力，所述压缩应力通过上下膜层之间力的传递，使得所述压缩应力传递至位于所述应力层300上的绝缘埋层420及顶层硅500内，并对应地，使得pMOSFET区的顶层硅500沟道区具有向中间压缩的应力，提高沟道区的载流子迁移率，提高驱动电流，极大地提高晶体管的性能。

其中，所述形成有第一空腔结构211/第二空腔结构221的应力层300和所述绝缘埋层420构成隔离层。作为其他实施例，所述隔离层可以仅为形成有第一空腔结构211/第二空腔结构221的应力层300。但若所述应力层300直接与顶层硅500接触，会影响到顶层硅500的界面性能。所以作为较佳实施例，所述隔离层包括有应力层300及位于应力层300表面的绝缘埋层420。

本实施例中，所述空腔结构包括第一空腔结构211和第二空腔结构221均为空，作为其他实施例，在所述去除第一牺牲结构210和第二牺牲结构220形成对应的空腔结构后，还可以全部或部分的填充绝缘物质。

如图19所示，对位于相邻晶体管之间的隔离沟槽进行氧化物填充，形成位于相邻晶体管之间的隔离结构700，后续还需要对所述隔离结构700进行化学机械研磨。

如图20所示，回刻蚀所述隔离结构700，并刻蚀去除所述氮化硅层和第二氧化硅层，暴露出顶层硅500表面。所述隔离结构700的高度略高于顶层硅500表面。

如图21所示，在所述顶层硅500表面形成栅极结构。所述栅极结构分别位于所述nMOSFET区的顶层硅500表面和pMOSFET区的顶层硅500表面。所述栅极结构包括栅介质层810、位于所述栅介质层810表面的栅极820及位于所述栅极结构两侧的侧墙830。

继续参考图21，还包括形成位于栅极结构两侧的顶层硅500内的源区和漏区(未示出)，位于所述源区和漏区之间的顶层硅500为沟道区。

本实施例中，所述应力层具有拉伸应力，所述第一空腔结构位于所述沟道区下方的应力层内，则对应形成的晶体管的沟道区具有拉伸应力；所述第二空腔结构位于所述沟道区两侧下方的应力层内，则对应形成的晶体管的沟道区具有压缩应力。

作为其他实施例，若所述应力层具有压缩应力，则对应关系如下：所述第一空腔结构位于所述沟道区两侧下方的应力层内，则对应形成的晶体管的沟道区具有压缩应力；所述第二空腔结构位于所述沟道区下方的应力层内，则对应形成的晶体管的沟道区具有拉伸应力。即形成如图2所示的晶体管的结构。该过程不再赘述。

与现有技术相比，本发明具有以下优点：

本发明通过在所述顶层硅下方形成应力层及嵌入所述应力层内的空腔结构，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层对所述沟道区产生拉伸应力或压缩应力；或者包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生压缩应力或拉伸应力。如对于nMOSFET，可使得沟道区具有拉伸应力，提高了沟道区的载流子迁移率，提高驱动电流，极大地提高晶体管的性能；若对于pMOSFET，可使得沟道区具有压缩应力，提高了沟道区的载流子迁移率，提高驱动电流，极大地提高晶体管的性能。

进一步地，可以在同种材料的应力层内，通过控制所述空腔结构的位置，以控制所述应力层对所述沟道区产生的应力类型；并且可以达到在同步工艺步骤中，同时形成具有不同空腔结构的应力层及不同应力类型的沟道区对应的晶体管，如在同步工艺步骤中同时形成沟道区具有拉伸应力的nMOSFET和沟道区具有压缩应力的pMOSFET。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (17)

1.一种晶体管，包括：

背衬底；

位于所述背衬底表面的隔离层，所述隔离层包括应力层，所述应力层包括嵌入于所述应力层内的空腔结构；

位于所述隔离层表面的顶层硅；

位于所述顶层硅上的栅极结构，及位于所述栅极结构两侧顶层硅内的源区和漏区，位于所述源区和漏区间的顶层硅为沟道区；

其特征在于，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层对所述沟道区产生拉伸应力或压缩应力；或者所述应力层包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生压缩应力或拉伸应力。

2.如权利要求1所述的晶体管，其特征在于，沿所述栅极结构的长度方向的所述空腔结构的宽度范围为5～50nm。

3.如权利要求1所述的晶体管，其特征在于，所述空腔结构内部分或全部填充有绝缘物质。

4.如权利要求3所述的晶体管，其特征在于，沿所述栅极结构的宽度方向的所述空腔结构的两端填充有绝缘物质。

5.如权利要求1所述的晶体管，其特征在于，所述应力层具有拉伸应力；

若所述晶体管为nMOSFET，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层能够对所述沟道区产生拉伸应力；

若所述晶体管为pMOSFET，则所述应力层包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生压缩应力。

6.如权利要求1所述的晶体管，其特征在于，所述应力层具有压缩应力；

若所述晶体管为pMOSFET，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层能够对所述沟道区产生压缩应力；

若所述晶体管为nMOSFET，则所述应力层包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生拉伸应力。

7.如权利要求1所述的晶体管，其特征在于，所述隔离层还包括绝缘埋层，所述绝缘埋层位于嵌入有所述空腔结构的应力层和所述顶层硅之间。

8.如权利要求1所述的晶体管，其特征在于，所述应力层的材料为氮化硅。

9.一种晶体管的形成方法，其特征在于，包括：

提供背衬底；

在所述背衬底上形成隔离层和顶层硅，所述隔离层包括应力层，所述应力层包括嵌入于所述应力层内的牺牲结构；

至少嵌入所述顶层硅刻蚀形成隔离沟槽，在对应栅极的宽度方向上，所述隔离沟槽的底部将所述牺牲结构的两端露出，所述隔离沟槽位于相邻的晶体管之间；

去除所述牺牲结构，以形成嵌入于所述应力层中的空腔结构；

填充所述隔离沟槽以形成隔离结构；

在所述顶层硅上形成栅极结构及位于所述栅极结构两侧顶层硅内的源区和漏区，位于所述源区和漏区之间的顶层硅为沟道区；

其中，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层对所述沟道区产生拉伸应力或压缩应力；或者所述应力层中包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生压缩应力或拉伸应力。

10.如权利要求9所述晶体管的形成方法，其特征在于，形成所述应力层和牺牲结构的步骤包括：

在所述背衬底上形成牺牲材料层；

图案化所述牺牲材料层以形成牺牲结构；

在所述背衬底和牺牲结构的表面覆盖应力材料层；

对所述应力材料层进行平坦化处理至所述牺牲结构露出，以形成应力层。

11.根据权利要求9所述晶体管的形成方法，其特征在于，所述隔离层进一步包括绝缘埋层，其中在所述背衬底上形成隔离层和顶层硅的步骤包括：

在所述背衬底上形成应力层和牺牲结构；

在所述应力层和牺牲结构上形成绝缘埋层及顶层硅。

12.如权利要求9所述晶体管的形成方法，其特征在于，去除所述牺牲结构的方法为湿法腐蚀。

13.如权利要求9所述晶体管的形成方法，其特征在于，所述牺牲结构包括同时形成的所述沟道区下方应力层内的牺牲结构和分列嵌入所述沟道区两侧下方应力层内的两部分的牺牲结构。

14.如权利要求9所述晶体管的形成方法，其特征在于，所述应力层具有拉伸应力；

若所述晶体管为nMOSFET，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层能够对所述沟道区产生拉伸应力；

若所述晶体管为pMOSFET，则所述应力层包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生压缩应力。

15.如权利要求9所述晶体管的形成方法，其特征在于，所述应力层具有压缩应力；

若所述晶体管为pMOSFET，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层能够对所述沟道区产生压缩应力；

若所述晶体管为nMOSFET，则所述应力层包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生拉伸应力。

16.如权利要求9所述晶体管的形成方法，其特征在于，所述牺牲结构的材料为硅锗。

17.如权利要求9所述晶体管的形成方法，其特征在于，所述应力层的材料为氮化硅。