JPWO2005020314A1 - 空洞を有するシリコン基板上の高移動度ｍｉｓｆｅｔ半導体装置及びその製造方法 - Google Patents
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Abstract
ＭＩＳＦＥＴの高性能化を実現する高移動度歪みシリコン構造に、低欠陥かつ低コストで移動度を向上した半導体装置を提供する。ＭＩＳＦＥＴの高性能化を実現する高移動度歪みシリコン構造として、空洞を有するシリコン基板上に、格子緩和シリコン・ゲルマニウム膜／濃度傾斜シリコン・ゲルマニウム膜を形成し、さらにその上に歪みシリコン膜を形成する。これにより、空洞近傍の格子の束縛が緩み、自由度が増すことにより、シリコン・ゲルマニウム膜の薄膜化が実現できるため、低欠陥かつ低コストで移動度を向上した半導体装置を提供できる。
Description
本発明は、高移動度シリコンチャネルを有するＭＩＳＦＥＴ半導体装置及びその製造方法に関するものである。
本発明に関する現時点での技術水準をより十分に説明する目的で、本願で引用され或いは特定される特許、特許出願、特許公報、科学論文等の全てを、ここに、参照することでそれらの全ての説明を組入れる。
ＭＩＳＦＥＴの高性能化は主に、スケーリング則におけるゲート長の微細化により実現されている。一方、スケーリングの別の重要な因子の一つである移動度を向上させる方法として、高移動度シリコンチャネル技術が提案されている。例えば、格子緩和したシリコン・ゲルマニウム膜上に形成した歪みシリコン膜をチャネルとして用いた平面ＭＯＳＦＥＴの高性能化が提案されている。
これは、非特許文献１に示されている。これは、チャネル領域となるシリコン膜に２軸性引っ張り応力を印可することにより、電子が有効質量が小さい２重縮退バレーの電子の占有確率を増大することで実効移動度が大きくなることを利用したものである。
また、非特許文献２にも同様の技術が示されている。
図１に、従来法の基板構造を示す。通常のシリコン基板１上に、まず濃度勾配を持つ濃度傾斜シリコン・ゲルマニウム膜２を形成し、次に、格子緩和シリコン・ゲルマニウム膜３を形成し、さらに歪みシリコン膜４を形成し、歪みシリコン基板を作製する。
次に、通常のＭＩＳＦＥＴの形成方法を用いて、素子分離領域５、ゲート絶縁膜６、多結晶シリコンゲート電極７、ゲート電極側壁酸化シリコン膜８、ソース・ドレイン・エクステンション領域９、層間絶縁膜１０、コンタクト１１、配線を形成する。
この方法において、歪みシリコン膜４の欠陥密度を低減するため、格子緩和シリコン・ゲルマニウム膜３だけでも、１．５μｍ程度以上堆積する必要がある。このことは、非特許文献３に示されている。
この厚い膜の成膜は、製造コストの増大を招く。一方、その高コストな構造を用いた場合でも、欠陥密度は１０５ｃｍ−２程度と、バルク基板の１ｃｍ−２程度よりも顕著に多い。これにより、ＬＳＩチップの歩留まりが低くなることが容易に考えられる。
他の高移動度シリコンチャネル技術として、層間膜とシリコン基板の熱膨張係数差により、シリコン膜に引っ張り応力を印可する方法が示されている。
これは、非特許文献４に示されている。
他にも、貼り合わせＳＯＩ技術により、シリコン基板上のシリコン酸化膜上に歪みシリコン膜を形成する技術が提案されている。これは、非特許文献５に示されている。
また、空洞を形成する技術として、非特許文献６では、軽元素イオン注入と熱処理を用いた工程が示されている。
また、他の空洞を形成する技術として、特許文献１では、エッチング及び減圧水素中熱処理を用いた工程が示されている。
さらに、他の空洞を形成する技術として、特許文献２では、陽極化成技術により形成した多孔質シリコン膜を用いた技術が示されている。ここで、多孔質シリコン膜の熱的不安定性が指摘されているが、ゲート長が１００ｎｍ程度以下のＭＯＳＦＥＴでは、熱処理が顕著に低減されており、熱的不安定性が問題とはならない。
また、シリコン基板中の空洞を用いた高移動度トランジスタの例として、特許文献３には、ＳＯＩ薄膜化により反転層における導電帯の電子状態のエネルギー縮退が解除され、有効質量が小さい電子が優先的に誘起され、移動度の向上を実現できる技術が示されている。しかし、これはＳＯＩ薄膜化による高移動度技術であり、歪みを用いた高移動度技術とは異なる。
この構造では、シリコン基板とシリコン・ゲルマニウム膜の格子定数差により発生する、１０５ｃｍ−２台程度の歪みシリコン膜中欠陥の低減が第１の課題である。第２に、その欠陥を抑制するために、格子緩和シリコン・ゲルマニウム膜への化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）技術が提案されているが、その技術を用いても、１．５μｍ程度以上の厚い格子緩和シリコン・ゲルマニウム／濃度傾斜シリコン・ゲルマニウム層を形成する必要があるため、ウエハ作製コストの抑制が課題である。すなわち、コストと高品質化がトレードオフとなっている。
一方、層間絶縁膜とシリコン基板の熱膨張係数差によりシリコン膜に引っ張り応力を印可する方法では、シリコン基板の剛性から、印可できる応力には限界がある。また、貼り合わせＳＯＩ技術によりシリコン基板上のシリコン酸化膜上に歪みシリコン膜を形成する技術では、ＳＯＩ基板を用いるため、基板浮遊効果やセルフヒーティング等を考慮した回路設計をする必要があり、汎用性に劣る。
本発明の目的は、低コストでかつ低欠陥密度を持つ、高移動度の歪みシリコン基板を提供することにある。
請求項１に記載の半導体装置は、ＭＩＳ（金属−絶縁膜−シリコン）型電界効果トランジスタを備えた半導体装置であって、空洞を有するシリコン基板上に形成された格子緩和シリコン・ゲルマニウム膜上に、引っ張り応力が印可された歪みシリコンチャネルを有することを特徴とする。
請求項２に記載の半導体装置は、ＭＩＳ（金属−絶縁膜−シリコン）型電界効果トランジスタを備えた半導体装置であって、空洞を有するシリコン基板上に形成されたシリコン膜上において、層間膜によりチャネルシリコン部に引っ張り応力が印可された歪みシリコンチャネルを有することを特徴とする。
また、少なくとも、一部のＭＯＳＦＥＴが形成される領域のシリコン基板が空洞を有するようにすることができる。
また、形成される空洞の形状は、シリコン基板の深さ方向の空洞の長さに比べて、シリコン基板の表面に平行な方向の空洞の長さの方が長いようにすることができる。
また、形成される空洞の形状は、シリコン基板の表面に平行な方向の空洞の長さに比べて、シリコン基板の深さ方向の空洞の長さの方が長いようにすることができる。
また、形成される空洞の形状は、シリコン基板の表面に平行な方向の空洞の長さが、シリコン基板の深さ方向の空洞の長さと同等であるようにすることができる。
また、空洞がシリコン基板表面に平行な方向において周期的に形成されるようにすることができる。
請求項８に記載の半導体装置の製造方法は、ＭＩＳ（金属−絶縁膜−シリコン）型電界効果トランジスタを備えた半導体装置の製造方法であって、空洞を有するシリコン基板上に形成された格子緩和シリコン・ゲルマニウム膜上に、引っ張り応力が印可された歪みシリコンチャネルを形成する工程と、イオン注入による欠陥形成を行う工程と、それに引き続く熱処理により空洞を形成する工程とを有することを特徴とする。
また、熱処理を酸素を含む雰囲気で行うようにすることができる。
請求項１０に記載の半導体装置の製造方法は、ＭＩＳ（金属−絶縁膜−シリコン）型電界効果トランジスタを備えた半導体装置の製造方法であって、空洞を有するシリコン基板上に形成された格子緩和シリコン・ゲルマニウム膜上に、引っ張り応力が印可された歪みシリコンチャネルを形成する工程と、陽極化成を行う工程と、それに引き続く熱処理により空洞を形成する工程とを有することを特徴とする。
請求項１１に記載の半導体装置の製造方法は、ＭＩＳ（金属−絶縁膜−シリコン）型電界効果トランジスタを備えた半導体装置の製造方法であって、空洞を有するシリコン基板上に形成された格子緩和シリコン・ゲルマニウム膜上に、引っ張り応力が印可された歪みシリコンチャネルを形成する工程と、シリコン基板のエッチングを行う工程と、それに引き続く熱処理により空洞を形成する工程とを有することを特徴とする。
また、熱処理を水素を含む雰囲気で行うようにすることができる。
以上説明したように、本発明により以下のような効果を奏する。即ち、空洞を有するシリコン層の存在するシリコン基板を用いることにより、引っ張り歪みをもつシリコン層を形成でき、電子及び正孔の移動度を向上させ、ＭＩＳＦＥＴの性能向上を実現できる。かつ、濃度傾斜シリコン・ゲルマニウム膜および格子緩和シリコン・ゲルマニウム膜を用いた従来の歪みシリコンチャネルを用いた高移動度デバイスに比べて、コストの大幅な削減が実現できる。
次に、本発明の第１の実施の形態について図２Ａ，図２Ｂ，図２Ｃを参照して詳細に説明する。本発明の第１の実施の形態は、通常のシリコン基板１を主体としている。まず、空洞を有するシリコン層１２を形成するため、ヘリウムイオンを２０ｋｅＶ、２＊１０１６ｃｍ−２の条件で注入する。以下では、乗算を「＊」で表すものとする。
次に、真空中で、４５０℃、２時間の条件で熱処理する。これにより、直径が１００ｎｍの空洞を２００ｎｍのピッチで空洞を有するシリコン層１２を形成する。次に、通常の超高真空（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｃｕｍ： ＵＨＶ）ＣＶＤ法により、７５０℃で、１μｍ厚、２０％Ｇｅ／μｍの薄膜濃度傾斜シリコン・ゲルマニウム膜２１を形成する。
次に、５５０℃で、０．５μｍ厚の格子緩和シリコン・ゲルマニウム膜３を形成する。次に、５５０℃で、１５ｎｍ厚の歪みシリコン膜４を成膜する。ここで、格子緩和シリコン・ゲルマニウム膜３のゲルマニウム濃度は、２０％である。この時、歪みシリコン膜４の膜厚は、臨界膜厚以下である必要がある。この時点での構造を示す横断面図を図２Ａに示す。
次に、通常のシャロートレンチ素子分離（ＳＴＩ）技術により、素子分離領域５を形成する。次に、通常のイオン注入技術により、ウェルとチャネル領域を形成する。例えば、通常の露光技術を用いて、ｎＭＯＳＦＥＴにはボロンイオンを１５ｋｅＶ，５Ｅ１２ｃｍ−２で、ｐＭＯＳＦＥＴには砒素イオンを１００ｋｅＶ，５Ｅ１２ｃｍ−２で注入する。
次に、ゲート絶縁膜６を形成する。例えば、通常の高速加熱工程（ＲＴＰ）装置を用い、窒化酸素ガス（ＮＯ）と酸素の混合ガス中で、９５０℃の熱酸化法により１．２ｎｍの厚さで酸窒化シリコン膜を形成する。次に、ゲート電極として、多結晶シリコン膜を通常のＣＶＤ法により、７５ｎｍの厚さで堆積する。次に、通常の露光技術とエッチング技術により多結晶シリコンゲート電極７を形成する。この時点での構造を示す横断面図を図２Ｂに示す。
次に、通常の斜めイオン注入により、ハロー（ｈａｌｏ）領域９１の不純物を導入する。
例えば、ウエハの法線方向よりゲート電極の長手方向と直交する方向へ３０度程度傾けた方向から、ｎＭＯＳＦＥＴにはＢＦ２イオンを３０ｋｅＶ，２．５Ｅ１３ｃｍ−２で、ｐＭＯＳＦＥＴには砒素イオンを６０ｋｅＶ，２．５Ｅ１３ｃｍ−２で注入する。
例えば、ウエハの法線方向よりゲート電極の長手方向と直交する方向へ３０度程度傾けた方向から、ｎＭＯＳＦＥＴにはＢＦ２イオンを３０ｋｅＶ，２．５Ｅ１３ｃｍ−２で、ｐＭＯＳＦＥＴには砒素イオンを６０ｋｅＶ，２．５Ｅ１３ｃｍ−２で注入する。
次に、通常のイオン注入により、ソース・ドレイン・エクステンション（ＳＤＥ）領域９の不純物を導入する。例えば、ウエハの法線方向より、ｎＭＯＳＦＥＴには砒素イオンを２ｋｅＶ，５Ｅ１４ｃｍ−２で、ｐＭＯＳＦＥＴにはボロンイオンを０．５ｋｅＶ，５Ｅ１４ｃｍ−２で注入する。
次に、通常のＣＶＤ法により酸化シリコン膜を１０ｎｍの厚さで、その後に通常のＣＶＤ法により窒化シリコン膜を４０ｎｍの厚さで堆積する。さらに、通常の異方性ドライエッチングを行うことにより、ゲート電極側壁酸化シリコン膜８およびゲート電極側壁窒化シリコン膜８１を形成する。
次に、ソース・ドレイン領域９２への不純物導入をイオン注入法により行う。例えば、通常の露光技術を用いて、ｎＭＯＳＦＥＴにはボロンイオンを２ｋｅＶ，３Ｅ１５ｃｍ−２で、ｐＭＯＳＦＥＴには砒素イオンを３０ｋｅＶ，３Ｅ１５ｃｍ−２でウエハの法線方向より注入する。その後、不純物活性化の熱処理を行う。例えば、昇温３００度／秒、降温１００度／秒において、１０５０℃，０秒のスパイクアニールを行う。その後、通常の工程により、ゲート電極とソース・ドレイン領域９２上のみにシリサイド膜の形成を行う。例えば、通常のスパッタ法で１０ｎｍ程度の膜厚のニッケル膜を形成し、さらに、通常のスパッタ法で３０ｎｍ程度の膜厚の窒化チタン膜を形成し、次に、４５０℃，３０秒の熱処理を行い、ニッケルシリサイド膜９３を形成する。その後、通常のウェットエッチングにより、余剰の窒化チタン膜とニッケル膜を除去する。
次に、通常のプラズマＣＶＤ法等を用いて、酸窒化シリコン膜の層間絶縁膜１０を形成する。さらに、コンタクト１１や配線を形成してＭＩＳＦＥＴが完成する。この時点での構造を示す横断面図を図２Ｃに示す。
次に、本発明の第１の実施の形態の動作について説明する。シリコン基板１中の空洞に接するシリコン膜が束縛のない状態になるため、その歪みシリコン膜４は格子定数の変化に対して、自由度の高い膜になる。これにより、薄膜濃度傾斜シリコン・ゲルマニウム膜２１および薄膜格子緩和シリコン・ゲルマニウム膜３１を用いても、貫通転位の少ない歪みシリコンチャネルを形成することができる。
さらに、濃度傾斜シリコン・ゲルマニウム膜２および、格子緩和シリコン・ゲルマニウム膜３の薄膜化を実現できるため、コストの大幅な削減ができる。
次に、本発明の第２の実施の形態について図３Ａ，３Ｂ，３Ｃを参照して詳細に説明する。本実施の形態は、通常のシリコン基板１を主体としている。まず、空洞を有するシリコン層１２を形成するため、ヘリウムイオンを２０ｋｅＶ、２＊１０１６ｃｍ−２の条件で注入する。
次に、真空中で、４５０℃、２時間の条件で熱処理する。これにより、直径が１００ｎｍの空洞を２００ｎｍのピッチで空洞を有するシリコン層１２を形成する。次に、通常の超高真空（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｃｕｍ：ＵＨＶ）ＣＶＤ法により、５５０℃で、５００ｎｍ厚の格子緩和シリコン膜４１を成膜する。この時点での構造を示す横断面図を図３Ａに示す。
次に、通常のシャロートレンチ素子分離（ＳＴＩ）技術により、素子分離領域５を形成する。次に、通常のイオン注入技術により、ウェルとチャネル領域を形成する。例えば、通常の露光技術を用いて、ｎＭＯＳＦＥＴにはボロンイオンを１５ｋｅＶ，５Ｅ１２ｃｍ−２で、ｐＭＯＳＦＥＴには砒素イオンを１００ｋｅＶ，５Ｅ１２ｃｍ−２で注入する。
次に、ゲート絶縁膜６を形成する。例えば、通常の高速加熱工程（ＲＴＰ）装置を用い、窒化酸素ガス（ＮＯ）と酸素の混合ガス中で、９５０℃の熱酸化法により１．２ｎｍの厚さで酸窒化シリコン膜を形成する。次に、ゲート電極として、多結晶シリコン膜を通常のＣＶＤ法により、７５ｎｍの厚さで堆積する。次に、通常の露光技術とエッチング技術により多結晶シリコンゲート電極７を形成する。この時点での構造を示す横断面図を図３Ｂに示す。
次に、通常の斜めイオン注入により、ハロー（ｈａｌｏ）領域９１の不純物を導入する。例えば、ウエハの法線方向よりゲート電極の長手方向と直交する方向へ３０度程度傾けた方向から、ｎＭＯＳＦＥＴにはＢＦ２イオンを３０ｋｅＶ，２．５Ｅ１３ｃｍ−２で、ｐＭＯＳＦＥＴには砒素イオンを６０ｋｅＶ，２．５Ｅ１３ｃｍ−２で注入する。
次に、通常のイオン注入により、ソース・ドレイン・エクステンション（ＳＤＥ）領域９の不純物を導入する。例えば、ウエハの法線方向より、ｎＭＯＳＦＥＴには砒素イオンを２ｋｅＶ，５Ｅ１４ｃｍ−２で、ｐＭＯＳＦＥＴにはボロンイオンを０．５ｋｅＶ，５Ｅ１４ｃｍ−２で注入する。
次に、通常のＣＶＤ法により酸化シリコン膜を１０ｎｍの厚さで、その後に通常のＣＶＤ法により窒化シリコン膜を４０ｎｍの厚さで堆積する。さらに通常の異方性ドライエッチングを行うことにより、ゲート電極側壁酸化シリコン膜８およびゲート電極側壁窒化シリコン膜８１を形成する。
次に、ソース・ドレイン領域９２への不純物導入をイオン注入法により行う。例えば、通常の露光技術を用いて、ｎＭＯＳＦＥＴにはボロンイオンを２ｋｅＶ，３Ｅ１５ｃｍ−２で、ｐＭＯＳＦＥＴには砒素イオンを３０ｋｅＶ，３Ｅ１５ｃｍ−２でウエハの法線方向より注入する。その後、不純物活性化の熱処理を行う。例えば、昇温３００度／秒、降温１００度／秒において、１０５０℃，０秒のスパイクアニールを行う。
その後、通常の工程により、ゲート電極とソース・ドレイン領域上のみにシリサイド膜の形成を行う。例えば、通常のスパッタ法で１０ｎｍ程度の膜厚のニッケル膜を形成し、さらに、通常のスパッタ法で３０ｎｍ程度の膜厚の窒化チタン膜を形成し、次に、４５０℃，３０秒の熱処理を行い、ニッケルシリサイド膜９３を形成する。その後、通常のウェットエッチングにより、余剰の窒化チタン膜とニッケル膜を除去する。
次に、通常のプラズマＣＶＤ法を用いて、酸窒化シリコン膜の層間膜（引っ張り応力印可層間絶縁膜）１０１を形成する。ここでこの層間膜は、シリコンに比べて熱膨張係数の小さい膜を用い、後の熱処理後の冷却により、シリコン基板１に引っ張り歪みが印可されることが特徴である。この時、引っ張り歪みは基板表面に垂直な面に直交する２軸応力であることも特徴である。また、同じ膜厚の層間膜を用いた場合、通常のシリコン基板１よりも空洞を有するシリコン層１２の方が大きな歪みを印可できる。さらにコンタクト１１や配線を形成してＭＩＳＦＥＴが完成する。この時点での構造を示す横断面図を図３Ｃに示す。
次に、本発明の第２の実施の形態の動作について説明する。シリコン基板１中の空洞に接するシリコン膜が束縛のない状態になるため、その格子緩和シリコン膜４１は格子定数の変化に対して、自由度の高い膜になる。これにより、酸窒化シリコン膜の層間膜（引っ張り応力印可層間絶縁膜）１０１の応力を効果的に格子緩和シリコン膜４１に印可でき、貫通転位の少ない歪みシリコンチャネルを形成することができる。
さらに、濃度傾斜シリコン・ゲルマニウム膜２および格子緩和シリコン・ゲルマニウム膜３を用いた従来の歪みシリコンチャネルを用いた高移動度デバイスに比べて、格子緩和シリコン膜４１の膜厚が薄いため、コストの大幅な削減が実現できる。
次に、本発明の第３の実施の形態について図４Ａ，４Ｂ，４Ｃを参照して詳細に説明する。本実施の形態は、通常のシリコン基板１を主体としている。任意の部分に空洞を持つシリコン基板を形成するため、空洞を形成する領域が開口したヘリウムイオン注入を遮蔽するシリコン酸化膜ハードマスク１３を形成する。
まず、通常のＣＶＤ法で、シリコン酸化膜を１μｍ形成する。さらに、通常の露光技術、及びドライエッチング法により、開口部を形成する。次に、一部の領域に空洞を有するシリコン層１４を形成するため、ヘリウムイオンを２０ｋｅＶ、２＊１０１６ｃｍ−２の条件で注入する。この時点での構造を示す横断面図を図４Ａに示す。
次に、真空中で、４５０℃、２時間の条件で熱処理する。これにより、直径が１００ｎｍの空洞を２００ｎｍのピッチで、一部の領域に空洞を有するシリコン層１４を形成する。この時点での構造を示す横断面図を図４Ｂに示す。
次に、通常の超高真空（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｃｕｍ：ＵＨＶ）ＣＶＤ法により、５５０℃で、５００ｎｍ厚のシリコン膜を成膜する。この工程により、一部の領域に空洞を有するシリコン層１４上に、格子緩和シリコン膜４１を有するシリコン基板１を形成することができる。この時点での構造を示す横断面図を図４Ｃに示す。
次に、第３の実施の形態の動作について説明する。空洞が存在する領域のＭＩＳＦＥＴでは、単位面積当たりの熱伝導率が低くなる。その領域にＩ／Ｏ素子、特にＥＳＤ素子など、電流が過度に流れる素子を形成すると、発熱により素子性能が劣化する。そこで、そのような素子を空洞のない領域に形成することにより、発熱による素子性能が劣化を抑制し、かつ発熱が顕著でないＭＩＳＦＥＴの移動度を向上させることができる。
ここまで、空洞を形成する技術として、軽元素イオン注入と熱処理を用いた工程を示したが、特開２０００−１２８５８に示されている、エッチング及び減圧水素中熱処理を用いた工程や、特許３２５７５８０に示されている、多孔質シリコン膜を用いた技術を用いても同様の効果を得られることは言うまでもない。
以上説明したように、本実施の形態は、空洞を有するシリコン基板１上に形成された格子緩和シリコン・ゲルマニウム膜３の格子緩和を促す。すなわち、膜構造は、歪みシリコン／格子緩和シリコン・ゲルマニウム／濃度傾斜シリコン・ゲルマニウム／空洞を有するシリコン層／シリコン基板である。この構造により、空洞で転位を終端させて欠陥密度を低減し、さらに、空洞上の濃度傾斜シリコン・ゲルマニウム膜の格子定数変動性を向上させ、その膜厚を薄膜化することができる。次に、空洞を有するシリコン基板上に形成されたシリコン膜の応力柔軟性を向上させる。すなわち、膜構造は、歪みシリコン／空洞を有するシリコン層／シリコン基板である。この構造により、空洞で転位を終端させて欠陥密度を低減し、さらに、空洞上のシリコン層の応力柔軟性を向上させ、層間膜からの応力を有効に印可することができる。これにより、低欠陥、低コストで形成できる歪みシリコンチャネルにより、移動度向上を実現することができる。
なお、本発明は、高移動度シリコンチャネルを有するＭＩＳＦＥＴ半導体装置及びその製造方法に関するものであれば、あらゆるものに適用することが可能であり、その利用の可能性において何ら限定するものではない。
幾つかの好適な実施の形態及び実施例に関連付けして本発明を説明したが、これら実施の形態及び実施例は単に実例を挙げて発明を説明するためのものであって、限定することを意味するものではないことが理解できる。本明細書を読んだ後であれば、当業者にとって等価な構成要素や技術による数多くの変更および置換が容易であることが明白であるが、このような変更および置換は、添付の請求項の真の範囲及び精神に該当するものであることは明白である。
Claims (12)
- ＭＩＳ（金属−絶縁膜−シリコン）型電界効果トランジスタを備えた半導体装置であって、
空洞を有するシリコン基板上に形成された格子緩和シリコン・ゲルマニウム膜上に、引っ張り応力が印可された歪みシリコンチャネルを有する半導体装置。 - ＭＩＳ（金属−絶縁膜−シリコン）型電界効果トランジスタを備えた半導体装置であって、
空洞を有するシリコン基板上に形成されたシリコン膜上において、層間膜によりチャネルシリコン部に引っ張り応力が印可された歪みシリコンチャネルを有する半導体装置。 - 少なくとも、一部のＭＯＳＦＥＴが形成される領域の前記シリコン基板が前記空洞を有する請求項１または２に記載の半導体装置。
- 形成される前記空洞の形状は、前記シリコン基板の深さ方向の前記空洞の長さに比べて、前記シリコン基板の表面に平行な方向の前記空洞の長さの方が長い請求項１又は２に記載の半導体装置。
- 形成される前記空洞の形状は、前記シリコン基板の表面に平行な方向の前記空洞の長さに比べて、前記シリコン基板の深さ方向の前記空洞の長さの方が長い請求項１又は２に記載の半導体装置。
- 形成される前記空洞の形状は、前記シリコン基板の表面に平行な方向の前記空洞の長さが、前記シリコン基板の深さ方向の前記空洞の長さと同等である請求項１又は２に記載の半導体装置。
- 前記空洞が前記シリコン基板表面に平行な方向において周期的に形成されている請求項１又は２に記載の半導体装置。
- ＭＩＳ（金属−絶縁膜−シリコン）型電界効果トランジスタを備えた半導体装置の製造方法であって、
空洞を有するシリコン基板上に形成された格子緩和シリコン・ゲルマニウム膜上に、引っ張り応力が印可された歪みシリコンチャネルを形成する工程と、
イオン注入による欠陥形成を行う工程と
それに引き続く熱処理により前記空洞を形成する工程と
を有する半導体装置の製造方法。 - 前記熱処理を酸素を含む雰囲気で行う請求項８に記載の半導体装置の製造方法。
- ＭＩＳ（金属−絶縁膜−シリコン）型電界効果トランジスタを備えた半導体装置の製造方法であって、
空洞を有するシリコン基板上に形成された格子緩和シリコン・ゲルマニウム膜上に、引っ張り応力が印可された歪みシリコンチャネルを形成する工程と、
陽極化成を行う工程と、
それに引き続く熱処理により空洞を形成する工程と
を有する半導体装置の製造方法。 - ＭＩＳ（金属−絶縁膜−シリコン）型電界効果トランジスタを備えた半導体装置の製造方法であって、
空洞を有するシリコン基板上に形成された格子緩和シリコン・ゲルマニウム膜上に、引っ張り応力が印可された歪みシリコンチャネルを形成する工程と、
シリコン基板のエッチングを行う工程と、
それに引き続く熱処理により空洞を形成する工程と
を有する半導体装置の製造方法。 - 前記熱処理を水素を含む雰囲気で行う請求項１０または１１に記載の半導体装置の製造方法。
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