JP6032963B2 - Ｓｏｉ基板、ｓｏｉ基板の製造方法および半導体装置の製造方法 - Google Patents

Ｓｏｉ基板、ｓｏｉ基板の製造方法および半導体装置の製造方法 Download PDF

Info

Publication number
JP6032963B2
JP6032963B2 JP2012138384A JP2012138384A JP6032963B2 JP 6032963 B2 JP6032963 B2 JP 6032963B2 JP 2012138384 A JP2012138384 A JP 2012138384A JP 2012138384 A JP2012138384 A JP 2012138384A JP 6032963 B2 JP6032963 B2 JP 6032963B2
Authority
JP
Japan
Prior art keywords
region
silicon
nitrogen concentration
soi substrate
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012138384A
Other languages
English (en)
Other versions
JP2014003194A5 (ja
JP2014003194A (ja
Inventor
和夫 國米
和夫 國米
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2012138384A priority Critical patent/JP6032963B2/ja
Priority to US13/921,063 priority patent/US9059087B2/en
Publication of JP2014003194A publication Critical patent/JP2014003194A/ja
Publication of JP2014003194A5 publication Critical patent/JP2014003194A5/ja
Application granted granted Critical
Publication of JP6032963B2 publication Critical patent/JP6032963B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0232—Optical elements or arrangements associated with the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は絶縁部が窒素を含有するＳＯＩ基板に関する。
半導体素子が形成されるシリコン部が絶縁部の上に設けられたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の使用は、半導体装置の性能を向上する上で有効である。特許文献１には、絶縁部が窒素を含むことで、シリコン部への不純物の拡散を抑制できることが記載されている。特許文献２にはプラズマ窒化処理によって絶縁部へ窒素を導入することが記載されている。
特開２００２−１７０９４２号公報 特開２０１１−０７７５０４号公報
しかし、従来の技術では窒素を導入しても、シリコン部への不純物の拡散の抑制が十分でなかった。そこで本発明は、シリコン部への不純物の拡散を十分に抑制できるＳＯＩ基板を提供することを目的とする。
本発明の一様態は、シリコン部と、基部と、前記シリコン部と前記基部との間に設けられ、シリコン化合物で構成された絶縁部を有し、前記絶縁部は、前記シリコン部の側から順に、第１領域と第２領域と第３領域とを有し、前記第１領域の窒素濃度は前記第２領域の窒素濃度および前記第１領域の酸素濃度より低く、前記第３領域の窒素濃度は前記第２領域の窒素濃度および前記第３領域の酸素濃度より低く、前記第３領域は酸素濃度分布において極大値を示し、前記第１領域の厚みが前記第３領域の厚みより大きいことを特徴とするＳＯＩ基板に関する。
また、本発明の一様態は、シリコン板の上の酸化シリコン膜にプラズマ窒化処理を施すことによって形成された絶縁膜を、酸素を含む雰囲気中、５００度より高く１２００度以下の温度で熱処理することで前記絶縁膜表面を酸化する工程と、前記シリコン板と基材とを、前記熱処理された前記絶縁膜を介して接合する工程と、を有することを特徴とするＳＯＩ基板の製造方法に関する。
本発明の別の一様態は、シリコン板に酸化処理を施すことにより酸化シリコン膜を形成する工程と、前記酸化シリコン膜にプラズマ窒化処理を施すことによって絶縁膜を形成する工程と、前記絶縁膜を、酸素を含む雰囲気中、５００度より高く１２００度以下の温度で熱処理することで前記絶縁膜表面を酸化する工程と、前記シリコン板に半導体素子を形成する工程と、を有することを特徴とする半導体装置の製造方法に関する。
また、本発明の別の一様態は、シリコン部と、基部と、前記シリコン部と前記基部の間に設けられ、第１乃至第３の領域を有するシリコン化合物を有する絶縁部と、を有するＳＯＩ基板を用意する工程と、前記シリコン部に光電変変換素子を形成する工程と、前記基部及び前記第３の領域を除去する工程と、前記第３の領域が除去された前記絶縁部上に、カラーフィルタ及びマイクロレンズの少なくとも一方を形成する工程と、を有し、
前記絶縁部は、前記シリコン部の側から順に、前記第１領域、前記第２領域、及び前記第３領域とを有し、前記第１領域の窒素濃度は前記第２領域の窒素濃度および前記第１領域の酸素濃度より低く、前記第３領域の窒素濃度は前記第２領域の窒素濃度および前記第３領域の酸素濃度より低く、前記第１領域の厚みが前記第３領域の厚みより大きいことを特徴とする半導体装置の製造方法に関する。
また、上記課題を解決するための本発明は、ＳＯＩ基板の製造方法であって、シリコン板の上の酸化シリコン膜にプラズマ窒化処理を施すことによって形成された絶縁膜を、酸素を含む雰囲気中で熱処理することを特徴とする。
本発明によれば、シリコン部への不純物の拡散を抑制できるＳＯＩ基板を提供することができる。
（Ａ）ＳＯＩ基板の一例の断面模式図、（Ｂ）ＳＯＩ基板の濃度分布の一例。 ＳＯＩ基板の製造方法の一例の断面模式図。 半導体装置の製造方法の一例の模式図。 半導体装置の製造方法の一例の模式図。 （Ａ）ＳＯＩ基板の窒素濃度の変化の一例、（Ｂ）ＳＯＩ基板の濃度分布の一例。
＜第１実施形態＞
第１実施形態として、ＳＯＩ基板についてその構造の一例を説明する。図１（Ａ）はＳＯＩ基板１の断面模式図である。ＳＯＩ基板１はシリコン部２５と、絶縁部２０と基部２４とを有している。絶縁部２０はシリコン部２５側から基部２４に向かって順に、第１領域２１、第２領域２２、第３領域２３を有している。つまり、第１領域２１はシリコン部２５と第２領域２２の間に位置し、第２領域２２は第１領域２１と第３領域２３の間に位置し、第３領域２３は第２領域２２と基部２４との間に位置する。
シリコン部２５は単結晶シリコンで構成されている。シリコン部２５はｐ型あるいはｎ型と適当な量の不純物を含み得る。絶縁部２０はシリコン化合物で構成されている。具体的には、絶縁部２０は少なくともシリコンと酸素と窒素で構成されている。絶縁部２０は、これら３つの元素のみで構成することができるが、水素などの他の元素を含んでいてもよい。絶縁部２０の主たる材料は酸化シリコンであり、絶縁部２０に含まれる窒素は、イオンまたは原子として単独で存在するか、シリコンと結合した窒化シリコンあるいは酸窒化シリコンとして存在している。シリコンの濃度に比べて酸素の濃度が低い部分をシリコン部２５とみなすことができる。なお、シリコン部２５にもわずかな窒素が不純物として存在し得る。基部２４は、シリコン部２５および絶縁部２０よりも厚く、ＳＯＩ基板を半導体装置の製造に実用的に扱えるだけの十分な厚み（０．１ｍｍ〜１ｍｍ）を有している。基部２４は金属などの導電体、ガラスなどの絶縁体またはシリコンなどの半導体で構成されている。ＳＯＩ基板に生じる応力を低減する上では、基部２４を単結晶シリコンで構成することが好ましい。
本実施形態では絶縁部２０の酸素と窒素の濃度分布がとりわけ重要である。図１（Ｂ）は、絶縁部２０およびシリコン部２５における構成元素の濃度分布の一例を、シリコンを破線で、酸素を実線で、窒素を点線で、それぞれ示している。図１（Ｂ）の横軸は、絶縁部２０と基部２４との界面を基準面として、基部２４からシリコン部２５へ向かう方向（ＳＯＩ基板の厚み方向）における基準面からの距離を示している。図１（Ｂ）の縦軸は、各原子の濃度を示している。なお、図１（Ｂ）では基準面からの任意の位置における異種原子同士の濃度の高低関係を示しているが、必ずしも縦軸のスケール通りの比率には示していない。例えば、任意の位置における異種原子同士の濃度がグラフ上では半分になっているとしても、実際には濃度は半分であるとは限らない。
図１（Ｂ）に示す様に、窒素濃度と酸素濃度のいずれも絶縁部２０とシリコン部２５との境界近傍で急激に変化しており、シリコン部２５内での窒素と酸素の濃度は、絶縁部２０内の窒素と酸素の濃度に比べて、低くなっている。シリコン濃度も絶縁部２０とシリコン部２５との境界近傍で急激に変化しており、絶縁部２０内でのシリコンの濃度は、シリコン部２５内のシリコンの濃度に比べて、低くなっている。巨視的には、各元素の濃度変化は急激ではあるが、第１領域２１はシリコン部２５に連続しており、微視的には濃度分布は連続的に変化している。
上述した第１領域２１、第２領域２２、第３領域２３はシリコン部２５に対する位置関係に加えて、窒素濃度分布によって規定されうる。窒素濃度分布は厚み方向において極大値を１つ示す。窒素濃度分布が極大値を示す位置は第２領域２２に含まれる。図１（Ｂ）に示す様に、第１領域２１では窒素濃度が所定値Ｓ未満である。第２領域２２では窒素濃度が所定値Ｓ以上である。そして、第３領域２３では窒素濃度が所定値Ｓ未満である。つまり、第１領域２１の窒素濃度および第３領域２３の窒素濃度は第２領域２２の窒素濃度より低い。第１領域２１と第２領域２２との境界および第２領域２２と第３領域２３との境界での窒素濃度は所定値Ｓであり、これら境界は便宜的に第２領域２２に含められる。典型的には第２領域２２における窒素濃度分布の極大値は、絶縁部２０における窒素濃度の最大値を示す。第１領域２１や第３領域２３には窒素は存在しなくてもよいが、第２領域２２の窒素は第１領域２１や第３領域２３に向かって拡散しうるため、典型的には、第１領域２１や第３領域２３には第２領域２２より少ない量の窒素が存在する。
本例の酸素濃度分布は厚み方向において２つの極大値ＯＡ，ＯＣを示し、それらの間に１つの極小値ＯＢを示している。極大値とは、濃度が増加傾向から減少傾向に転じる値であり、極小値とは、濃度が減少傾向から増加傾向に転じる値である。酸素濃度分布の一方の極大値（第１の極大値）ＯＡを示す位置は第１領域２１に含まれ、酸素濃度分布の他方の極大値（第２の極大値）ＯＣを示す位置は第３領域２３に含まれる。酸素濃度分布の極小値ＯＢを示す位置は第２領域２２に含まれる。なお、酸素濃度分布は極大値および極小値の少なくとも一方を有しなくてもよい。例えば絶縁部２０の一端から他端まで酸素濃度が単調に減少あるいは増加してもよい。また、第３領域２３において酸素濃度分布の極大値ＯＣが存在せずに、第２領域２２に存在する酸素濃度分布の極小値ＯＢから絶縁部２０の第３領域２３側の表面に向けて酸素濃度が単調に増加する場合が考えられる。また、第１領域２１や第３領域２３ではなく第２領域２２が酸素濃度分布の極大値を示してもよいし、第２領域２２ではなく第１領域２１や第３領域２３が酸素濃度分布の極大値を示してもよい。
第１領域２１では酸素濃度が窒素濃度よりも高い。また、第３領域２３でも酸素濃度が窒素濃度よりも高い。第２領域２２は窒素濃度が酸素濃度よりも高い部分と、酸素濃度が窒素濃度よりも高い部分の少なくとも一方を有しうる。本例では、第２領域２２において、窒素濃度が酸素濃度よりも高い部分の両側に酸素濃度が窒素濃度よりも高い部分が位置する。窒素濃度分布の極大値ＮＢは酸素濃度分布の極小値ＯＢよりも大きいことが好ましいが酸素濃度分布の極小値ＯＢ以下であってもよい。
また、本例では、酸素濃度分布が第１の極大値ＯＡを示す位置における窒素濃度は酸素濃度分布の第１の極大値ＯＡよりも低い。窒素濃度分布が極大値ＮＢを示す位置における酸素濃度は窒素濃度の極大値ＮＢよりも低い。酸素濃度分布が第２の極大値ＯＣを示す位置における窒素濃度は酸素濃度分布の第２の極大値ＯＣよりも低い。窒素濃度の最大値は十分に高いことが不純物の拡散を抑制する上で好ましい。窒素濃度分布の極大値は酸素濃度分布の極大値の少なくとも一方より低くてもよいが、本例のように窒素濃度分布の極大値ＮＢは酸素濃度分布の２つの極大値ＯＡ、ＯＣの両方よりも高いことが好ましい。上記した所定値Ｓは絶縁部２０における酸素濃度の最小値あるいは酸素濃度分布の極小値ＯＢより大きく設定されることが望ましい。所定値Ｓは実用的には１原子％以上である。典型的な窒素濃度分布の極大値は２原子％以上３０原子％以下である。窒素濃度分布は、絶縁部２０の窒素濃度の極大値が絶縁部２０の窒素濃度の最大値と一致することが望ましい。
絶縁部２０に存在する窒素は、シリコン部２５への不純物の拡散を抑制するのに有効である。この不純物は主に基部２４に存在する金属元素や半金属元素である。特に、ホウ素は拡散し易く、また半導体素子の動作に大きな影響を与えるが、窒素はホウ素の拡散を低減可能である。基部２４が不純物としてホウ素含有するシリコンで構成されている場合には、本実施形態が特に好適であるといえる。なお、ホウ素を含有するシリコンはｐ型シリコンに限ったものではなく、ドナーの量によってはｎ型シリコンであってもよい。
上述したように、不純物の拡散を抑制する窒素が主に第２領域２２に設けられており、第２領域２２が不純物の拡散抑制領域として機能し得る。ここで第２領域２２よりもシリコン部２５側に位置する第１領域２１は第２領域２２の窒素のシリコン部２５への影響を抑制する緩衝領域として機能し得る。酸素は窒素に比べてシリコン部２５に対する親和性が高いためである。窒素のシリコン部２５への影響の一つにとしては、シリコン部２５表面（シリコン部２５と絶縁部２０との界面）でのエネルギーギャップに準位が発生することが挙げられる。このような準位は、シリコン部２５に形成されるトランジスタに１／ｆノイズ等のランダムノイズを生じる場合がある。
さて、第３領域２３は第２領域２２の補助領域として機能し得る。図５（Ａ）は絶縁部２０の窒素濃度の経時変化を示している。線Ｘは第３領域２３を設けた場合の窒素濃度の変化を示しており、線Ｙは第３領域２３を設けない場合の窒素濃度の変化を示している。図５（Ａ）から明らかなように、線Ｙは窒素濃度の明らかな低下を示し、線Ｘは窒素濃度の低下が緩やかである。つまり、第３領域２３を設けることで窒素濃度の低下が抑制されている。ここでは経時変化としているが、半導体装置の製造において必然的に生じるＳＯＩ基板の加熱は、経時変化と同様に窒素濃度の低下を生じさせることが分かっている。経時変化によって絶縁部２０の窒素濃度が大きく低下したＳＯＩ基板を用いて半導体装置を製造する場合や、半導体装置の製造過程で絶縁部２０の窒素濃度が大きく低下する場合が想定される。このように絶縁部２０の窒素濃度が低い場合、絶縁部２０が十分に不純物の拡散を抑制できず、所望の半導体装置の性能が得られない可能性がある。比較的窒素を多く含む第２領域２２の、シリコン部２５とは反対側に、比較的酸素を多く含む第３領域２３を配することで、このような半導体装置の性能の低下を抑制することができる。なお、ここでいう「比較的窒素を多く含む領域」とは、酸素に比べて窒素を多く含む領域、あるいは、他の領域の窒素濃度に比べて窒素濃度が高い領域を意味する。また「比較的酸素を多く含む領域」とは、窒素に比べて酸素を多く含む領域、あるいは、他の領域の酸素濃度に比べて酸素濃度が高い領域を意味する。
絶縁部２０の厚みは任意に定めることができ、例えば、１ｎｍ以上１０００ｎｍ以下の厚みに設定することが出来る。絶縁部２０の厚みが大きいほどシリコン部２５への不純物の拡散の抑制は容易になる。しかし、厚い絶縁部２０はＳＯＩ基板の応力の問題を生じ得る。また、絶縁部２０をバックゲートのゲート絶縁膜として用いる場合には、絶縁部２０を少なくとも５０ｎｍ未満、好ましくは１０ｎｍ以下とすることが望ましい。本実施形態の構成によれば、例え絶縁部２０の厚みが５０ｎｍ未満であっても、不純物の拡散を抑制することが可能となる。詳しくは後述するが、本実施形態によれば、絶縁部２０の厚みが例えば２〜１０ｎｍであっても高性能な撮像装置を製造することができる。特に、撮像装置は記憶装置や演算装置などの半導体装置に比べて不純物の影響が画質として性能に如実に表れるため、不純物の制御が肝心である。
絶縁部２０に占める第１〜第３領域の割合（厚み）については、適宜定めることができる。第１領域２１の厚みＴ１が第３領域２３の厚みＴ３よりも大きいことが好ましい。換言すれば、第２領域２２はシリコン部２５よりもむしろ基部２４の近くに位置することが好ましい。これによりシリコン部２５への第２領域２２の窒素の影響を低減することができる。第３領域２３が厚くある必要はない。典型的には、第３領域２３の厚みが第１領域２１と第２領域２２の厚みの和よりも小さく（Ｔ３＜Ｔ１＋Ｔ２）、より典型的には第３領域２３の厚みＴ３が第１領域２１と第２領域２２のそれぞれの厚みよりも小さい。例えば、第３領域２３の厚みＴ３は５ｎｍ未満であり、第２領域２２の厚みＴ２は１０ｎｍ以下である。第３領域２３の厚みＴ３は１ｎｍ以下であり得る。また、第２領域２２の厚みＴ２は第１領域２１の厚みＴ１よりも大きいことが好ましい。第２領域２２の厚みＴ２が極端に小さいと、不純物が第２領域２２を容易に通過してしまう可能性があるからである。しかし、絶縁部２０が厚い（例えば５０ｎｍ以上）場合には、第２領域２２の厚みＴ２を第１領域２１の厚みＴ１よりも小さくすることもできる。そうすることで、シリコン部２５への窒素の影響を低減できる。
以上説明したように、本実施形態のＳＯＩ基板１はシリコン部２５への不純物の拡散を抑制することができ、ＳＯＩ基板１を用いることで高性能な半導体装置を製造することができる。
＜第２実施形態＞
第２実施形態として、ＳＯＩ基板の製造方法の一例を説明する。図２（Ａ）〜（Ｆ）は本実施例による半導体装置の製造方法を工程順に示す図である。第１実施形態にて説明した事項を参照して製造方法を説明する。
（工程Ａ）
図２（Ａ）に示す様に工程Ａでは、少なくとも一部がＳＯＩ基板のシリコン部２５となる単結晶シリコンからなるシリコン板１９を用意し、シリコン板１９の表面に酸化処理を施す。この酸化処理により、シリコン板１９上に絶縁部２０の母材となる酸化シリコン膜である絶縁膜２０１を形成する。
シリコン板１９としては、一般的なシリコンウエハを用いることができる。シリコン板１９の径・厚さ・不純物濃度、導電型などは、目的に応じてさまざまな仕様をとることが可能である。
酸化シリコン膜の形成は、常温常圧の大気中にシリコン板１９を放置する自然酸化でもよいが、シリコン板１９に酸化処理を施して、自然酸化ではなく人工酸化によって行うことが望ましい。シリコンウエハに自然酸化膜が形成されている場合、酸化処理を施す前に自然酸化膜を除去しておくと良い。酸化処理を用いれば、自然酸化膜に比べて化学量論的組成に近く均一な酸化シリコン膜を得ることができる。酸化処理としては、熱酸化処理が好ましいが、ラジカル酸化処理、プラズマ酸化処理、減圧ＣＶＤ処理などを用いることが可能である。
本実施形態では、常圧の熱酸化処理によって厚さ２〜１０ｎｍの酸化シリコン膜を形成する。この時の熱酸化条件としては温度を７００〜１２００℃として、酸素または水素と酸素混合気体中で行なうことが可能である。この場合、シリコン板１９の両面に酸化シリコン膜が形成されるが、本実施形態には直接関係しない裏面側の酸化シリコン膜の記載は省略する。
図２（Ｂ）に示す工程Ｂでは、絶縁膜２０１の表面にプラズマ窒化処理を施すことによって、絶縁膜２０１に窒素を含有する領域を形成する。このプラズマ窒化処理により、第１領域２１の前身となる第１領域２１２と、第２領域２２の前身となる第２領域２２２とを有する絶縁膜２０２が形成される。第１領域２１２は酸素濃度が窒素濃度よりも高く、第２領域２２２は窒素濃度が酸素濃度よりも高くなるようにすると良い。
プラズマ窒化の条件としては温度２５０〜５００℃、圧力６．７〜１０００Ｐａ、ＲＦ出力８００〜４０００Ｗ、アルゴン５００〜２０００ｓｃｃｍ、窒素１５０〜２００ｓｃｃｍで行なうことができる。この条件では、窒素濃度分布の極大値（最大値）を２原子％以上３０原子％以下とした絶縁膜２０２を得ることが可能である。またプラズマ発生用電源としてマイクロ波でなく、１３．５６ＭＨｚの高周波電源を用いることも可能である。このときのプラズマ窒化の条件としては、誘導結合プラズマ（ＩＣＰ）で窒素を用いる場合、温度１０〜１００℃、圧力０．６〜６６．７Ｐａ、ＲＦ出力２００〜２０００Ｗの範囲で同様の窒素濃度の窒化シリコン層を得ることが可能である。またＩＣＰでアンモニアを用いる場合、温度４００〜６００℃、圧力０．６〜６６．７Ｐａ、ＲＦ出力２００〜８００Ｗの範囲で行なうことが可能である。この他プラズマ源としてマグネトロンプラズマ（ＭＭＴ）を用いる場合、温度２５〜６５０℃、圧力１．０〜１３３．３Ｐａ、ＲＦ出力１５０〜４００Ｗの範囲で行なうことが可能である。
例えば、マイクロ波によるプラズマ窒化処理を行なって、絶縁膜２０２の最高窒素濃度を１８原子％とすることができる。この時のプラズマ窒化処理条件は温度４００℃、圧力４０Ｐａ、ＲＦ周波数２．４５ＧＨｚ、ＲＦ出力１８００Ｗ、アルゴン７５０ｓｃｃｍおよび窒素１５０ｓｃｃｍの混合気体を用いて、時間１１０ｓｅｃである。
図２（Ｃ）に示す工程Ｃでは、絶縁膜２０２を酸素を含む雰囲気で熱処理する。この熱処理によって、絶縁膜２０２から酸素濃度分布および窒素濃度分布を異ならせる。この熱処理の間に、絶縁膜２０２の表面の酸化、絶縁膜２０２内の酸素の絶縁膜２０２の表面近傍への凝集、および絶縁膜２０２の表面近傍の窒素の絶縁膜２０２の表面からの拡散等の少なくともいずれかが生じている。典型的には、絶縁膜２０２の表面の酸化が少なくとも生じる。この処理によって、図１（Ａ）の絶縁部２０と実質的に同じ構造を有する絶縁膜２０３が形成される。つまり、絶縁膜２０３は、第１領域２１に実質的に等しい第１領域２１３、第２領域２２に実質的に等しい第２領域２２３、および第３領域２３に実質的に等しい第３領域２３３を、シリコン板１９側から順に有する。この時点では絶縁膜２０３は雰囲気に露出している。
なお、酸素を含む雰囲気での熱処理として、例えば、減圧下でのドライ酸化処理を行なって、絶縁膜２０２の表面側に１ｎｍ以下の厚みの第３領域２３３を形成することで絶縁膜２０３が形成される。この時の熱処理条件は温度１１００℃、圧力１３３Ｐａ、酸素３０００ｓｃｃｍ、時間１０ｓｅｃである。酸素を含む雰囲気での熱処理条件としては、温度５００〜１２００℃、圧力２６．７〜６６７Ｐａ、時間５〜６０ｓｅｃの範囲である。熱処理時の雰囲気としては、酸素単体のみならず、これに水素、窒素、ヘリウムのいずれかの気体を含む雰囲気で行なうことが可能である。また常圧下における同様の熱処理も適用することが可能である。
また、本工程では、絶縁膜２０３の厚みおよび熱処理条件によっては、絶縁膜２０３の両面で酸化が生じ得る。つまり、絶縁膜２０３の表面（第２領域２２２の表面）のみならず、第２領域２２２とシリコン板１９との間、特に第１領域２１２とシリコン板１９との間でも、酸化が生じ得る。しかし、窒素に比べて酸素が多い領域と酸素に比べて窒素が多い領域とでは、酸化の程度が異なり、酸素に比べて窒素が多い領域の酸化が窒素に比べて酸素が多い領域よりも支配的となる。プラズマ窒化処理によって形成された第２領域２２２によって、窒素濃度は絶縁膜２０２のシリコン板１９側よりも表面側で高くなっている。そのため、本工程では、絶縁膜２０３の表面側に酸素濃度が高い第３領域２３３を形成することが出来る。
図２（Ｄ）に示す工程Ｄでは、用意した基材とシリコン板１９とを、絶縁膜２０３を介して貼り合わせてこれらを接合する。この基材がＳＯＩ基板の基部２４を構成する。基材は絶縁体、導電体または半導体であるが、市販のシリコンウエハなどのシリコン板が好ましい。ホウ素を含むシリコン板、例えば基材がｐ型シリコンウエハである場合には、本実施形態が好適である。
工程Ｄでは、例えば、常温・常圧のクリーンルームにて、大気中で２枚のシリコン板（シリコン板１９と基材）を重ね合せる。その後、温度９００〜１３００℃、時間３０〜１８０ｍｉｎの熱処理を行なって、脱水縮合による貼り合わせを行うことができる。この他、ＳＯＩ基板製造技術で公知の基板貼り合わせ技術を採用することが可能である。
なお、基材の貼り合わせに伴って、基部２４の不純物がシリコン部２５へ向かって拡散し得る。しかしながら、上述したように、この不純物は絶縁膜２０３によって形成された絶縁部２０、特に第２領域２２によって第１領域２１およびシリコン部２５への拡散が抑制される。本工程以降、第２領域２２のおよび第３領域２３には基部２４から拡散してきた不純物が存在する可能性がある。
図２（Ｅ）に示す工程Ｅでは、シリコン板１９に薄化処理を施すことにより、絶縁部２０上にシリコン板１９の一部としてのシリコン部２５を形成する。ここでは公知の薄化技術を用いることが可能である。例えば、まず、グラインダやＥＬＩＤ（ＥｌｅｃｔｒｏＬｙｔｉｃ Ｉｎ−ｐｒｏｃｅｓｓ Ｄｒｅｓｓｉｎｇ）などの研削による第１薄化処理を行なう。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）やＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）などの手法で所望の厚みとなるまで、シリコン板１９を薄化する第２薄化処理を行う。さらに、ラッピングやライトエッチングなどで表面を平坦に仕上げる第３薄化処理を行うことが可能である。この他、薄化方法として剥離層や選択エッチング層をシリコン板１９に設けるＳｍａｒｔＣｕｔを採用できる。また、多孔質シリコン層上にエピタキシャル単結晶シリコン層を形成したシリコン板１９を用いるＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ ＴＲＡＮｓｆｅｒ）を応用することも可能である。
以上の様にしてＳＯＩ基板１を製造することが出来る。
以上の製造方法において、図５（Ａ）に示した窒素濃度の低下について鋭意検討を行ったところ、工程Ｂと工程Ｃの間で、窒素濃度が低下しやすいことが分かった。図５（Ａ）の具体例を挙げると、プラズマ窒化後８時間の時点での窒素濃度の減少量は、酸素を含む雰囲気で熱処理したものは０．３％以下であったのに対して、熱処理を行なっていないものは５％以上であった。ここで、図５（Ｂ）を用いて、工程Ｂの後であって工程Ｃの前の状態における、ＳＯＩ基板１の厚み方向における各原子の濃度分布を示す説明する。図５（Ｂ）の縦軸および横軸は、図１（Ｂ）で示した濃度分布のグラフの縦軸および横軸と同様である。
図５（Ｂ）は、絶縁部２０およびシリコン部２５における構成元素の濃度分布の一例を、シリコンを破線で、酸素を実線で、窒素を点線で、それぞれ示している。破線と実線と点線のそれぞれについて、太線は工程Ｂの後であって工程Ｃの前の状態を示し、細線は工程Ｃの後の状態を示している。なお、図１（Ｂ）で示した濃度分布は工程Ｃの後の状態とほとんど同じである。
つまり、工程Ｃの前後で、窒素濃度分布および酸素濃度分布が、細線から太線の様に変化する。工程Ｃの前には太点線で示す様に第２領域２２２には窒素濃度分布の極大値が現れている。また、太実線で示す様に、第１領域２１２に酸素濃度分布の極大値が現れている。これが、工程Ｃにおける熱処理を経ると、酸素濃度分布の極大値がシリコン板１９側に移動して第１の極大値を示すようになる。そして、窒素濃度分布の極大値もシリコン板１９側に移動する。そして、窒素濃度分布が新たな極大値を取る領域と表面との間に酸素濃度分布の第２の極大値が現れる。この部分が第３領域２３３となる。なお、酸素濃度分布の極小値の位置を考慮すると、第２領域２２２に存在していた酸素は第１領域２１と第３領域２３のそれぞれに分かれて拡散するものと推測できる。
酸化シリコン膜である絶縁膜２０１をプラズマ窒化すると、絶縁膜２０１中に窒化シリコンが形成される。ここでは酸化シリコンをプラズマ窒化しているため、酸化シリコン表面の酸素原子が窒素原子と置換して窒化シリコンを形成すると考えられる。このとき窒素濃度分布の極大値は絶縁膜２０２の表面近傍（第２領域２２２）に位置する。しかしシリコン−酸素の結合力に比べてシリコン−窒素の結合力が弱いため、そのままの状態では時間経過とともに絶縁膜２０２の表面近傍に位置する窒化シリコンから窒素原子が脱離して、雰囲気中に拡散していき、絶縁膜２０２から窒素が失われていく。この状況を表しているのが図５（Ａ）である。
本実施形態では、絶縁膜２０２の表面が窒化シリコンで内部が酸化シリコンであるため、酸素を含む雰囲気でこの絶縁膜２０３を熱処理すると、絶縁膜２０２の表面でシリコンと雰囲気中の酸素とが結合して、新たに酸化シリコンが形成される。この現象が第３領域２３３を形成すると考えられる。
シリコン−酸素の結合力が強固であるため、絶縁膜２０３の表面近傍に形成された酸化シリコンを多く含む第３領域２３３は、第２領域２２３からの窒素原子の脱離を抑制できる。絶縁膜２０３の窒素濃度の低下が抑制されることになる。
なお、本実施形態の工程Ｂにおいて、一酸化窒素、亜酸化窒素、アンモニアなどの窒素原子を含む気体中で酸化シリコンを熱処理（熱窒化処理）を行なっても、酸化シリコン中に窒化シリコンを形成することができる。この場合の絶縁膜２０２は、シリコン板１９と酸化シリコンとの界面近傍に極大値を持つ窒素濃度分布を示す。４００℃以下という低温でのプラズマ拡散反応による窒素の導入が生じるプラズマ窒化処理に比べて、熱窒化処理では１２００℃程度の高温の熱反応である。そのため、窒化層が表面であっても窒素原子は脱離しにくくなっていると想像される。そのため、熱窒化処理に比べてプラズマ窒化処理では、窒素の離脱は顕著に生じると云える。上述したように、プラズマ窒化処理は熱窒化処理に比べてシリコン部２５へのダメージが小さいため、第３領域２３３を形成する熱処理と熱窒化処理とを併用することにより、極めて信頼性の高いＳＯＩ基板を得ることが出来る。
＜第３実施形態＞
第３実施形態として、第１実施形態および第２実施形態で説明したＳＯＩ基板を用いた半導体装置の製造方法の一例を説明する。ここでは、上述したように、不純物の影響が顕著に性能に現れる撮像装置を例に挙げて説明する。撮像装置の中でもいわゆる裏面照射型の撮像装置では、光電変換部となるシリコンを例えば１０μｍ以下に薄くする必要性がある。薄いシリコン部２５を有するＳＯＩ基板１を用いることでシリコンの薄化工程を簡略化あるいは省略できる。以下、裏面照射型の撮像装置（ＣＭＯＳイメージセンサ）の製造方法を説明する。
図３（Ｆ）に示す工程Ｆでは、図１（Ａ）で説明したＳＯＩ基板１のシリコン部２５を素子形成部２として用い、素子形成部２上に素子分離１０を形成する工程である。ここでは公知の素子分離プロセス、例えば選択酸化法（ＬＯＣＯＳ：ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）やＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）にて各素子間を絶縁分離する。この他ＥＤＩ（Ｅｘｐａｎｄｉｎｇ ｐｈｏｔｏ ｄｉｏｄｅ ａｒｅａ Ｄｅｓｉｇｎｅｄ ｆｏｒ Ｉｓｏｌａｔｉｏｎ）や、不純物拡散層によって電荷に対するバリアとなる半導体領域を設けて素子間を拡散分離を行なう手法も適用可能である。
図３（Ｇ）に示す工程Ｇでは、素子形成部２に半導体素子を形成する工程である。各半導体素子は公知の半導体プロセスによって形成することができる。図２（Ｇ）ではＮＭＯＳＦＥＴである転送トランジスタ６、増幅トランジスタ７、および周辺回路のトランジスタ８を示し、ＰＭＯＳＦＥＴである周辺回路のトランジスタ９を示している。素子形成部２上には不図示のゲート絶縁膜を介してゲート電極１１が形成されている。転送トランジスタ６はソースとしてのフォトダイオード３（光電変換素子）およびドレインとしてのフローティングディフュージョン４を含んでいる。増幅トランジスタ７はｎ型のソース／ドレイン５ｎを、トランジスタ８はｎ型のソース／ドレイン５ｎ’を、トランジスタ９はｐ型のソース／ドレイン５ｐを有している。なお、素子形成部２中にはこれら以外にもウェル領域やＬＤＤ領域、ＨＡＬＯ領域、チャネルストップ領域などを成す複数の不純物拡散領域が形成されるが、説明は省略する。
図３（Ｈ）に示す工程Ｈで、は素子形成部２上に配線構造を形成する。配線構造は公知の半導体プロセスによってを形成することができる。図３（Ｉ）にはコンタクトプラグ、配線層、ビアプラグ等を含む金属配線１２と、それらを絶縁する層間絶縁膜１３を示している。また、半導体素子や配線構造を保護するためのパッシベーション膜１４を形成する。金属配線１２は銅配線技術やアルミニウム配線技術を用いて形成する。
図４（Ｉ）に示す工程Ｉでは、ＳＯＩ基板の基部２４とは反対側に支持基板２６を配置し、素子形成部２と支持基板２６とを、間に配線構造を挟んで貼り合わせる。
図４（Ｊ）に示す工程Ｊでは、基部２４を除去する。ここでは３次元実装やＴＳＶ（貫通電極）形成プロセスなどで採用されている公知の基板薄膜化技術を適用することが可能である。例えばグラインダによって基部２４の研削を行なった後、ＣＭＰで絶縁部２０が露出するまで基部２４を薄化する。そして、フッ酸と硝酸の混合液（フッ硝酸）などで残った基部２４を除去することができる。次に、絶縁部２０を除去する。ここではフッ酸を含む水溶液によるウエットエッチングや、無水フッ化水素を含むガスによるドライエッチング、四フッ化メタンや三フッ化メタンなどのフロン系ガスを含む雰囲気でのプラズマエッチングなどによって、絶縁部２０の選択的除去が可能である。
絶縁部２０は第１領域２１、第２領域２２、第３領域２３を有する構造であるが、上記したように薬品やガスに対する反応は、酸化シリコンと同様に取り扱うことができる。これは第２領域２２の実効的厚みが数ｎｍ程度であり、さらに、絶縁部２０全体に対する窒素の体積占有率が数％以下となることで、実質的に酸化シリコンとして扱うことができるためである。なお、絶縁部２０を撮像装置の一部として利用することができる。例えば、基部２４の除去に引き続き、第３領域２３の除去を行い、第２領域２２および第１領域２１をシリコン部２５の上に残留させることができる。あるいは、基部２４の除去に引き続き、第３領域２３および第２領域２２の除去を行い、第１領域２１をシリコン部２５の上に残留させることもできる。このように絶縁部２０の一部、少なくとも第１領域２１を残留させることにより、シリコン部２５が露出しないため、シリコン部２５の欠陥、ひいては半導体素子に生じるノイズを低減できる。なお、第３領域２３には基部２４から拡散した不純物がしうるため、不純物の影響を低減するために少なくとも第３領域２３を除去することが好ましい。
図４（Ｋ）に示す工程Ｋでは、素子形成部２上に光透過性の中間膜１５、カラーフィルタ１６、キャッピング膜１７、マイクロレンズ１８などを形成する。これらの部材の少なくともいずれかを省略することもできる。ここでは公知のカラーフィルタ形成プロセスやマイクロレンズ形成プロセスを採用することができる。上述のように絶縁部２０の少なくとも一部をシリコン部２５の上に残留させる場合には、残留した絶縁部２０の一部の上にカラーフィルタやマイクロレンズが形成されることになる。なお、支持基板２６は、この工程後に剥離するか、もしくはその後の実装工程で流用することができる。支持基板２６に薄化処理（バックグラインド）を施すこともできる。
以上の様にして、裏面照射型の撮像装置としての半導体装置１００を得ることができる。
本発明では高精度で均一な素子形成部２が得られるため、光学特性などのばらつきが少ない撮像装置を高歩留で提供できる。また裏面照射型固体撮像装置では、フォトダイオード３が図２（Ｉ）〜（Ｊ）で除去される絶縁部２０に接するかあるいはごく近傍まで配される。このため絶縁部２０に近接する部分の状態、例えば不純物拡散層の濃度分布などが不均一になると、撮像性能が低下する。上述したように、絶縁部２０は不純物のシリコン部２５つまり素子形成部２への拡散を抑制できるため、良好な撮像性能が得られる。また、絶縁部２０を素子形成部２から高い選択比で除去することが可能であるため、絶縁部２０のオーバーエッチングがほとんど生じない。このため絶縁部２０近傍に不純物拡散層を精密に形成できることから、撮像性能の高い裏面照射型の撮像装置を安定して製造できる。また絶縁部２０中の窒素は、デバイスに対して外部からの薬品や水分などの影響を阻止するパッシベーションの役割を果たし得る。このため半導体装置を安定した歩留で製造できる効果がある。また、撮像装置の形成プロセスは、一般的な半導体プロセスと比較して金属汚染の管理レベルがより高いため、カラーフィルタ形成プロセスなどを行う工程Ｋの前までに極力、素子形成部２を外部環境から保護する必要がある。上記した工程Ｉや工程Ｊは、支持基板２６の貼り付けや、基部２４の除去などを行なうため、異物や金属汚染などが発生しやすい。したがって素子形成部２上にパッシベーション効果のある絶縁部２を設けて外部環境から保護することは、製品の安定的生産を図る上で効果的である。
撮像装置の他、薄膜メンブレンやカンチレバー、キャビティを有するＭＥＭＳデバイスなど、絶縁部を犠牲層として用いて製造する半導体装置においても高性能化を高歩留で実現できる効果がある。このほか、ＳＯＩ基板は、トランジスタの高速化、高耐圧化、低消費電力化などを達成するためや、基部２４をバックゲートとして用いた半導体装置にも用いることが出来る。
以上説明したＳＯＩ基板の実施形態、ＳＯＩ基板の製造方法の実施形態、半導体装置の製造方法の実施形態によれば、シリコン部への不純物の拡散を抑制することができる。
２０ 絶縁部
２１ 第１領域
２２ 第２領域
２３ 第３領域
２５ シリコン部

Claims (17)

  1. シリコン部と、基部と、前記シリコン部と前記基部との間に設けられ、シリコン化合物で構成された絶縁部と、を有し、
    前記絶縁部は、前記シリコン部の側から順に、第１領域と第２領域と第３領域とを有し、
    前記第１領域の窒素濃度は前記第２領域の窒素濃度および前記第１領域の酸素濃度より低く、
    前記第３領域の窒素濃度は前記第２領域の窒素濃度および前記第３領域の酸素濃度より低く、
    前記第３領域は酸素濃度分布において極大値を示し、
    前記第１領域の厚みが前記第３領域の厚みより大きいことを特徴とするＳＯＩ基板。
  2. 下記の条件（１）〜（２）の少なくともいずれか
    （１）前記第１領域は酸素濃度分布の極大値を示す。
    （２）前記第２領域は酸素濃度分布の極小値を示す。
    を満たす請求項１に記載のＳＯＩ基板。
  3. 前記絶縁部の厚みは５０ｎｍ未満である請求項１または２に記載のＳＯＩ基板。
  4. 前記第２領域の少なくとも一部は、窒素濃度が酸素濃度よりも高い請求項１乃至３のいずれか１項に記載のＳＯＩ基板。
  5. 前記第１領域の窒素濃度および前記第２領域の窒素濃度は１原子％未満であり、前記前記第２領域の窒素濃度は１原子％未満であって、前記第２領域における窒素濃度の最大値が２原子％以上３０原子％以下である請求項１乃至４のいずれか１項に記載のＳＯＩ基板。
  6. 前記第３領域の厚みは５ｎｍ未満である請求項１乃至５のいずれか１項に記載のＳＯＩ基板。
  7. 前記基部はホウ素を含有するシリコンで構成されている請求項１乃至６のいずれか１項に記載のＳＯＩ基板。
  8. シリコン板の上の酸化シリコン膜にプラズマ窒化処理を施すことによって形成された絶縁膜を、酸素を含む雰囲気中、５００度より高く１２００度以下の温度で熱処理することで、前記絶縁膜の表面を酸化する工程と、
    前記シリコン板と基材とを、前記熱処理された前記絶縁膜を介して接合する工程と、を有することを特徴とするＳＯＩ基板の製造方法。
  9. 接合する工程の後、前記シリコン板を薄くする請求項８に記載のＳＯＩ基板の製造方法。
  10. 前記基材はホウ素を含有するシリコン板である請求項９に記載のＳＯＩ基板の製造方法。
  11. シリコン板に酸化処理を施すことにより酸化シリコン膜を形成する工程と、
    前記酸化シリコン膜にプラズマ窒化処理を施すことによって絶縁膜を形成する工程と、前記絶縁膜を、酸素を含む雰囲気中、５００度より高く１２００度以下の温度で熱処理することにより、前記絶縁膜の表面を酸化する工程と、
    前記シリコン板に半導体素子を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  12. 前記熱処理工程の後の前記絶縁膜は、
    前記シリコン部の側から順に、前記第１領域、前記第２領域、及び前記第３領域とを有し、
    前記第１領域の窒素濃度は前記第２領域の窒素濃度および前記第１領域の酸素濃度より低く、
    前記第３領域の窒素濃度は前記第２領域の窒素濃度および前記第３領域の酸素濃度より低く、
    前記第１領域の厚みが前記第３領域の厚みより大きい請求項１１に記載の半導体装置の製造方法。
  13. 前記半導体素子が光電変換素子である請求項１１または１２に記載の半導体装置の製造方法。
  14. シリコン部と、基部と、前記シリコン部と前記基部の間に設けられ、第１乃至第３の領域を有するシリコン化合物を有する絶縁部と、を有するＳＯＩ基板を用意する工程と、
    前記シリコン部に光電変変換素子を形成する工程と、
    前記基部及び前記第３の領域を除去する工程と、
    前記第３の領域が除去された前記絶縁部上に、カラーフィルタ及びマイクロレンズの少なくとも一方を形成する工程と、
    を有し、
    前記絶縁部は、前記シリコン部の側から順に、前記第１領域、前記第２領域、及び前記第３領域とを有し、
    前記第１領域の窒素濃度は前記第２領域の窒素濃度および前記第１領域の酸素濃度より低く、
    前記第３領域の窒素濃度は前記第２領域の窒素濃度および前記第３領域の酸素濃度より低く、
    前記第１領域の厚みが前記第３領域の厚みより大きいことを特徴とする半導体装置の製造方法。
  15. 前記絶縁部は、
    前記シリコン部に酸化処理を施すことにより酸化シリコン膜を形成する工程と、
    前記酸化シリコン膜にプラズマ窒化処理を施すことによって絶縁膜を形成する工程と、前記絶縁膜を、酸素を含む雰囲気中で熱処理することで前記絶縁部を形成する工程と、
    を有することを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記第３領域は酸素濃度分布において極大値を示すことを特徴とする請求項１１乃至１５のいずれか１項に記載の半導体装置の製造方法。
  17. 少なくとも、前記第１領域が酸素濃度分布の極大値を示す、または前記第２領域が酸素濃度分布の極小値を示す、のいずれか一方を満たす請求項１１乃至１６のいずれか１項に記載の半導体装置の製造方法。
JP2012138384A 2012-06-20 2012-06-20 Ｓｏｉ基板、ｓｏｉ基板の製造方法および半導体装置の製造方法 Expired - Fee Related JP6032963B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012138384A JP6032963B2 (ja) 2012-06-20 2012-06-20 Ｓｏｉ基板、ｓｏｉ基板の製造方法および半導体装置の製造方法
US13/921,063 US9059087B2 (en) 2012-06-20 2013-06-18 SOI substrate, method for manufacturing SOI substrate, and method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012138384A JP6032963B2 (ja) 2012-06-20 2012-06-20 Ｓｏｉ基板、ｓｏｉ基板の製造方法および半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2014003194A JP2014003194A (ja) 2014-01-09
JP2014003194A5 JP2014003194A5 (ja) 2015-07-23
JP6032963B2 true JP6032963B2 (ja) 2016-11-30

Family

ID=49773715

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012138384A Expired - Fee Related JP6032963B2 (ja) 2012-06-20 2012-06-20 Ｓｏｉ基板、ｓｏｉ基板の製造方法および半導体装置の製造方法

Country Status (2)

Country Link
US (1) US9059087B2 (ja)
JP (1) JP6032963B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106611697B (zh) * 2015-10-26 2019-11-05 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
JP6299835B1 (ja) 2016-10-07 2018-03-28 株式会社Sumco エピタキシャルシリコンウェーハおよびエピタキシャルシリコンウェーハの製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4507395B2 (ja) 2000-11-30 2010-07-21 セイコーエプソン株式会社 電気光学装置用素子基板の製造方法
US6583440B2 (en) 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
JP4048048B2 (ja) * 2001-12-18 2008-02-13 東京エレクトロン株式会社 基板処理方法
US7906441B2 (en) * 2003-05-13 2011-03-15 Texas Instruments Incorporated System and method for mitigating oxide growth in a gate dielectric
JP2005079389A (ja) * 2003-09-01 2005-03-24 Sumitomo Mitsubishi Silicon Corp 貼り合わせウェーハの分離方法及びその分離用ボート
JP2006278531A (ja) * 2005-03-28 2006-10-12 Toshiba Corp 工程管理システム、工程管理方法及び半導体装置の製造方法
KR101440930B1 (ko) * 2007-04-20 2014-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판의 제작방법
US8617954B2 (en) * 2007-10-09 2013-12-31 Texas Instruments Incorporated Formation of nitrogen containing dielectric layers having an improved nitrogen distribution
US7799658B2 (en) 2007-10-10 2010-09-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate and method for manufacturing semiconductor device
JP5700617B2 (ja) 2008-07-08 2015-04-15 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
JP5478166B2 (ja) * 2008-09-11 2014-04-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2010114409A (ja) * 2008-10-10 2010-05-20 Sony Corp Ｓｏｉ基板とその製造方法、固体撮像装置とその製造方法、および撮像装置
JP5356872B2 (ja) * 2009-03-18 2013-12-04 パナソニック株式会社 個体撮像装置の製造方法
JP2011014673A (ja) 2009-07-01 2011-01-20 Panasonic Corp Ｓｏｉ基板とその製造方法およびそれを用いた固体撮像装置の製造方法
JP2011077504A (ja) * 2009-09-02 2011-04-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP5306123B2 (ja) * 2009-09-11 2013-10-02 株式会社東芝 裏面照射型固体撮像装置
JP5715351B2 (ja) * 2010-06-30 2015-05-07 キヤノン株式会社 半導体装置およびその製造方法、ならびに固体撮像装置

Also Published As

Publication number Publication date
US9059087B2 (en) 2015-06-16
US20130341755A1 (en) 2013-12-26
JP2014003194A (ja) 2014-01-09

Similar Documents

Publication Publication Date Title
US9190481B2 (en) Transistors and fabrication methods thereof
US9147614B2 (en) Transistor device and fabrication method
US7279369B2 (en) Germanium on insulator fabrication via epitaxial germanium bonding
JP4718425B2 (ja) 複合基板の作製方法
US8980705B2 (en) MOS transistors and fabrication method thereof
US20030211704A1 (en) Thermally stable crystalline defect-free germanium bonded to silicon and silicon dioxide
TWI523230B (zh) 半導體裝置及其製造方法
US20110147810A1 (en) Method of fabricating strained structure in semiconductor device
US20070020828A1 (en) Method for manufacturing semiconductor apparatus and the semiconductor apparatus
TW201203453A (en) Trench structure in multilayer wafer
US9548212B2 (en) Semiconductor devices and fabrication method thereof
US20230307231A1 (en) Semiconductor-on-insulator (soi) substrate and method for forming
CN103545186A (zh) 一种制造金属栅半导体器件的方法
JP6032963B2 (ja) Ｓｏｉ基板、ｓｏｉ基板の製造方法および半導体装置の製造方法
US9859329B2 (en) Imaging device manufacturing method
US9984882B2 (en) Semiconductor structures and fabrication method thereof
CN106856189B (zh) 浅沟槽隔离结构及其形成方法
CN108206160B (zh) 一种半导体器件及其制造方法和电子装置
CN107919347B (zh) 鳍式电阻元件及半导体器件的形成方法
KR20060068104A (ko) 박막트랜지스터 제조 방법
JP5278132B2 (ja) 半導体装置の製造方法
TWI543268B (zh) 電晶體的結構及其製作方法
US10490451B2 (en) Process for fabricating a transistor structure including a plugging step
JP2006253258A (ja) 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法
TW201331992A (zh) 對淺溝槽隔離區減少損害的半導體裝置製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150605

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150605

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160209

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160408

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160927

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161025

R151 Written notification of patent or utility model registration

Ref document number: 6032963

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

LAPS Cancellation because of no payment of annual fees