CN107919347B - 鳍式电阻元件及半导体器件的形成方法 - Google Patents
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Abstract
一种鳍式电阻元件及半导体器件的形成方法，所述鳍式电阻元件的形成方法包括：提供半导体衬底，所述半导体衬底表面形成有凸出的鳍部；在所述半导体衬底上形成隔离层，所述隔离层低于所述鳍部的顶部表面以暴露出所述鳍部的顶部；形成掺杂层，所述掺杂层覆盖所述隔离层并包裹所述鳍部的顶部，所述掺杂层中具有掺杂离子；对所述掺杂层进行退火处理，使所述掺杂层中的掺杂离子扩散进入所述鳍部，形成鳍部掺杂区。本发明方案可以有效地减轻由于离子注入对所述鳍式电阻元件造成的鳍部损伤，进而提升所述鳍式电阻元件及半导体器件的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种鳍式电阻元件及半导体器件的形成方法。
背景技术
鳍式场效应晶体管(Fin Field Effect Transistor，FinFET)是一种新的互补式金氧半导体晶体管器件，通常包括凸出于半导体衬底表面的鳍部、覆盖部分所述鳍部的顶部和侧壁的栅极结构、位于所述栅极结构两侧的鳍部内的源区和漏区。鳍式场效应晶体管的栅极结构可以从鳍部的顶部和两侧对鳍部进行控制，与平面金氧半导体晶体管相比，对沟道的控制能力更强，抑制短沟道效应的效果更佳。
通常需要将鳍式场效应晶体管和无源器件集成在一起以形成半导体器件。以所述无源器件为电阻元件为例，所述半导体器件包括晶体管区和电阻区，在晶体管区形成有鳍式场效应晶体管，在电阻区形成有电阻元件。
在半导体工艺中，形成电阻区时，通常需要通过离子注入工艺向电阻元件的鳍部掺杂N型或P型掺杂离子，然而，离子注入会导致鳍式无源器件的性能降低。具体而言，离子注入会对鳍部的表面产生注入损伤，引发鳍部的晶格受损并且产生无定形层。由于鳍部尺寸往往较小，导致难以对鳍部表面的无定形层进行修复，进而造成半导体器件的性能低下。
发明内容
本发明解决的技术问题是提供一种鳍式电阻元件及半导体器件的形成方法，可以有效地减轻由于离子注入对所述鳍式电阻元件造成的鳍部损伤，进而提升所述鳍式电阻元件及半导体器件的性能。
为解决上述技术问题，本发明实施例提供一种鳍式电阻元件的形成方法，所述方法包括：提供半导体衬底，所述半导体衬底表面形成有凸出的鳍部；在所述半导体衬底上形成隔离层，所述隔离层低于所述鳍部的顶部表面以暴露出所述鳍部的顶部；形成掺杂层，所述掺杂层覆盖所述隔离层并包裹所述鳍部的顶部，所述掺杂层中具有掺杂离子；对所述掺杂层进行退火处理，使所述掺杂层中的掺杂离子扩散进入所述鳍部，形成鳍部掺杂区。
可选地，在所述半导体衬底上形成隔离层的步骤包括：形成覆盖所述鳍部的隔离薄膜，去除所述隔离薄膜的一部分，以形成所述隔离层。
可选地，所述掺杂层为固态源掺杂层，所述掺杂层的材料包括以下一种或多种：磷硅玻璃、硼硅玻璃、掺杂的氧化硅、掺杂的氮化硅、掺杂的氮氧化硅、掺杂的碳化硅、掺杂的碳氮化硅和掺杂的碳氮氧化硅。
可选地，所述掺杂层的厚度为3纳米至8纳米。
可选地，所述掺杂层的掺杂剂量为1E20atom/cm3至5E22atom/cm3。
可选地，对所述掺杂层进行退火处理的工艺包括快速热退火或尖峰退火。
可选地，所述退火处理的工艺参数为：退火温度为900摄氏度至1100摄氏度；所述退火处理采用的气体包括N2；退火时间为2秒至20秒。
可选地，对所述掺杂层进行退火处理之后，所述鳍式电阻元件的形成方法还包括：形成覆盖所述掺杂层的保护层。
可选地，对所述掺杂层进行退火处理之后，所述鳍式电阻元件的形成方法还包括：去除所述掺杂层。
为解决上述技术问题，本发明实施例还提供一种半导体器件的形成方法，所述方法包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域用于形成鳍式电阻元件，所述第二区域用于形成鳍式场效应晶体管，所述第一区域的表面形成有凸出的第一鳍部，所述第二区域的表面形成有凸出的第二鳍部；形成隔离层，所述第一区域内的隔离层低于所述第一鳍部的顶部表面以暴露出所述第一鳍部的顶部，所述第二区域内的隔离层覆盖所述第二鳍部；形成掺杂层，所述掺杂层覆盖所述隔离层并包裹所述第一鳍部的顶部，所述掺杂层中具有掺杂离子；对所述掺杂层进行退火处理，使所述掺杂层中的掺杂离子扩散进入所述第一鳍部，形成鳍部掺杂区。
可选地，所述掺杂层为固态源掺杂层，所述掺杂层的材料包括以下一种或多种：磷硅玻璃、硼硅玻璃、掺杂的氧化硅、掺杂的氮化硅、掺杂的氮氧化硅、掺杂的碳化硅、掺杂的碳氮化硅和掺杂的碳氮氧化硅。
可选地，所述第一鳍部顶部表面和所述第二鳍部顶部表面形成有硬掩膜层，形成隔离层的步骤包括：形成隔离薄膜，所述隔离薄膜覆盖所述半导体衬底、硬掩膜层、第一鳍部和第二鳍部；对所述隔离薄膜进行平坦化，并停止于所述硬掩膜层；去除所述第一鳍部顶部表面的硬掩膜层，并去除所述第一区域内的隔离薄膜的一部分，以暴露出所述第一鳍部的顶部。
可选地，对所述掺杂层进行退火处理之后，所述半导体器件的形成方法还包括：形成保护层，所述保护层覆盖所述掺杂层；对所述保护层进行平坦化，并停止于所述硬掩膜层；去除所述第二鳍部顶部表面的硬掩膜层，并去除所述第二区域内的隔离层的一部分，以暴露出所述第二鳍部的顶部。
可选地，对所述掺杂层进行退火处理之后，所述半导体器件的形成方法还包括：去除所述掺杂层。与现有技术相比，本发明实施例的技术方案具有以下有益效果：
在本发明实施例的鳍式电阻元件及半导体器件的形成方法中，在隔离层上形成掺杂层，通过对所述掺杂层进行退火处理，所述掺杂层中的掺杂离子扩散进入所述鳍部，形成鳍部掺杂区。相比于现有技术中采用离子注入工艺向鳍部掺杂离子，通过形成掺杂层，进而使所述掺杂层中的掺杂离子通过扩散进入鳍部，基于扩散过程中对鳍部晶格产生的作用力较轻，可以有效地减轻由于离子进入造成的鳍部损伤，进而提升鳍式电阻元件和半导体器件的性能。
进一步，在本发明实施例中，在对所述掺杂层进行退火处理之后，还形成覆盖住所述掺杂层的保护层，对所述鳍部掺杂区进行有效地保护，避免在后续工艺中对所述鳍部掺杂区产生消耗，影响鳍式电阻元件和半导体器件的性能。
进一步，在本发明实施例中，对掺杂层进行退火处理之后，去除所述掺杂层，有助于防止在后续的热处理工艺中掺杂离子继续扩散进入无源区的鳍部，导致掺杂量发生变化，进而影响鳍式电阻元件和半导体器件的性能。
附图说明
图1是本发明的第一实施例中的一种鳍式电阻元件形成过程流程图；
图2至图9是本发明的第一实施例提供的鳍式电阻元件形成过程的剖面结构示意图。
图10是本发明的第二实施例中的一种半导体器件形成过程流程图；
图11至图19是本发明的第二实施例提供的半导体器件形成过程的剖面结构示意图。
具体实施方式
在现有技术中，通常需要将鳍式场效应晶体管和无源器件集成在一起以形成半导体器件。以所述无源器件为电阻元件为例，所述半导体器件包括晶体管区和电阻区，在晶体管区形成有鳍式场效应晶体管，在电阻区形成有电阻元件。
在半导体工艺中，形成电阻区时，通常需要通过离子注入工艺向电阻元件的鳍部掺杂N型或P型掺杂离子。但是离子注入会导致鳍式无源器件的性能降低。具体而言，离子注入会对鳍部的表面产生注入损伤，引发鳍部的晶格受损并且产生无定形层。由于鳍部尺寸往往较小，导致难以对鳍部表面的无定形层进行修复，进而造成半导体器件的性能低下。
为解决上述问题，本发明提供一种鳍式电阻元件及半导体器件的形成方法，提供半导体衬底，所述半导体衬底表面形成有凸出的鳍部；在所述半导体衬底上形成隔离层，所述隔离层低于所述鳍部的顶部表面以暴露出所述鳍部的顶部；形成掺杂层，所述掺杂层覆盖所述隔离层并包裹所述鳍部的顶部，所述掺杂层中具有掺杂离子；对所述掺杂层进行退火处理，使所述掺杂层中的掺杂离子扩散进入所述鳍部，形成鳍部掺杂区。相比于现有技术中采用离子注入工艺向鳍部掺杂离子，通过形成掺杂层，进而使所述掺杂层中的掺杂离子通过扩散进入鳍部，基于扩散过程中对鳍部晶格产生的作用力较轻，可以有效地减轻由于离子进入造成的鳍部损伤，进而提升鳍式电阻元件和半导体器件的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1是本发明的第一实施例中的一种鳍式电阻元件形成过程流程图，包括以下步骤：
步骤S101：提供半导体衬底，所述半导体衬底表面形成有凸出的鳍部。
步骤S102：在所述半导体衬底上形成隔离层，所述隔离层低于所述鳍部的顶部表面以暴露出所述鳍部的顶部。
步骤S103：形成掺杂层，所述掺杂层覆盖所述隔离层并包裹所述鳍部的顶部，所述掺杂层中具有掺杂离子。
步骤S104：对所述掺杂层进行退火处理，使所述掺杂层中的掺杂离子扩散进入所述鳍部，形成鳍部掺杂区。
下面结合图2至图9对上述各个步骤进行说明。
图2至图9是本发明的第一实施例提供的鳍式电阻元件形成过程的剖面结构示意图。
参照图2，提供半导体衬底100，所述半导体衬底100表面形成有凸出的鳍部101。
在本实施例中，所述半导体衬底100为硅衬底。在其他实施例中，所述半导体衬底100的材料还可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述半导体衬底100还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底。
在本实施例中，形成所述半导体衬底100及鳍部101的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成初始硬掩膜；在所述初始硬掩膜的表面形成图形化的光刻胶层，以所述图形化的光刻胶层为掩膜刻蚀所述初始硬掩膜以得到硬掩膜层111，去除所述光刻胶层，进而以所述硬掩膜层111为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为半导体衬底100。
在本实施例中，所述鳍部101的顶部尺寸小于底部尺寸。在其他实施例中，所述鳍部的侧壁还可以与衬底表面相垂直，即鳍部的顶部尺寸等于底部尺寸。
在本实施例中，以所述半导体衬底100具有两个鳍部101作为示例，并非限制实际工艺中的鳍部的个数。在实际工艺中，还可以根据需要形成多个鳍部。
进一步地，在形成所述鳍部101之后，保留位于所述鳍部101顶部表面的所述硬掩膜层111。在后续进行平坦化工艺时，所述硬掩膜层111的顶部表面可以作为平坦化工艺的停止位置，并且，所述硬掩膜层111还可以对所述鳍部101的顶部表面进行保护。在本实施例中，所述硬掩膜层111的材料可以为氮化硅。
参照图3，对所述鳍部101的表面进行氧化处理，形成衬垫氧化层(liner oxide)112。
由于所述鳍部101为通过对初始衬底刻蚀后形成，通常具有凸出的棱角且表面具有缺陷，在后续形成鳍式电阻元件后会影响器件性能。因此，本实施例对所述鳍部101的表面进行氧化处理可以使所述鳍部101的表面光滑，晶格质量改善，避免顶角尖端放电问题，有利于改善鳍式电阻元件的性能。
参照图4，形成覆盖所述鳍部101的隔离薄膜114，所述隔离薄膜114的顶部高于所述鳍部101的顶部；之后，平坦化所述隔离薄膜114。
其中，所述隔离薄膜114的材料为绝缘材料，例如可以是氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。在本实施例中，所述隔离薄膜114的材料为氧化硅。
其中，形成所述隔离薄膜114的工艺选自：流体化学气相沉积、等离子体化学气相沉积、亚常压化学气相沉积或低压化学气相沉积。
优选地，采用流体化学气相沉积工艺(Flowable Chemical Vapor Deposition，FCVD)形成所述隔离薄膜114。这是因为，FCVD工艺可以更好地提高所述隔离薄膜114的填孔(gap-filling)能力，以使后续形成与所述鳍部101接触地更为紧密的隔离层，且防止后续形成的隔离层内形成空洞。
具体的，在本实施例中，所述隔离薄膜114的厚度是50纳米至150纳米。
在本实施例中，采用化学机械研磨工艺平坦化所述隔离薄膜114，且平坦化所述隔离薄膜114的停止位置为所述硬掩膜层111的顶部。
参照图5，去除所述隔离薄膜114的一部分，以形成所述隔离层115，所述隔离层115低于所述鳍部101的顶部表面以暴露出所述鳍部101的顶部。更具体而言，鳍部101的顶部具有顶部表面和侧壁表面，在形成隔离层115之后，鳍部101的顶部表面和部分侧壁表面被暴露出来。
在本实施例中，所述去除所述隔离薄膜114的一部分的工艺步骤包括：回刻蚀去除所述隔离薄膜114在厚度方向上的一部分；刻蚀去除位于所述鳍部101顶部的硬掩膜层111(参照图4)；刻蚀去除被隔离层115暴露出的鳍部101侧壁的衬垫氧化层112。
其中，所述回刻蚀去除所述隔离薄膜114在厚度方向上的一部分、刻蚀去除位于所述鳍部101顶部的硬掩膜层111以及刻蚀去除被隔离层115暴露出的鳍部101侧壁的衬垫氧化层112采用的工艺选自：干法刻蚀工艺、湿法刻蚀工艺、或干法刻蚀和湿法刻蚀相结合的工艺。
参照图6，形成掺杂层120，所述掺杂层120覆盖所述隔离层115并包裹所述鳍部101的顶部，所述掺杂层120中具有掺杂离子。
其中，所述掺杂层120可以为固态源掺杂层(solid source doped film)，所述掺杂层120的材料包括以下一种或多种：磷硅玻璃、硼硅玻璃、掺杂的氧化硅、掺杂的氮化硅、掺杂的氮氧化硅、掺杂的碳化硅、掺杂的碳氮化硅和掺杂的碳氮氧化硅。所述掺杂离子的类型为N型离子或P型离子。
当所述掺杂层120用于形成N型鳍式电阻元件时，所述掺杂离子为N型离子，例如P、As或Sb。优选地，可以采用磷硅玻璃。
当所述掺杂层120用于形成P型鳍式电阻元件时，所述掺杂离子为P型离子，例如B、Ga或In。优选地，可以采用硼硅玻璃。
所述掺杂层120的形成工艺可以采用原子层沉积工艺、流体化学气相沉积、等离子体化学气相沉积、亚常压化学气相沉积或低压化学气相沉积。
优选地，在本实施例中，采用原子层沉积工艺形成所述掺杂层120，这是因为，原子层沉积工艺通常用于进行原子尺度可控的薄膜生长，对掺杂离子浓度的精准度控制更好，并且，由于原子层沉积工艺是以单原子膜形式一层一层沉积形成薄膜，其填隙能力也较强。
具体的，在本实施例中，所述掺杂层120的厚度为3纳米至8纳米。所述掺杂层120的掺杂剂量为体浓度1E20atom/cm3至5E22atom/cm3。
参照图7，对所述掺杂层120进行退火处理，使所述掺杂层120中的掺杂离子扩散进入所述鳍部101，形成鳍部掺杂区121。
其中，所述对掺杂层120进行退火处理的工艺可以采用快速热退火、尖峰退火或激光退火。优选地，在本实施例中，可以采用快速热退火或尖峰退火。这是因为，所述快速热退火工艺采用的是将工件加热到较高温度，根据材料和工件尺寸采用不同的保温时间，然后进行快速冷却，在此过程中，可以促使所述掺杂层120中的掺杂离子扩散进入所述鳍部101。所述尖峰退火工艺具有杂质活化程度高和缺陷退火修复能力佳的特点，适合促使所述掺杂层120中的掺杂离子扩散进入所述鳍部101，并且相比于激光退火，高温时间更长，有助于获得更好的扩散效果。
在本实施例中，所述退火处理工艺的处理温度为900摄氏度至1100摄氏度，所述退火处理采用的气体包括N2，退火处理时间为2秒至20秒。
在本发明实施例中，在隔离层115(参照图6)上形成掺杂层120，通过对所述掺杂层120进行退火处理，所述掺杂层120中的掺杂离子扩散进入所述鳍部101，形成鳍部掺杂区121。相比于现有技术中采用离子注入工艺向鳍部101掺杂离子，通过形成掺杂层120，进而使所述掺杂层120中的掺杂离子通过扩散进入鳍部101，基于扩散过程中对鳍部晶格产生的作用力较轻，可以有效地减轻由于离子进入造成的鳍部损伤，进而提升鳍式电阻元件的性能。
参照图8，对所述掺杂层120进行退火处理之后，形成覆盖所述掺杂层120的保护层130。
在具体实施中，所述保护层130能够覆盖住所述掺杂层120，也即对所述鳍部掺杂区121起保护作用，避免其在后续工艺中被消耗，同时防止所述鳍部掺杂区121内的掺杂离子受到损耗。
所述形成覆盖所述掺杂层120的保护层130的工艺选自：流体化学气相沉积、等离子体化学气相沉积、亚常压化学气相沉积或低压化学气相沉积。
所述保护层130的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅或碳氮氧化硅。在本实施例中，用于形成所述保护层130的材料是氧化硅。
所述保护层130的厚度是50纳米至100纳米。
在本发明实施例中，在对所述掺杂层120进行退火处理之后，还形成覆盖住所述掺杂层120的保护层130，可以对所述掺杂层120覆盖的鳍部掺杂区121进行有效地保护，避免在后续工艺中对所述鳍部掺杂区121产生消耗，同时防止所述鳍部掺杂区121内的掺杂离子受到损耗，影响鳍式电阻元件和半导体器件的性能。
参照图9，在另一个优选的实施例中，可以去除所述掺杂层120(参照图7)之后再形成保护层130。更具体而言，可以在对所述掺杂层120(参照图7)进行退火处理，形成鳍部掺杂区121之后，去除所述掺杂层120，并形成覆盖所述鳍部掺杂区121的保护层130。
在具体实施中，所述去除所述掺杂层120的工艺选自：干法刻蚀工艺、湿法刻蚀工艺、或干法刻蚀和湿法刻蚀相结合的工艺。其中，湿法刻蚀工艺采用的刻蚀液体可以是氢氟酸溶液。
在本发明实施例中，对掺杂层120进行退火处理之后，去除所述掺杂层120，有助于防止在后续的热处理工艺中掺杂离子继续扩散进入电阻元件的鳍部，导致掺杂量发生变化，进而影响鳍式电阻元件和半导体器件的性能。
需要说明的是，为了更好地对鳍部掺杂区121进行保护，在对半导体器件的其它区域(例如有源区)去除所述保护层130，并进行后续工艺时，覆盖所述鳍式电阻元件的保护层130将不被去除。
图10是本发明的第二实施例中的一种半导体器件形成过程流程图，包括以下步骤：
步骤S201：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域用于形成鳍式电阻元件，所述第二区域用于形成鳍式场效应晶体管，所述第一区域的表面形成有凸出的第一鳍部，所述第二区域的表面形成有凸出的第二鳍部。
步骤S202：形成隔离层，所述第一区域内的隔离层低于所述第一鳍部的顶部表面以暴露出所述第一鳍部的顶部，所述第二区域内的隔离层覆盖所述第二鳍部。
步骤S203：形成掺杂层，所述掺杂层覆盖所述隔离层并包裹所述第一鳍部的顶部，所述掺杂层中具有掺杂离子。
步骤S204：对所述掺杂层进行退火处理，使所述掺杂层中的掺杂离子扩散进入所述第一鳍部，形成鳍部掺杂区。
下面结合图11至图19对上述各个步骤进行说明。
图11至图19，为本发明的第二实施例提供的半导体器件形成过程的剖面结构示意图。
参照图11，提供半导体衬底200，所述半导体衬底200包括第一区域I和第二区域II；在所述第一区域I的表面形成有凸出的第一鳍部201，在所述第二区域II的表面形成有凸出的第二鳍部202；在所述第一鳍部201和所述第二鳍部202的顶部表面形成有硬掩膜层211。
有关对所述半导体衬底200的材料的描述，请参照对图1示出的半导体衬底100的描述，此处不再赘述。
所述第一区域I可以作为无源区，用于后续形成无源器件，例如鳍式电阻元件、鳍式电感元件、鳍式电容元件等。
所述第二区域II可以作为有源区，用于后续形成鳍式场效应晶体管。
在本实施例中，形成所述半导体衬底200、第一鳍部201及第二鳍部202的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成初始硬掩膜；在所述初始硬掩膜的表面形成图形化的光刻胶层，以所述图形化的光刻胶层为掩膜刻蚀所述初始硬掩膜以得到硬掩膜层211，去除所述光刻胶层，进而以所述硬掩膜层211为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为半导体衬底200，在所述第一区域I的表面形成凸出的第一鳍部201，在所述第二区域II的表面形成凸出的第二鳍部202。
在本实施例中，所述第一鳍部201和第二鳍部202的顶部尺寸小于底部尺寸。在其他实施例中，鳍部的侧壁还可以与衬底表面相垂直，即所述鳍部的顶部尺寸等于底部尺寸。
在本实施例中，以第一区域I具有两个鳍部201以及第二区域II具有两个鳍部202作为示例，并非限制实际工艺中的鳍部的个数。在实际工艺中，还可以根据需要在第一区域I和第二区域II形成多个鳍部。
进一步地，在形成所述第一鳍部201和第二鳍部202之后，保留位于所述第一鳍部201和第二鳍部202顶部表面的所述硬掩膜层211。在后续进行平坦化工艺时，所述硬掩膜层211的顶部表面可以作为平坦化工艺的停止位置，并且，所述硬掩膜层211还可以对所述第一鳍部201和第二鳍部202的顶部表面进行保护。在本实施例中，所述硬掩膜层211的材料可以为氮化硅。
参照图12，对所述第一鳍部201和第二鳍部202的表面进行氧化处理，形成衬垫氧化层212。
由于所述第一鳍部201和第二鳍部202为通过对初始衬底刻蚀后形成，通常具有凸出的棱角且表面具有缺陷，在后续形成鳍式电阻元件后会影响器件性能。因此，本实施例对所述第一鳍部201和第二鳍部202的表面进行氧化处理可以使所述鳍部第一鳍部201和第二鳍部202的表面光滑，晶格质量改善，避免顶角尖端放电问题，有利于改善半导体器件的性能。
参照图13，形成隔离薄膜214，所述隔离薄膜214覆盖所述半导体衬底200、硬掩膜层211、第一鳍部201和第二鳍部202；之后，对所述隔离薄膜214进行平坦化，并停止于所述硬掩膜层211。
有关对所述隔离薄膜214的材料、形成工艺及厚度的描述，请参照对图3示出的隔离薄膜114的描述，此处不再赘述。
在本实施例中，采用化学机械研磨工艺平坦化所述隔离薄膜214，且平坦化所述隔离薄膜214的停止位置为所述硬掩膜层211的顶部表面。
参照图14，在所述第一区域I去除所述隔离薄膜214的一部分，以形成所述第一区域I内的隔离层216，所述第一区域I内的隔离层216低于所述第一鳍部201的顶部表面以暴露出所述第一鳍部201的顶部，在所述第二区域II内的隔离层215覆盖所述第二鳍部202。更具体而言，所述第一鳍部201的顶部具有顶部表面和侧壁表面，在形成隔离层216之后，所述第一鳍部201的顶部表面和部分侧壁表面被暴露出来。
在本实施例中，所述在所述第一区域I去除所述隔离薄膜214的一部分，以形成所述第一区域I内的隔离层216的工艺步骤包括：回刻蚀去除所述隔离薄膜214在厚度方向上的一部分，以形成所述第一区域I内的隔离层216；刻蚀去除位于所述鳍部201顶部表面的硬掩膜层211(参照图13)；刻蚀去除被所述第一区域I内的隔离层216暴露出的鳍部201侧壁的衬垫氧化层212。
其中，所述回刻蚀去除所述隔离薄膜214在厚度方向上的一部分、刻蚀去除位于所述鳍部201顶部表面的硬掩膜层211以及刻蚀去除被所述第一区域I内的隔离层216暴露出的鳍部201侧壁的衬垫氧化层212采用的工艺选自：干法刻蚀工艺、湿法刻蚀工艺、或干法刻蚀和湿法刻蚀相结合的工艺。
在所述第二区域II内的隔离层215是平坦化所述隔离薄膜214得到的，以所述硬掩膜层211的顶部表面作为停止位置。
在本实施例中，去除所述第一鳍部201顶部的硬掩膜层211后，保留在所述第二鳍部202的顶部表面的硬掩膜层211。
参照图15，形成掺杂层220，所述掺杂层220覆盖所述隔离层(包括所述第一区域I内的隔离层216和第二区域II内的隔离层215)并包裹所述第一鳍部201的顶部，所述掺杂层220中具有掺杂离子。
其中，所述掺杂层220可以为固态源掺杂层，所述掺杂层220的材料包括以下一种或多种：磷硅玻璃、硼硅玻璃、掺杂的氧化硅、掺杂的氮化硅、掺杂的氮氧化硅、掺杂的碳化硅、掺杂的碳氮化硅和掺杂的碳氮氧化硅。所述掺杂离子的类型为N型离子或P型离子。
当所述掺杂层220用于形成N型鳍式电阻元件时，所述掺杂离子为N型离子，例如P、As或Sb。优选地，可以采用磷硅玻璃。
当所述掺杂层220用于形成P型鳍式电阻元件时，所述掺杂离子为P型离子，例如B、Ga或In。优选地，可以采用硼硅玻璃。
所述掺杂层220的形成工艺可以采用原子层沉积工艺、流体化学气相沉积、等离子体化学气相沉积、亚常压化学气相沉积或低压化学气相沉积。
优选地，在本实施例中，采用原子层沉积工艺形成所述掺杂层220，这是因为，原子层沉积工艺通常用于进行原子尺度可控的薄膜生长，对掺杂离子浓度的精准度控制更好，并且，由于原子层沉积工艺是以单原子膜形式一层一层沉积形成薄膜，其填隙能力也较强。
具体的，在本实施例中，所述掺杂层220的厚度为3纳米至8纳米。所述掺杂层220的掺杂剂量为体浓度1E20atom/cm3至5E22atom/cm3。
参照图16，对所述掺杂层220进行退火处理，使所述掺杂层220中的掺杂离子扩散进入所述第一鳍部201，形成鳍部掺杂区221。
其中，所述对掺杂层220进行退火处理的工艺可以采用快速热退火、尖峰退火和激光退火。优选地，在本实施例中，可以采用快速热退火或尖峰退火。这是因为，所述快速热退火工艺采用的是将工件加热到较高温度，根据材料和工件尺寸采用不同的保温时间，然后进行快速冷却，在此过程中，可以促使所述掺杂层220中的掺杂离子扩散进入所述第一鳍部201。所述尖峰退火工艺具有杂质活化程度高和缺陷退火修复能力佳的特点，适合促使所述掺杂层220中的掺杂离子扩散进入所述第一鳍部201，并且相比于激光退火，高温时间更长，有助于获得更好的扩散效果。
在本实施例中，所述退火处理工艺的处理温度为900摄氏度至1100摄氏度，所述退火处理采用的气体包括N2，退火处理时间为2秒至20秒。
在本发明实施例中，在隔离层216上形成掺杂层220，通过对所述掺杂层220进行退火处理，所述掺杂层220中的掺杂离子扩散进入所述鳍部201，形成鳍部掺杂区221。相比于现有技术中采用离子注入工艺向鳍部201掺杂离子，通过形成掺杂层220，进而使所述掺杂层220中的掺杂离子通过扩散进入鳍部201，基于扩散过程中对鳍部晶格产生的作用力较轻，可以有效地减轻由于离子进入造成的鳍部损伤，进而提升鳍式电阻元件和半导体器件的性能。
参照图17，对所述掺杂层220进行退火处理之后，形成覆盖所述掺杂层220的保护层230。
在具体实施中，所述保护层230能够覆盖住掺杂层220，也即对所述鳍部掺杂区221起保护作用，避免其在后续工艺中被消耗，同时防止所述鳍部掺杂区221内的掺杂离子受到损耗。
所述形成覆盖所述掺杂层220的保护层230的工艺选自：流体化学气相沉积、等离子体化学气相沉积、亚常压化学气相沉积或低压化学气相沉积。
所述保护层230的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅或碳氮氧化硅。在本实施例中，用于形成所述保护层230的材料是氧化硅。
所述保护层230的厚度是50纳米至100纳米。
在本发明实施例中，在对所述掺杂层220进行退火处理之后，还形成覆盖住所述掺杂层220的保护层230，可以对所述鳍部掺杂区221进行有效地保护，避免在后续工艺中产生消耗，同时防止所述鳍部掺杂区221内的掺杂离子受到损耗，影响鳍式电阻元件和半导体器件的性能。
参照图18，对所述保护层230进行平坦化，并停止于所述硬掩膜层211；去除所述第二鳍部202顶部表面的硬掩膜层211(参照图17)，并去除所述第二区域II内的隔离层215的一部分以暴露出所述第二鳍部202的顶部；保留所述第一区域I内的第一鳍部201上的保护层231。
在本实施例中，所述保护层230(参照图17)可以分为所述第一区域I内的保护层231和第二区域II内的保护层(图未示)。其中所述第一区域I内的保护层231覆盖住所述第一鳍部201，所述第二区域II内的保护层覆盖住所述第二鳍部202。
在本实施例中，采用化学机械研磨工艺平坦化所述保护层230，且平坦化所述保护层230的停止位置为所述硬掩膜层211的顶部表面。
需要说明的是，在所述去除第二鳍部202顶部表面的硬掩膜层211以及所述第二区域II内的隔离层215的一部分之前，本实施例还包括对所述第二区域II内的隔离层215进行退火固化处理的步骤。
对所述第二区域II内的隔离层215进行退火固化处理，可以使所述第二区域II内的隔离层215的致密度得到提高，同时降低应力，减轻因半导体晶圆应力形变而引起的过压、器件缺陷等问题，提高器件性能。
在本实施例中，所述退火固化处理的处理温度为800摄氏度至1000摄氏度，所述退火处理采用的气体包括N2，退火处理时间为10分钟至30分钟。
进一步地，所述去除第二鳍部202顶部表面的硬掩膜层211以及所述第二区域II内的隔离层215的一部分的工艺步骤包括：回刻蚀去除部分厚度的所述第二区域II内的隔离层215；刻蚀去除位于所述鳍部202顶部表面的硬掩膜层211；刻蚀去除被所述第二区域II内的隔离层215暴露出的鳍部202侧壁的衬垫氧化层212。
其中，所述回刻蚀去除部分厚度的所述第二区域II内的隔离层215、刻蚀去除位于所述鳍部202顶部表面的硬掩膜层211及刻蚀去除被所述第二区域II内的隔离层215暴露出的鳍部202侧壁的衬垫氧化层212采用的工艺选自：干法刻蚀工艺、湿法刻蚀工艺、或干法刻蚀和湿法刻蚀相结合的工艺。
需要说明的是，在第二区域II去除所述第二鳍部202顶部表面的硬掩膜层211以及所述第二区域II内的隔离层215的一部分的工艺过程中，保留所述第一鳍部201上的所述第一区域I内的保护层231，以对所述鳍部掺杂区221进行保护。
在本发明实施例中，在对所述掺杂层220进行退火处理之后，还形成并保留覆盖住所述第一鳍部201的第一区域I内的保护层231，可以对所述鳍部掺杂区221进行有效地保护，避免在后续工艺中对所述鳍部掺杂区221产生消耗，同时防止所述鳍部掺杂区221内的掺杂离子受到损耗，影响鳍式电阻元件和半导体器件的性能。
在另一个优选的实施例中，可以去除所述掺杂层220之后再形成保护层230。参照图19，可以在对所述掺杂层220进行退火处理(参照图16)，形成鳍部掺杂区221之后，去除所述掺杂层220，并形成覆盖所述第一区域I内的鳍部掺杂区221和覆盖所述第二区域II内的隔离层215的保护层230，进而对所述保护层230进行平坦化(参照图18)；去除所述第二鳍部202顶部表面的硬掩膜层211(参照图17)，并去除所述第二区域II内的隔离层215的一部分以暴露出所述第二鳍部202的顶部；保留所述第一鳍部201上的所述第一保护层231。
有关对所述保护层230进行平坦化、去除所述第二鳍部202顶部表面的硬掩膜层211以及去除所述第二区域II内的隔离层215的一部分的更多描述，请参照对图17至图18示出的工艺步骤的描述，此处不再赘述。
在具体实施中，所述去除所述掺杂层220的工艺选自：干法刻蚀工艺、湿法刻蚀工艺、或干法刻蚀和湿法刻蚀相结合的工艺。其中，湿法刻蚀工艺采用的刻蚀液体可以是氢氟酸溶液。
在本发明实施例中，对掺杂层220进行退火处理之后，去除所述掺杂层220，有助于防止在后续的热处理工艺中掺杂离子继续扩散进入电阻元件的鳍部，导致掺杂量发生变化，进而影响鳍式电阻元件和半导体器件的性能。
之后，在第二区域II内，可以基于第二鳍部202继续完成形成鳍式场效应晶体管的工艺步骤。具体的工艺步骤可以是本领域技术人员公知的任何适当工艺步骤，这里不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种鳍式电阻元件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面形成有凸出的鳍部；
在所述半导体衬底上形成隔离层，所述隔离层低于所述鳍部的顶部表面以暴露出所述鳍部的顶部；
形成掺杂层，所述掺杂层覆盖所述隔离层并包裹所述鳍部的顶部，所述掺杂层中具有掺杂离子；
对所述掺杂层进行退火处理，使所述掺杂层中的掺杂离子扩散进入所述鳍部，形成鳍部掺杂区；
其中，所述半导体衬底包括第一区域和第二区域；
所述鳍式电阻元件的形成方法还包括：
在去除所述第二区域内的隔离层的一部分之前，对所述第二区域内的隔离层进行退火固化处理。
2.根据权利要求1所述的鳍式电阻元件的形成方法，其特征在于，在所述半导体衬底上形成隔离层的步骤包括：
形成覆盖所述鳍部的隔离薄膜，去除所述隔离薄膜的一部分，以形成所述隔离层。
3.根据权利要求1所述的鳍式电阻元件的形成方法，其特征在于，所述掺杂层为固态源掺杂层，所述掺杂层的材料包括以下一种或多种：磷硅玻璃、硼硅玻璃、掺杂的氧化硅、掺杂的氮化硅、掺杂的氮氧化硅、掺杂的碳化硅、掺杂的碳氮化硅和掺杂的碳氮氧化硅。
4.根据权利要求1所述的鳍式电阻元件的形成方法，其特征在于，所述掺杂层的厚度为3纳米至8纳米。
5.根据权利要求1所述的鳍式电阻元件的形成方法，其特征在于，所述掺杂层的掺杂剂量为1E20 atom/cm3至5E22 atom/cm3。
6.根据权利要求1所述的鳍式电阻元件的形成方法，其特征在于，对所述掺杂层进行退火处理的工艺包括快速热退火或尖峰退火。
7.根据权利要求1所述的鳍式电阻元件的形成方法，其特征在于，所述退火处理的工艺参数为：
退火温度为900摄氏度至1100摄氏度；
所述退火处理采用的气体包括N2；
退火时间为2秒至20秒。
8.根据权利要求1所述的鳍式电阻元件的形成方法，其特征在于，对所述掺杂层进行退火处理之后，还包括：
形成覆盖所述掺杂层的保护层。
9.根据权利要求1所述的鳍式电阻元件的形成方法，其特征在于，对所述掺杂层进行退火处理之后，还包括：去除所述掺杂层。
10.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域用于形成鳍式电阻元件，所述第二区域用于形成鳍式场效应晶体管，所述第一区域的表面形成有凸出的第一鳍部，所述第二区域的表面形成有凸出的第二鳍部；
形成隔离层，所述第一区域内的隔离层低于所述第一鳍部的顶部表面以暴露出所述第一鳍部的顶部，所述第二区域内的隔离层覆盖所述第二鳍部；
形成掺杂层，所述掺杂层覆盖所述隔离层并包裹所述第一鳍部的顶部，所述掺杂层中具有掺杂离子；
对所述掺杂层进行退火处理，使所述掺杂层中的掺杂离子扩散进入所述第一鳍部，形成鳍部掺杂区；
所述半导体器件的形成方法还包括：
在去除所述第二区域内的隔离层的一部分之前，对所述第二区域内的隔离层进行退火固化处理。
11.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述掺杂层为固态源掺杂层，所述掺杂层的材料包括以下一种或多种：磷硅玻璃、硼硅玻璃、掺杂的氧化硅、掺杂的氮化硅、掺杂的氮氧化硅、掺杂的碳化硅、掺杂的碳氮化硅和掺杂的碳氮氧化硅。
12.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述掺杂层的厚度为3纳米至8纳米。
13.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述掺杂层的掺杂剂量为1E20 atom/cm3至5E22 atom/cm3。
14.根据权利要求10所述的半导体器件的形成方法，其特征在于，对所述掺杂层进行退火处理的工艺包括快速热退火或尖峰退火。
15.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述退火处理的工艺参数为：
退火温度为900摄氏度至1100摄氏度；
所述退火处理采用的气体包括N2；
退火时间为2秒至20秒。
16.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述第一鳍部顶部表面和所述第二鳍部顶部表面形成有硬掩膜层，形成隔离层的步骤包括：
形成隔离薄膜，所述隔离薄膜覆盖所述半导体衬底、硬掩膜层、第一鳍部和第二鳍部；
对所述隔离薄膜进行平坦化，并停止于所述硬掩膜层；
去除所述第一鳍部顶部表面的硬掩膜层，并去除所述第一区域内的隔离薄膜的一部分，以暴露出所述第一鳍部的顶部。
17.根据权利要求16所述的半导体器件的形成方法，其特征在于，对所述掺杂层进行退火处理之后，还包括：
形成保护层，所述保护层覆盖所述掺杂层；
对所述保护层进行平坦化，并停止于所述硬掩膜层；
去除所述第二鳍部顶部表面的硬掩膜层，并去除所述第二区域内的隔离层的一部分，以暴露出所述第二鳍部的顶部。
18.根据权利要求10所述的半导体器件的形成方法，其特征在于，对所述掺杂层进行退火处理之后，还包括：去除所述掺杂层。
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