WO2005020314A1 - 空洞を有するシリコン基板上の高移動度ｍｉｓｆｅｔ半導体装置及びその製造方法 - Google Patents

空洞を有するシリコン基板上の高移動度ｍｉｓｆｅｔ半導体装置及びその製造方法 Download PDF

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    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials

Definitions

  • High mobility MISFET semiconductor device on silicon substrate having cavity and manufacturing method thereof having cavity and manufacturing method thereof
  • the present invention relates to a MISFET semiconductor device having a high mobility silicon channel and a method for manufacturing the same.
  • Non-Patent Document 1 This means that by applying a biaxial tensile stress to the silicon film serving as the channel region, the effective mobility is increased by increasing the occupancy probability of the electrons in the double degenerate valley where the electrons have a small effective mass. It was used.
  • Non-Patent Document 2 discloses a similar technique.
  • FIG. 1 shows a conventional substrate structure.
  • a concentration-graded silicon 'germanium film 2 having a concentration gradient is formed on a normal silicon substrate 1, then a lattice-relaxed silicon' germanium film 3 is formed, and a strained silicon film 4 is formed.
  • a silicon substrate is manufactured.
  • Non-Patent Document 5 a technique has been proposed in which a strained silicon film is formed on a silicon oxide film on a silicon substrate by shellfish divination SII technology. This is shown in Non-Patent Document 5.
  • Non-Patent Document 6 discloses a process using light element ion implantation and heat treatment.
  • Patent Document 1 discloses a process using etching and heat treatment under reduced pressure of hydrogen.
  • Patent Document 2 discloses a technique using a porous silicon film formed by an anodization technique.
  • the thermal instability of the porous silicon film has been pointed out.
  • MOSFETs with a gate length of less than about 100 nm the heat treatment is significantly reduced, and thermal instability is not a problem.
  • Patent Document 3 discloses that SOI thinning reduces energy degeneracy of the electronic state of the conduction band in the inversion layer and reduces the effective mass.
  • a technology has been shown in which small electrons are preferentially induced to improve mobility.
  • this is a high mobility technology based on SOI thinning, which is different from a high mobility technology using strain.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2000-12858
  • Patent Document 2 Patent No. 3257580
  • Patent Document 3 JP 2001-257358A
  • Non-patent document 1 J. Welser, et al .: '' NM ⁇ S and PMOS Transistor Fabricated in Strained Silicon / Relaxed Silicon— Germanium Structure, IEEE International Electron Device Meeting, pp. 1000, 1992.
  • Non-Patent Document 2 ⁇ A. Fitzgerald, et al .: '' MOSFET Channel Engine ering using Strained 3 ⁇ 4i, 3 ⁇ 4iGe, and Ge Channels, Extended Abst racts of the 2002 International Conference on Solid State Devices and Materials, pp. 144--145, 2002.
  • Non-Patent Document 3 K. Rim, et al .: Mobility Enhancement in Strained Si NMOSFETs with Hf02 Gate Dielectrics, "2002 Symposium on VLSI Technology Digest of Technical Papers, pp. 12-13, 2002
  • Non-Patent Document 4 K . ⁇ ta, et al .: '' Novel Locally Strained Channel Tec hnique for High Performance 55 nm CMOS, ⁇ EEE International Electron Device Meeting, pp. 27, 2002.
  • Non-Patent Document 5 T.A.Langdo, et al .: '' Preparation of Novel SiGe—Free Strained Si on Insulator Substrates, IEEE International SOI
  • Non-Patent Document 6 Atsusm Ogura: Reduction of Pattern—Edge Defects in Partial SOI by LII (Light—Ion Implantation) Technique, Extended Abstracts of the 2002 International Conference on Solid State Devices and Materials, pp. 790-791, 2002.
  • the first problem is to reduce defects in the strained silicon film of about 105 cm ⁇ 2, which are caused by the lattice constant difference between the silicon substrate and the silicon 'germanium film.
  • CMP chemical mechanical polishing
  • tensile stress is applied to the silicon film due to the difference in thermal expansion coefficient between the interlayer insulating film and the silicon substrate.
  • the stress there is a limit to the stress that can be applied due to the rigidity of the silicon substrate.
  • the technology of forming a strained silicon film on a silicon oxide film on a silicon substrate by using a combined SOI technology since an SOI substrate is used, it is necessary to design a circuit in consideration of a substrate floating effect, self-heating, and the like. Yes, poor versatility.
  • An object of the present invention is to provide a high mobility strained silicon substrate having low cost and low defect density.
  • the semiconductor device according to claim 1, comprising a MIS (metal-insulating film-silicon) type field effect transistor, wherein the lattice-relaxed silicon is formed on a silicon substrate having a cavity. It has a strained silicon channel to which a tensile stress is applied on a germanium film.
  • MIS metal-insulating film-silicon
  • the semiconductor device according to claim 2 is a semiconductor device provided with an MIS (metal-insulating film-silicon) field effect transistor, wherein the semiconductor device is formed on a silicon substrate having a cavity.
  • MIS metal-insulating film-silicon
  • At least the silicon substrate in a region where a part of the MOSFET is formed can have a cavity.
  • the shape of the cavity to be formed may be such that the length of the cavity in the direction parallel to the surface of the silicon substrate is longer than the length of the cavity in the depth direction of the silicon substrate. it can.
  • the shape of the cavity to be formed may be such that the length of the cavity in the depth direction of the silicon substrate is longer than the length of the cavity in the direction parallel to the surface of the silicon substrate. it can.
  • the shape of the formed cavity may be such that the length of the cavity in the direction parallel to the surface of the silicon substrate is equal to the length of the cavity in the depth direction of the silicon substrate.
  • a force S can be applied so that cavities are periodically formed in a direction parallel to the surface of the silicon substrate.
  • Lattice-relaxed silicon 'tensile stress can be applied on germanium film Forming a strained silicon channel, forming a defect by ion implantation, and forming a cavity by a subsequent heat treatment.
  • the heat treatment can be performed in an atmosphere containing oxygen.
  • a method for manufacturing a semiconductor device which is a method for manufacturing a semiconductor device including an MIS (metal-insulating film-silicon) type field effect transistor, wherein the semiconductor device is formed on a silicon substrate having a cavity Forming a strained silicon channel to which a tensile stress is applied on a lattice-relaxed silicon 'germanium film, a step of performing anodization, and a step of forming a cavity by a subsequent heat treatment.
  • MIS metal-insulating film-silicon
  • a method for manufacturing a semiconductor device which is a method for manufacturing a semiconductor device provided with an MIS (metal-insulating film-silicon) type field effect transistor, wherein the semiconductor device is formed on a silicon substrate having a cavity. Forming a strained silicon channel to which a tensile stress is applied, a step of etching a silicon substrate, and a step of forming a cavity by a subsequent heat treatment on the germanium film.
  • the heat treatment can be performed in an atmosphere containing hydrogen.
  • the present invention has the following effects. That is, by using a silicon substrate having a silicon layer having a cavity, a silicon layer having a tensile strain can be formed, the mobility of electrons and holes can be improved, and the performance of the MISFET can be improved. In addition, a significant cost reduction can be achieved compared to a conventional high mobility device using a strained silicon channel using a concentration-graded silicon 'germanium film and a lattice-relaxed silicon' germanium film.
  • a normal silicon substrate 1 is mainly used.
  • helium ions are implanted under the conditions of 20 keV and 2 * 1016 cm-2 in order to form the silicon layer 12 having a cavity.
  • the multiplication is represented by “*”.
  • a lattice-relaxed silicon-germanium film 3 having a thickness of 0.5 m is formed at 550 ° C.
  • a strained silicon film 4 having a thickness of 15 nm is formed at 550 ° C.
  • the germanium concentration of the lattice-relaxed silicon 'genolemanium film 3 is 20%.
  • the thickness of the strained silicon film 4 needs to be equal to or less than the critical thickness.
  • FIG. 2A A cross-sectional view showing the structure at this point is shown in FIG. 2A.
  • an element isolation region 5 is formed by a normal shallow trench element isolation (STI) technique.
  • a well and a channel region are formed by a normal ion implantation technique. For example, using conventional exposure techniques, boron ions are implanted into the nMOSFET at 15 keV and 5E12 cm-2, and arsenic ions are implanted into the pMOSFET at 100 keV and 5E12 cm_2.
  • a gate insulating film 6 is formed.
  • silicon oxynitride with a thickness of 1.2 nm by a thermal oxidation process at 950 ° C in a mixed gas of oxygen nitride gas (NO) and oxygen.
  • NO oxygen nitride gas
  • a polycrystalline silicon film is deposited to a thickness of 75 nm by a normal CVD method as a gate electrode.
  • a polycrystalline silicon gate electrode 7 is formed by a usual exposure technique and etching technique. A cross-sectional view showing the structure at this point is shown in FIG. 2B.
  • impurities in a halo region 91 are introduced by ordinary oblique ion implantation.
  • BF2 ion is 30 keV
  • arsenic ion 60 keV
  • impurities in the source / drain / extension (SDE) region 9 are introduced by normal ion implantation.
  • SDE source / drain / extension
  • a silicon oxide film is deposited to a thickness of 10 nm by a normal CVD method, and then a silicon nitride film is deposited to a thickness of 40 nm by a normal CVD method. Further, by performing ordinary anisotropic dry etching, the silicon oxide film 8 on the gate electrode side wall and the gate electrode side wall nitride film are formed. A silicon oxide film 81 is formed.
  • impurities are introduced into the source / drain regions 92 by an ion implantation method.
  • boron ions are implanted into the nMOSFET at 2 keV and 3E15 cm-2, and arsenic ions are implanted into the pMOSFET at 30 keV and 3E15 cm_2 from the normal direction of the wafer.
  • a heat treatment for activating the impurities is performed. For example, spike annealing at 1050 ° C and 0 seconds is performed at a temperature rise of 300 ° C / sec and a temperature decrease of 100 ° C / sec.
  • a silicide film is formed only on the gate electrode and the source / drain regions 92 by a normal process.
  • a nickel film having a thickness of about 10 nm is formed by a normal sputtering method, and a titanium nitride film having a thickness of about 30 nm is formed by a normal sputtering method.
  • Heat treatment is performed to form a nickel silicide film 93. Thereafter, the excess titanium nitride film and nickel film are removed by ordinary wet etching.
  • an interlayer insulating film 10 of a silicon oxynitride film is formed using a normal plasma CVD method or the like. Further, the contact 11 and the wiring are formed to complete the MISFET. A cross-sectional view showing the structure at this point is shown in FIG. 2C.
  • the strained silicon film 4 Since the silicon film in contact with the cavity in the silicon substrate 1 is in an unconstrained state, the strained silicon film 4 has a high degree of freedom with respect to a change in the lattice constant. As a result, a strained silicon channel with few threading dislocations can be formed even by using the thin-film concentration-gradient silicon 'germanium film 21 and the thin-film lattice-relaxed silicon' germanium film 31.
  • the cost can be significantly reduced.
  • a normal silicon substrate 1 is mainly used.
  • helium ions are injected under the conditions of 20 keV and 2 * 1016 cm_2 to form the silicon layer 12 having a cavity.
  • an element isolation region 5 is formed by a normal shallow trench element isolation (STI) technique.
  • a well and a channel region are formed by a normal ion implantation technique. For example, using conventional exposure techniques, boron ions are implanted into the nMOSFET at 15 keV and 5E12 cm-2, and arsenic ions are implanted into the pMOSFET at 100 keV and 5E12 cm_2.
  • the gate insulating film 6 is formed. For example, using a normal rapid heating process (RTP) device, oxynitriding in a mixed gas of oxygen nitride gas (N ⁇ ) and oxygen to a thickness of 1.2 nm by thermal oxidation at 950 ° C. A silicon film is formed. Next, a polycrystalline silicon film is deposited to a thickness of 75 nm by a normal CVD method as a gate electrode. Next, a polycrystalline silicon gate electrode 7 is formed by a usual exposure technique and etching technique. A cross-sectional view showing the structure at this point is shown in FIG. 3B.
  • RTP rapid heating process
  • impurities in a halo region 91 are introduced by ordinary oblique ion implantation.
  • BF2 ion is 30keV
  • arsenic ion is 60keV
  • SDE region 9 impurities in the source'drain.extension (SDE) region 9 are introduced by normal ion implantation.
  • arsenic ions are implanted into the nMOSFET at 2 keV and 5E14 cm_2, and boron ions are implanted into the pMOSFET at 0.5 keV and 5E14 cm_2.
  • a silicon oxide film is deposited to a thickness of 10 nm by a normal CVD method, and then a silicon nitride film is deposited to a thickness of 40 nm by a normal CVD method. Further, by performing ordinary anisotropic dry etching, a gate electrode side wall silicon oxide film 8 and a gate electrode side wall silicon nitride film 81 are formed.
  • impurities are introduced into the source / drain regions 92 by an ion implantation method.
  • boron ions are implanted into the nMOSFET at 2 keV and 3E15 cm_2, and arsenic ions into the pMOSFET at 30 keV and 3E15 cm_2 from the normal direction of the wafer.
  • a heat treatment for activating the impurities is performed. For example, temperature rise 300 degrees / second, temperature fall 100 degrees Perform a spike anneal at 1050 ° C for 0 sec.
  • a silicide film is formed only on the gate electrode and the source and drain regions by a normal process.
  • a nickel film with a thickness of about 10 nm is formed by a normal sputtering method
  • a titanium nitride film with a thickness of about 30 nm is formed by a normal sputtering method, and then at 450 ° C. for 30 seconds.
  • Heat treatment is performed to form a nickel silicide film 93. Thereafter, the excess titanium nitride film and nickel film are removed by ordinary wet etching.
  • an interlayer film (tensile stress-applied interlayer insulating film) 101 of a silicon oxynitride film is formed using a normal plasma CVD method.
  • the interlayer film is characterized in that a film having a smaller thermal expansion coefficient than silicon is used, and tensile strain is applied to the silicon substrate 1 by cooling after the subsequent heat treatment.
  • the tensile strain is also characterized by a biaxial stress orthogonal to a plane perpendicular to the substrate surface.
  • a larger strain can be applied to the silicon layer 12 having a cavity than the normal silicon substrate 1.
  • the contact 11 and the wiring are formed to complete the MISFET.
  • a cross-sectional view showing the structure at this point is shown in Figure 3C.
  • the lattice-relaxed silicon film 41 Since the silicon film in contact with the cavity in the silicon substrate 1 is in an unbounded state, the lattice-relaxed silicon film 41 has a high degree of freedom with respect to a change in the lattice constant. Thus, the stress of the interlayer film (tensile stress applying interlayer insulating film) 101 of the silicon oxynitride film can be effectively applied to the lattice-relaxed silicon film 41, and a strained silicon channel with few threading dislocations can be formed.
  • the stress of the interlayer film (tensile stress applying interlayer insulating film) 101 of the silicon oxynitride film can be effectively applied to the lattice-relaxed silicon film 41, and a strained silicon channel with few threading dislocations can be formed.
  • the thickness of the lattice-relaxed silicon film 41 is smaller than that of a conventional high-mobility device using a strained silicon channel using the concentration-graded silicon 'germanium film 2 and the lattice-relaxed silicon' germanium film 3. In addition, a significant cost reduction can be realized.
  • a normal silicon substrate 1 is mainly used.
  • a silicon oxide film hard mask 13 for blocking helium ion implantation in which a region for forming a cavity is opened is formed.
  • a silicon oxide film is formed to a thickness of 1 ⁇ m by a normal CVD method. Further, an opening is formed by a normal exposure technique and a dry etching method. Next, create cavities in some areas Helium ions are implanted under the conditions of 20 keV and 2 * 1016 cm-2 to form a silicon layer 14 having the same. A cross-sectional view showing the structure at this point is shown in FIG. 4A.
  • 550 is obtained by a normal ultra high vacuum (UHV) CVD method.
  • UHV ultra high vacuum
  • Form a 500 nm thick silicon film with C Through this step, the silicon substrate 1 having the lattice-relaxed silicon film 41 can be formed on the silicon layer 14 having a cavity in a part of the region.
  • a cross-sectional view showing the structure at this point is shown in FIG. 4C.
  • the thermal conductivity per unit area is low in MISF ET where the cavity exists. If an element in which current flows excessively, such as an IZ ⁇ element, especially an ESD element, is formed in that area, the performance of the element is degraded due to heat generation. Therefore, by forming such a device in a region without voids, it is possible to suppress the deterioration of the device performance due to heat generation and to improve the mobility of the MISFET in which heat generation is not significant.
  • the lattice relaxation of the lattice-relaxed silicon-germanium film 3 formed on the silicon substrate 1 having a cavity is promoted.
  • the film structure is a strained silicon / lattice relaxed silicon.germanium / concentration gradient silicon.germanium / silicon layer with cavity Z silicon substrate.
  • dislocations are terminated in the cavity to reduce the defect density, and furthermore, the lattice constant variability of the concentration-graded silicon-germanium film on the cavity is improved, and the film thickness can be reduced.
  • the stress flexibility of the silicon film formed on the silicon substrate having the cavity is improved. That is, the film structure is strained silicon / silicon layer having cavities / silicon substrate.
  • This structure reduces the defect density by terminating dislocations in the cavity, and also increases the stress flexibility of the silicon layer above the cavity. Therefore, the stress of the interlayer film force can be effectively applied. As a result, mobility improvement can be realized by a strained silicon channel that can be formed with low defect and low cost.
  • the present invention can be applied to any MISFET semiconductor device having a high-mobility silicon channel and a method of manufacturing the same, and there is no limitation on the possibility of its use. Not something.
  • FIG. 1 is a conceptual plan view of an example of a MISFET semiconductor device having a high mobility strained silicon channel realized by a conventional silicon 'germanium film.
  • FIG. 2A is a cross-sectional view showing a structure of an example of a high-mobility MISFET semiconductor device on a silicon substrate having a cavity according to the present invention.
  • FIG. 2B is a cross-sectional view showing a structure of an example of a high-mobility MISFET semiconductor device on a silicon substrate having a cavity according to the present invention.
  • FIG. 2C is a cross-sectional view showing a structure of an example of a high-mobility MISFET semiconductor device on a silicon substrate having a cavity according to the present invention.
  • FIG. 3A is a cross-sectional view showing a structure of an example of a high-mobility MISFET semiconductor device on a silicon substrate having a cavity according to the present invention.
  • FIG. 3B is a cross-sectional view showing a structure of an example of a high-mobility MISFET semiconductor device on a silicon substrate having a cavity according to the present invention.
  • FIG. 3C is a cross-sectional view showing a structure of an example of a high-mobility MISFET semiconductor device on a silicon substrate having a cavity according to the present invention.
  • FIG. 4A is a cross-sectional view showing a structure of an example of a method for forming a silicon substrate having a cavity in a partial region according to the present invention.
  • Garden 4B is a cross-sectional view showing a structure of an example of a method for forming a silicon substrate having a cavity in a partial region according to the present invention.
  • Garden 4C is a cross-sectional view showing a structure of an example of a method for forming a silicon substrate having a cavity in a partial region according to the present invention.

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Abstract

　ＭＩＳＦＥＴの高性能化を実現する高移動度歪みシリコン構造に、低欠陥かつ低コストで移動度を向上した半導体装置を提供する。ＭＩＳＦＥＴの高性能化を実現する高移動度歪みシリコン構造として、空洞を有するシリコン基板上に、格子緩和シリコン・ゲルマニウム膜／濃度傾斜シリコン・ゲルマニウム膜を形成し、さらにその上に歪みシリコン膜を形成する。これにより、空洞近傍の格子の束縛が緩み、自由度が増すことにより、シリコン・ゲルマニウム膜の薄膜化が実現できるため、低欠陥かつ低コストで移動度を向上した半導体装置を提供できる。

Description

明 細 書
空洞を有するシリコン基板上の高移動度 MISFET半導体装置及びその 製造方法
技術分野
[0001] 本発明は、高移動度シリコンチャネルを有する MISFET半導体装置及びその製造 方法に関するものである。
背景技術
[0002] 本発明に関する現時点での技術水準をより十分に説明する目的で、本願で引用さ れ或いは特定される特許、特許出願、特許公報、科学論文等の全てを、ここに、参照 することでそれらの全ての説明を組入れる。
[0003] MISFETの高性能化は主に、スケーリング則におけるゲート長の微細化により実現 されている。一方、スケーリングの別の重要な因子の一つである移動度を向上させる 方法として、高移動度シリコンチャネル技術が提案されている。例えば、格子緩和し たシリコン 'ゲルマニウム膜上に形成した歪みシリコン膜をチャネルとして用いた平面 MOSFETの高性能化が提案されている。
[0004] これは、非特許文献 1に示されている。これは、チャネル領域となるシリコン膜に 2軸 性引っ張り応力を印可することにより、電子が有効質量が小さい 2重縮退バレーの電 子の占有確率を増大することで実効移動度が大きくなることを利用したものである。
[0005] また、非特許文献 2にも同様の技術が示されている。
[0006] 図 1に、従来法の基板構造を示す。通常のシリコン基板 1上に、まず濃度勾配を持 つ濃度傾斜シリコン 'ゲルマニウム膜 2を形成し、次に、格子緩和シリコン 'ゲルマニウ ム膜 3を形成し、さらに歪みシリコン膜 4を形成し、歪みシリコン基板を作製する。
[0007] 次に、通常の MISFETの形成方法を用いて、素子分離領域 5、ゲート絶縁膜 6、多 結晶シリコンゲート電極 7、ゲート電極側壁酸化シリコン膜 8、ソース'ドレイン'ェクス テンション領域 9、層間絶縁膜 10、コンタクト 11、配線を形成する。
[0008] この方法において、歪みシリコン膜 4の欠陥密度を低減するため、格子緩和シリコン •ゲルマニウム膜 3だけでも、 1. 5 z m程度以上堆積する必要がある。このことは、非 特許文献 3に示されている。
[0009] この厚い膜の成膜は、製造コストの増大を招く。一方、その高コストな構造を用いた 場合でも、欠陥密度は 105cm— 2程度と、バルタ基板の lcm— 2程度よりも顕著に多 レ、。これにより、 LSIチップの歩留まりが低くなることが容易に考えられる。
[0010] 他の高移動度シリコンチャネル技術として、層間膜とシリコン基板の熱膨張係数差 により、シリコン膜に引っ張り応力を印可する方法が示されている。
[0011] これは、非特許文献 4に示されている。
[0012] 他にも、貝占り合わせ S〇I技術により、シリコン基板上のシリコン酸化膜上に歪みシリ コン膜を形成する技術が提案されている。これは、非特許文献 5に示されている。
[0013] また、空洞を形成する技術として、非特許文献 6では、軽元素イオン注入と熱処理 を用いた工程が示されている。
[0014] また、他の空洞を形成する技術として、特許文献 1では、エッチング及び減圧水素 中熱処理を用いた工程が示されている。
[0015] さらに、他の空洞を形成する技術として、特許文献 2では、陽極化成技術により形 成した多孔質シリコン膜を用いた技術が示されている。ここで、多孔質シリコン膜の熱 的不安定性が指摘されている力 ゲート長が lOOnm程度以下の MOSFETでは、熱 処理が顕著に低減されており、熱的不安定性が問題とはならない。
[0016] また、シリコン基板中の空洞を用いた高移動度トランジスタの例として、特許文献 3 には、 SOI薄膜化により反転層における導電帯の電子状態のエネルギー縮退が解 除され、有効質量が小さい電子が優先的に誘起され、移動度の向上を実現できる技 術が示されている。しかし、これは SOI薄膜化による高移動度技術であり、歪みを用 いた高移動度技術とは異なる。
[0017] 特許文献 1 :特開 2000—12858
特許文献 2：特許 3257580号
特許文献 3：特開 2001 - 257358
非特許文献 1 :J. Welser, et al.著：' ' NM〇S and PMOS Transistor Fa bricated in Strained Silicon/Relaxed Silicon— Germanium Structure , IEEE International Electron Device Meeting, pp. 1000,1992年. 非特許文献 2 : Ε· A. Fitzgerald, et al.著：' ' MOSFET Channel Engine ering using Strained ¾i, ¾iGe, and Ge Channels, Extended Abst racts of the 2002 International Conference on Solid State Device s and Materials, pp. 144—145， 2002年.
非特許文献 3 : K. Rim, et al.著： Mobility Enhancement in Strained Si NMOSFETs with Hf02 Gate Dielectrics, " 2002 Symposium on VLSI Technology Digest of Technical Papers, pp. 12—13, 2002年 非特許文献 4 : K.〇ta， et al.著：' ' Novel Locally Strained Channel Tec hnique for High Performance 55 nm CMOS, 丄 EEE International Electron Device Meeting, pp. 27, 2002年.
非特許文献 5 : T. A. Langdo, et al.著：' ' Preparation of Novel SiGe— Free Strained Si on Insulator Substrates, IEEE International SOI
Conference, pp. 211 , 2002年.
非特許文献 6 : Atsusm Ogura著： Reduction of Pattern— Edge Defects in Partial SOI by LII (Light— Ion Implantation) Technique, Exten ded Abstracts of the 2002 International Conference on Solid Stat e Devices and Materials, pp. 790—791 , 2002年.
発明の開示
発明が解決しょうとする課題
[0018] この構造では、シリコン基板とシリコン 'ゲルマニウム膜の格子定数差により発生す る、 105cm-2台程度の歪みシリコン膜中欠陥の低減が第 1の課題である。第 2に、 その欠陥を抑制するために、格子緩和シリコン 'ゲルマニウム膜への化学機械研磨（ chemical mechanical polishing : CMP)技術が提案されている力 その技術を 用いても、 1. 5 / m程度以上の厚い格子緩和シリコン 'ゲルマニウム/濃度傾斜シリ コン'ゲルマニウム層を形成する必要があるため、ウェハ作製コストの抑制が課題で ある。すなわち、コストと高品質化がトレードオフとなっている。
[0019] 一方、層間絶縁膜とシリコン基板の熱膨張係数差によりシリコン膜に引っ張り応力 を印可する方法では、シリコン基板の剛性から、印可できる応力には限界がある。ま た、貝 り合わせ SOI技術によりシリコン基板上のシリコン酸化膜上に歪みシリコン膜を 形成する技術では、 SOI基板を用いるため、基板浮遊効果やセルフヒーティング等を 考慮した回路設計をする必要があり、汎用性に劣る。
[0020] 本発明の目的は、低コストでかつ低欠陥密度を持つ、高移動度の歪みシリコン基 板を提供することにある。
課題を解決するための手段
[0021] 請求項 1に記載の半導体装置は、 MIS (金属 -絶縁膜 -シリコン)型電界効果トラン ジスタを備えた半導体装置であって、空洞を有するシリコン基板上に形成された格子 緩和シリコン 'ゲルマニウム膜上に、引っ張り応力が印可された歪みシリコンチャネル を有することを特徴とする。
[0022] 請求項 2に記載の半導体装置は、 MIS (金属 -絶縁膜 -シリコン)型電界効果トラン ジスタを備えた半導体装置であって、空洞を有するシリコン基板上に形成されたシリ コン膜上において、層間膜によりチャネルシリコン部に引っ張り応力が印可された歪 みシリコンチャネルを有することを特徴とする。
[0023] また、少なくとも、一部の MOSFETが形成される領域のシリコン基板が空洞を有す るようにすることができる。
[0024] また、形成される空洞の形状は、シリコン基板の深さ方向の空洞の長さに比べて、 シリコン基板の表面に平行な方向の空洞の長さの方が長いようにすることができる。
[0025] また、形成される空洞の形状は、シリコン基板の表面に平行な方向の空洞の長さに 比べて、シリコン基板の深さ方向の空洞の長さの方が長いようにすることができる。
[0026] また、形成される空洞の形状は、シリコン基板の表面に平行な方向の空洞の長さが 、シリコン基板の深さ方向の空洞の長さと同等であるようにすることができる。
[0027] また、空洞がシリコン基板表面に平行な方向において周期的に形成されるようにす ること力 Sできる。
[0028] 請求項 8に記載の半導体装置の製造方法は、 MIS (金属 絶縁膜 シリコン)型電 界効果トランジスタを備えた半導体装置の製造方法であって、空洞を有するシリコン 基板上に形成された格子緩和シリコン 'ゲルマニウム膜上に、引っ張り応力が印可さ れた歪みシリコンチャネルを形成する工程と、イオン注入による欠陥形成を行う工程 と、それに引き続く熱処理により空洞を形成する工程とを有することを特徴とする。
[0029] また、熱処理を酸素を含む雰囲気で行うようにすることができる。
[0030] 請求項 10に記載の半導体装置の製造方法は、 MIS (金属 -絶縁膜 -シリコン)型電 界効果トランジスタを備えた半導体装置の製造方法であって、空洞を有するシリコン 基板上に形成された格子緩和シリコン 'ゲルマニウム膜上に、引っ張り応力が印可さ れた歪みシリコンチャネルを形成する工程と、陽極化成を行う工程と、それに引き続く 熱処理により空洞を形成する工程とを有することを特徴とする。
[0031] 請求項 11に記載の半導体装置の製造方法は、 MIS (金属 -絶縁膜 -シリコン)型電 界効果トランジスタを備えた半導体装置の製造方法であって、空洞を有するシリコン 基板上に形成された格子緩和シリコン 'ゲルマニウム膜上に、引っ張り応力が印可さ れた歪みシリコンチャネルを形成する工程と、シリコン基板のエッチングを行う工程と 、それに引き続く熱処理により空洞を形成する工程とを有することを特徴とする。
[0032] また、熱処理を水素を含む雰囲気で行うようにすることができる。
発明の効果
[0033] 以上説明したように、本発明により以下のような効果を奏する。即ち、空洞を有する シリコン層の存在するシリコン基板を用いることにより、引っ張り歪みをもつシリコン層 を形成でき、電子及び正孔の移動度を向上させ、 MISFETの性能向上を実現でき る。かつ、濃度傾斜シリコン 'ゲルマニウム膜および格子緩和シリコン 'ゲルマニウム 膜を用いた従来の歪みシリコンチャネルを用いた高移動度デバイスに比べて、コスト の大幅な削減が実現できる。
発明を実施するための最良の形態
[0034] 次に、本発明の第 1の実施の形態について図 2A,図 2B,図 2Cを参照して詳細に 説明する。本発明の第 1の実施の形態は、通常のシリコン基板 1を主体としている。ま ず、空洞を有するシリコン層 12を形成するため、ヘリウムイオンを 20keV、 2 * 1016 cm— 2の条件で注入する。以下では、乗算を「*」で表すものとする。
[0035] 次に、真空中で、 450°C、 2時間の条件で熱処理する。これにより、直径が lOOnm の空洞を 200nmのピッチで空洞を有するシリコン層 12を形成する。次に、通常の超 高真空（Ultra High Vaccum: UHV) CVD法により、 750。Cで、 1 /i m厚、 20% Ge/ μ mの薄膜濃度傾斜シリコン 'ゲルマニウム膜 21を形成する。
[0036] 次に、 550°Cで、 0. 5 m厚の格子緩和シリコン.ゲルマニウム膜 3を形成する。次 に、 550°Cで、 15nm厚の歪みシリコン膜 4を成膜する。ここで、格子緩和シリコン'ゲ ノレマニウム膜 3のゲルマニウム濃度は、 20%である。この時、歪みシリコン膜 4の膜厚 は、臨界膜厚以下である必要がある。この時点での構造を示す横断面図を図 2Aに 示す。
[0037] 次に、通常のシヤロートレンチ素子分離 (STI)技術により、素子分離領域 5を形成 する。次に、通常のイオン注入技術により、ゥエルとチャネル領域を形成する。例えば 、通常の露光技術を用いて、 nMOSFETにはボロンイオンを 15keV, 5E12cm-2 で、 pMOSFETには砒素イオンを 100keV， 5E12cm_2で注入する。
[0038] 次に、ゲート絶縁膜 6を形成する。例えば、通常の高速加熱工程 (RTP)装置を用 レ、、窒化酸素ガス（NO)と酸素の混合ガス中で、 950°Cの熱酸ィ匕法により 1. 2nmの 厚さで酸窒化シリコン膜を形成する。次に、ゲート電極として、多結晶シリコン膜を通 常の CVD法により、 75nmの厚さで堆積する。次に、通常の露光技術とエッチング技 術により多結晶シリコンゲート電極 7を形成する。この時点での構造を示す横断面図 を図 2Bに示す。
[0039] 次に、通常の斜めイオン注入により、ハロー（halo)領域 91の不純物を導入する。
例えば、ウェハの法線方向よりゲート電極の長手方向と直交する方向へ 30度程度傾 けた方向から、 nMOSFETには BF2イオンを 30keV, 2. 5E13cm_2で、 pMOSF ETには砒素イオンを 60keV, 2. 5E13cm— 2で注入する。
[0040] 次に、通常のイオン注入により、ソース'ドレイン 'エクステンション（SDE)領域 9の 不純物を導入する。例えば、ウェハの法線方向より、 nMOSFETには砒素イオンを 2 keV, 5E14cm_2で、 pMOSFETにはボロンイオンを 0. 5keV, 5E14cm_2で注 入する。
[0041] 次に、通常の CVD法により酸化シリコン膜を 10nmの厚さで、その後に通常の CV D法により窒化シリコン膜を 40nmの厚さで堆積する。さらに、通常の異方性ドライエ ツチングを行うことにより、ゲート電極側壁酸化シリコン膜 8およびゲート電極側壁窒 化シリコン膜 81を形成する。
[0042] 次に、ソース'ドレイン領域 92への不純物導入をイオン注入法により行う。例えば、 通常の露光技 テを用いて、 nMOSFETにはボロンイオンを 2keV, 3E15cm— 2で、 pMOSFETには砒素イオンを 30keV， 3E15cm_2でウェハの法線方向より注入す る。その後、不純物活性化の熱処理を行う。例えば、昇温 300度/秒、降温 100度 /秒において、 1050°C， 0秒のスパイクァニールを行う。その後、通常の工程により、 ゲート電極とソース'ドレイン領域 92上のみにシリサイド膜の形成を行う。例えば、通 常のスパッタ法で 10nm程度の膜厚のニッケル膜を形成し、さらに、通常のスパッタ 法で 30nm程度の膜厚の窒化チタン膜を形成し、次に、 450°C, 30秒の熱処理を行 レ、、二ッケノレシリサイド膜 93を形成する。その後、通常のウエットエッチングにより、余 剰の窒化チタン膜とニッケル膜を除去する。
[0043] 次に、通常のプラズマ CVD法等を用いて、酸窒化シリコン膜の層間絶縁膜 10を形 成する。さらに、コンタクト 11や配線を形成して MISFETが完成する。この時点での 構造を示す横断面図を図 2Cに示す。
[0044] 次に、本発明の第 1の実施の形態の動作について説明する。シリコン基板 1中の空 洞に接するシリコン膜が束縛のない状態になるため、その歪みシリコン膜 4は格子定 数の変化に対して、 自由度の高い膜になる。これにより、薄膜濃度傾斜シリコン 'ゲル マニウム膜 21および薄膜格子緩和シリコン 'ゲルマニウム膜 31を用いても、貫通転 位の少ない歪みシリコンチャネルを形成することができる。
[0045] さらに、濃度傾斜シリコン 'ゲルマニウム膜 2および、格子緩和シリコン 'ゲルマニウ ム膜 3の薄膜ィ匕を実現できるため、コストの大幅な削減ができる。
[0046] 次に、本発明の第 2の実施の形態について図 3A， 3B， 3Cを参照して詳細に説明 する。本実施の形態は、通常のシリコン基板 1を主体としている。まず、空洞を有する シリコン層 12を形成するため、ヘリウムイオンを 20keV、 2 * 1016cm_2の条件で注 入する。
[0047] 次に、真空中で、 450°C、 2時間の条件で熱処理する。これにより、直径が lOOnm の空洞を 200nmのピッチで空洞を有するシリコン層 12を形成する。次に、通常の超 高真空（Ultra High Vaccum: UHV) CVD法により、 550。Cで、 500nm厚の格 子緩和シリコン膜 41を成膜する。この時点での構造を示す横断面図を図 3Aに示す
[0048] 次に、通常のシヤロートレンチ素子分離 (STI)技術により、素子分離領域 5を形成 する。次に、通常のイオン注入技術により、ゥエルとチャネル領域を形成する。例えば 、通常の露光技術を用いて、 nMOSFETにはボロンイオンを 15keV, 5E12cm-2 で、 pMOSFETには砒素イオンを 100keV， 5E12cm_2で注入する。
[0049] 次に、ゲート絶縁膜 6を形成する。例えば、通常の高速加熱工程 (RTP)装置を用 レ、、窒化酸素ガス（N〇）と酸素の混合ガス中で、 950°Cの熱酸ィ匕法により 1. 2nmの 厚さで酸窒化シリコン膜を形成する。次に、ゲート電極として、多結晶シリコン膜を通 常の CVD法により、 75nmの厚さで堆積する。次に、通常の露光技術とエッチング技 術により多結晶シリコンゲート電極 7を形成する。この時点での構造を示す横断面図 を図 3Bに示す。
[0050] 次に、通常の斜めイオン注入により、ハロー（halo)領域 91の不純物を導入する。
例えば、ウェハの法線方向よりゲート電極の長手方向と直交する方向へ 30度程度傾 けた方向から、 nMOSFETには BF2イオンを 30keV, 2. 5E13cm_2で、 pMOSF ETには砒素イオンを 60keV, 2. 5E13cm— 2で注入する。
[0051] 次に、通常のイオン注入により、ソース'ドレイン.エクステンション（SDE)領域 9の 不純物を導入する。例えば、ウェハの法線方向より、 nMOSFETには砒素イオンを 2 keV, 5E14cm_2で、 pMOSFETにはボロンイオンを 0· 5keV, 5E14cm_2で注 入する。
[0052] 次に、通常の CVD法により酸化シリコン膜を 10nmの厚さで、その後に通常の CV D法により窒化シリコン膜を 40nmの厚さで堆積する。さらに通常の異方性ドライエツ チングを行うことにより、ゲート電極側壁酸化シリコン膜 8およびゲート電極側壁窒化 シリコン膜 81を形成する。
[0053] 次に、ソース'ドレイン領域 92への不純物導入をイオン注入法により行う。例えば、 通常の露光技術を用いて、 nMOSFETにはボロンイオンを 2keV, 3E15cm_2で、 pMOSFETには砒素イオンを 30keV， 3E15cm_2でウェハの法線方向より注入す る。その後、不純物活性化の熱処理を行う。例えば、昇温 300度/秒、降温 100度 /秒において、 1050°C, 0秒のスパイクァニールを行う。
[0054] その後、通常の工程により、ゲート電極とソース'ドレイン領域上のみにシリサイド膜 の形成を行う。例えば、通常のスパッタ法で 10nm程度の膜厚のニッケル膜を形成し 、さらに、通常のスパッタ法で 30nm程度の膜厚の窒化チタン膜を形成し、次に、 45 0°C, 30秒の熱処理を行い、ニッケルシリサイド膜 93を形成する。その後、通常のゥ エツトエッチングにより、余剰の窒化チタン膜とニッケル膜を除去する。
[0055] 次に、通常のプラズマ CVD法を用いて、酸窒化シリコン膜の層間膜（引っ張り応力 印可層間絶縁膜） 101を形成する。ここでこの層間膜は、シリコンに比べて熱膨張係 数の小さい膜を用レ、、後の熱処理後の冷却により、シリコン基板 1に引っ張り歪みが 印可されることが特徴である。この時、引っ張り歪みは基板表面に垂直な面に直交す る 2軸応力であることも特徴である。また、同じ膜厚の層間膜を用いた場合、通常のシ リコン基板 1よりも空洞を有するシリコン層 12の方が大きな歪みを印可できる。さらに コンタクト 11や配線を形成して MISFETが完成する。この時点での構造を示す横断 面図を図 3Cに示す。
[0056] 次に、本発明の第 2の実施の形態の動作について説明する。シリコン基板 1中の空 洞に接するシリコン膜が束縛のない状態になるため、その格子緩和シリコン膜 41は 格子定数の変化に対して、 自由度の高い膜になる。これにより、酸窒化シリコン膜の 層間膜（引っ張り応力印可層間絶縁膜） 101の応力を効果的に格子緩和シリコン膜 4 1に印可でき、貫通転位の少ない歪みシリコンチャネルを形成することができる。
[0057] さらに、濃度傾斜シリコン 'ゲルマニウム膜 2および格子緩和シリコン 'ゲルマニウム 膜 3を用いた従来の歪みシリコンチャネルを用いた高移動度デバイスに比べて、格子 緩和シリコン膜 41の膜厚が薄いため、コストの大幅な削減が実現できる。
[0058] 次に、本発明の第 3の実施の形態について図 4A， 4B， 4Cを参照して詳細に説明 する。本実施の形態は、通常のシリコン基板 1を主体としている。任意の部分に空洞 を持つシリコン基板を形成するため、空洞を形成する領域が開口したヘリウムイオン 注入を遮蔽するシリコン酸化膜ハードマスク 13を形成する。
[0059] まず、通常の CVD法で、シリコン酸化膜を 1 μ m形成する。さらに、通常の露光技 術、及びドライエッチング法により、開口部を形成する。次に、一部の領域に空洞を 有するシリコン層 14を形成するため、ヘリウムイオンを 20keV、 2 * 1016cm— 2の条 件で注入する。この時点での構造を示す横断面図を図 4Aに示す。
[0060] 次に、真空中で、 450°C、 2時間の条件で熱処理する。これにより、直径が lOOnm の空洞を 200nmのピッチで、一部の領域に空洞を有するシリコン層 14を形成する。 この時点での構造を示す横断面図を図 4Bに示す。
[0061] 次に、通常の超高真空（Ultra High Vaccum : UHV) CVD法により、 550。Cで 、 500nm厚のシリコン膜を成膜する。この工程により、一部の領域に空洞を有するシ リコン層 14上に、格子緩和シリコン膜 41を有するシリコン基板 1を形成することができ る。この時点での構造を示す横断面図を図 4Cに示す。
[0062] 次に、第 3の実施の形態の動作について説明する。空洞が存在する領域の MISF ETでは、単位面積当たりの熱伝導率が低くなる。その領域に IZ〇素子、特に ESD 素子など、電流が過度に流れる素子を形成すると、発熱により素子性能が劣化する。 そこで、そのような素子を空洞のない領域に形成することにより、発熱による素子性能 が劣化を抑制し、かつ発熱が顕著でない MISFETの移動度を向上させることができ る。
[0063] ここまで、空洞を形成する技術として、軽元素イオン注入と熱処理を用いた工程を 示したが、特開 2000— 12858に示されてレ、る、エッチング及び減圧水素中熱処理を 用いた工程や、特許 3257580に示されている、多孔質シリコン膜を用いた技術を用 レヽても同様の効果を得られることは言うまでもなレ、。
[0064] 以上説明したように、本実施の形態は、空洞を有するシリコン基板 1上に形成され た格子緩和シリコン 'ゲルマニウム膜 3の格子緩和を促す。すなわち、膜構造は、歪 みシリコン/格子緩和シリコン.ゲルマニウム/濃度傾斜シリコン.ゲルマニウム/空 洞を有するシリコン層 Zシリコン基板である。この構造により、空洞で転位を終端させ て欠陥密度を低減し、さらに、空洞上の濃度傾斜シリコン 'ゲルマニウム膜の格子定 数変動性を向上させ、その膜厚を薄膜ィ匕することができる。次に、空洞を有するシリコ ン基板上に形成されたシリコン膜の応力柔軟性を向上させる。すなわち、膜構造は、 歪みシリコン/空洞を有するシリコン層/シリコン基板である。この構造により、空洞 で転位を終端させて欠陥密度を低減し、さらに、空洞上のシリコン層の応力柔軟性を 向上させ、層間膜力 の応力を有効に印可することができる。これにより、低欠陥、低 コストで形成できる歪みシリコンチャネルにより、移動度向上を実現することができる。
[0065] なお、本発明は、高移動度シリコンチャネルを有する MISFET半導体装置及びそ の製造方法に関するものであれば、あらゆるものに適用することが可能であり、その 利用の可能性において何ら限定するものではない。
[0066] 幾つかの好適な実施の形態及び実施例に関連付けして本発明を説明したが、これ ら実施の形態及び実施例は単に実例を挙げて発明を説明するためのものであって、 限定することを意味するものではないことが理解できる。本明細書を読んだ後であれ ば、当業者にとって等価な構成要素や技術による数多くの変更および置換が容易で あることが明白である力 S、このような変更および置換は、添付の請求項の真の範囲及 び精神に該当するものであることは明白である。
図面の簡単な説明
[0067] [図 1]従来法によるシリコン 'ゲルマニウム膜により実現する高移動度歪みシリコンチヤ ネルを有する MISFET半導体装置の一例の平面概念図である。
[図 2A]本発明による空洞を有するシリコン基板上の高移動度 MISFET半導体装置 の一例の構造を示す横断面図である。
[図 2B]本発明による空洞を有するシリコン基板上の高移動度 MISFET半導体装置 の一例の構造を示す横断面図である。
[図 2C]本発明による空洞を有するシリコン基板上の高移動度 MISFET半導体装置 の一例の構造を示す横断面図である。
[図 3A]本発明による空洞を有するシリコン基板上の高移動度 MISFET半導体装置 の一例の構造を示す横断面図である。
[図 3B]本発明による空洞を有するシリコン基板上の高移動度 MISFET半導体装置 の一例の構造を示す横断面図である。
[図 3C]本発明による空洞を有するシリコン基板上の高移動度 MISFET半導体装置 の一例の構造を示す横断面図である。
[図 4A]本発明による一部の領域に空洞を有するシリコン基板の形成方法の一例の構 造を示す横断面図である。 園 4B]本発明による一部の領域に空洞を有するシリコン基板の形成方法の一例の構 造を示す横断面図である。
園 4C]本発明による一部の領域に空洞を有するシリコン基板の形成方法の一例の構 造を示す横断面図である。

Claims

請求の範囲
[1] MIS (金属-絶縁膜-シリコン)型電界効果トランジスタを備えた半導体装置であつ て、
空洞を有するシリコン基板上に形成された格子緩和シリコン 'ゲルマニウム膜上に、 引っ張り応力が印可された歪みシリコンチャネルを有する半導体装置。
[2] MIS (金属-絶縁膜-シリコン)型電界効果トランジスタを備えた半導体装置であつ て、
空洞を有するシリコン基板上に形成されたシリコン膜上において、層間膜によりチヤ ネルシリコン部に引っ張り応力が印可された歪みシリコンチャネルを有する半導体装 置。
[3] 少なくとも、一部の MOSFETが形成される領域の前記シリコン基板が前記空洞を 有する請求項 1または 2に記載の半導体装置。
[4] 形成される前記空洞の形状は、前記シリコン基板の深さ方向の前記空洞の長さに 比べて、前記シリコン基板の表面に平行な方向の前記空洞の長さの方が長い請求 項 1又は 2に記載の半導体装置。
[5] 形成される前記空洞の形状は、前記シリコン基板の表面に平行な方向の前記空洞 の長さに比べて、前記シリコン基板の深さ方向の前記空洞の長さの方が長い請求項
1又は 2に記載の半導体装置。
[6] 形成される前記空洞の形状は、前記シリコン基板の表面に平行な方向の前記空洞 の長さが、前記シリコン基板の深さ方向の前記空洞の長さと同等である請求項 1又は
2に記載の半導体装置。
[7] 前記空洞が前記シリコン基板表面に平行な方向において周期的に形成されている 請求項 1又は 2に記載の半導体装置。
[8] MIS (金属一絶縁膜一シリコン)型電界効果トランジスタを備えた半導体装置の製造 方法であって、
空洞を有するシリコン基板上に形成された格子緩和シリコン 'ゲルマニウム膜上に、 引っ張り応力が印可された歪みシリコンチャネルを形成する工程と、
イオン注入による欠陥形成を行う工程と それに引き続く熱処理により前記空洞を形成する工程と
を有する半導体装置の製造方法。
[9] 前記熱処理を酸素を含む雰囲気で行う請求項 8に記載の半導体装置の製造方法
[10] MIS (金属 -絶縁膜 -シリコン)型電界効果トランジスタを備えた半導体装置の製造 方法であって、
空洞を有するシリコン基板上に形成された格子緩和シリコン 'ゲルマニウム膜上に、 引っ張り応力が印可された歪みシリコンチャネルを形成する工程と、
陽極化成を行う工程と、
それに引き続く熱処理により空洞を形成する工程と
を有する半導体装置の製造方法。
[11] MIS (金属一絶縁膜一シリコン)型電界効果トランジスタを備えた半導体装置の製造 方法であって、
空洞を有するシリコン基板上に形成された格子緩和シリコン 'ゲルマニウム膜上に、 引っ張り応力が印可された歪みシリコンチャネルを形成する工程と、
シリコン基板のエッチングを行う工程と、
それに引き続く熱処理により空洞を形成する工程と
を有する半導体装置の製造方法。
[12] 前記熱処理を水素を含む雰囲気で行う請求項 10または 11に記載の半導体装置 の製造方法。
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