JP2003178975A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】 半導体基板上に形成された、高濃度のＧｅ濃
度を有する臨界膜厚以下の歪ＳｉＧｅ膜においても高い
歪緩和度を達成し、貫通転位密度を低減し、その上に形
成される第２のＳｉＧｅ膜に対して、うねりを抑制し、
より完全緩和に近づけて、平滑性を向上させることがで
きる半導体装置及びその製造方法を提供することを目的
とする。 【解決手段】 表面がシリコンからなる基板上に第１の
Ｓｉ1-αＧｅα膜と、第１のキャップ膜と、第２のＳｉ
1-βＧｅβ膜（β＜α≦１）と、第２のキャップＳｉ膜
とがこの順に形成されてなり、第１のＳｉ1-αＧｅα膜
が、第２のＳｉ1- βＧｅβ膜と同等の水平面方向の格子
定数を有して格子緩和されてなる半導体装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳細には、ＳｉＧｅ膜を備える
ことにより歪を導入した半導体基板を利用した半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術】従来、チャネル領域を通過する電子や正
孔の移動度を向上する目的でＳｉ基板上に歪ＳｉＧｅ膜
を仮想格子状に形成し、Ｓｉ基板との格子定数の不整合
によるこのＳｉＧｅ膜の歪をミスフィット転位の導入に
より緩和したのちに、キャップ層としてＳｉ膜を形成す
る方法が知られている。このＳｉ膜は、より格子定数の
大きいＳｉＧｅ膜に引っ張られることにより歪が生じ、
これによりバンド構造が変化し、キャリアの移動度を向
上させる。
【０００３】ＳｉＧｅ膜の歪を緩和する方法としては、
ＳｉＧｅ膜を数μｍの厚さで成膜し、ＳｉＧｅ膜の歪弾
性エネルギーを増大させることにより格子緩和する方法
が知られている。例えばY.J.Miiらは、論文Appl. Phys.
Lett. 59(13), 1611(1991)において、ＳｉＧｅ膜中の
Ｇｅ濃度を徐々に増加し、約１μｍの濃度傾斜ＳｉＧｅ
膜を形成することによるＳｉＧｅ膜の歪緩和を発表して
いる。
【０００４】また、薄膜のＳｉＧｅ膜の歪を緩和する方
法として、水素などのイオン注入を行ったのちに高温で
アニールすることにより、Ｓｉ基板内の欠陥層にできた
積層欠陥がすべりを起こし、ＳｉＧｅ膜／Ｓｉ基板界面
でミスフィット転位を発生させる方法が知られている。
例えばD.M.Follstaedtらは、論文Appl. Phys. Lett.69
(14), 2059(1996)で、Ｈｅイオン注入による歪緩和を、
H.Trinkausらは、論文Appl. Phys. Lett. 76(24), 3552
(2000)で、Ｈイオン注入による歪緩和を発表している。
【０００５】また、水素などのイオン注入を行わずにＳ
ｉＧｅ薄膜の歪を緩和する方法として、特開平１０−２
５６１６９号公報には、Ｓｉ基板上に２０ｎｍのＧｅ層
を形成し、その上に１ｎｍ以下のＳｉＧｅキャップ層を
形成し、６８０℃で１０分間アニールすることでＧｅ層
を緩和する方法が提案されている。
【０００６】さらに、杉本らは、日本学術振興会半導体
界面制御技術第１５４委員会第３１回研究会資料２９頁
において、Ｓｉ基板上に第１のＳｉＧｅ膜と第１のキャ
ップＳｉ膜を４００℃の低温で形成したのちに、６００
℃でアニールを行い、ＳｉＧｅ膜／Ｓｉ基板界面に低密
度のミスフィット転位を発生させ、続いて６００℃の高
温で第２のＳｉＧｅ膜を成長させることにより、ＳｉＧ
ｅ膜／Ｓｉ基板界面に発生したミスフィット転位の歪場
の影響で、成長過程の第２のＳｉＧｅ膜表面にうねりを
生じさせ、うねりの谷部分にかかる圧縮応力により、新
しい転位の発生サイトを導入することで、第２のＳｉＧ
ｅ膜を成長させながら歪を緩和させる方法を発表してい
る。この方法によれば、第１のＳｉＧｅ膜／Ｓｉ基板界
面のミスフィット転位から派生した膜中の貫通転位を、
第１のキャップＳｉ膜を形成することにより低減し、さ
らに、高濃度Ｇｅ（３０％）の第１のＳｉＧｅ膜を形成
した場合でも、第２のＳｉＧｅ膜を９０％程度緩和する
ことができる。
【０００７】
【発明が解決しようとする課題】上述したように、Ｓｉ
Ｇｅ膜を厚膜で成膜して、ＳｉＧｅ膜の歪弾性エネルギ
ーを増大させることにより格子緩和する方法では、完全
結晶を得るための臨界膜厚を超えてしまうため、ＳｉＧ
ｅ膜中に非常に多くの欠陥が発生する。
【０００８】また、水素などのイオン注入を行った後に
高温でアニールを行う方法では、第１のＳｉＧｅ膜と第
１のキャップＳｉ膜とのヘテロ構造があるのみであるた
め、ＳｉＧｅ膜／Ｓｉ基板界面のミスフィット転位から
派生した貫通転位が高密度（約１０7／ｃｍ2）に表面ま
で達し、素子を形成した時に接合リーク電流増大の大き
な原因になるという課題がある。さらに、貫通転位と残
留歪エネルギーとにより表面にクロスハッチと呼ばれる
突起が発生するという課題もある。加えて、ＳｉＧｅ膜
のＧｅ濃度が高くなると、ＳｉＧｅ／Ｓｉ界面に水素イ
オンに起因する大きな空孔ができやすくなり、ＳｉＧｅ
膜表面に非常に大きな表面ラフネスが発生しやすくなる
という課題もある。
【０００９】さらに、特開平１０−２５６１６９号公報
における方法では、Ｓｉ基板上にＳｉＧｅ膜及びＳｉキ
ャップ層を形成し、ＳｉＧｅ膜を緩和する方法に適用し
ても、歪ＳｉＧｅ膜が臨界膜厚以下の場合には、緩和率
が大きく低下する。例えば、杉本らによる日本学術振興
会半導体界面制御技術第１５４委員会第３１回研究会資
料２９頁の発表では、特開平１０−２５６１６９号公報
と同じ構造で、ＳｉＧｅの成膜条件が基板温度４００
℃、Ｇｅ濃度３０％、膜厚１００ｎｍ以下という臨界膜
厚以下の条件では、６００℃で５分間アニールしても、
この歪Ｓｉ0.7Ｇｅ0.3膜は約２０％しか緩和していな
い。よって、最上面のキャップＳｉ膜が十分に歪まず、
目標とするキャリア移動度の上昇を十分には得ることが
できない。
【００１０】また、第１のキャップＳｉ膜／第１のＳｉ
Ｇｅ膜／Ｓｉ基板構造の上に、第２のＳｉＧｅ膜を成長
させながら歪を緩和させる方法では、低密度ミスフィッ
ト転位による歪場の影響と高温での膜成長とにより、第
２のＳｉＧｅ膜表面に非常に大きな振幅のうねり（rm
s：約９ｎｍ）が残るという課題がある。
【００１１】本発明は、上記のような課題に鑑みなされ
たものであり、半導体基板上に形成された、高濃度のＧ
ｅ濃度を有する臨界膜厚以下の歪ＳｉＧｅ膜においても
高い歪緩和度を達成し、貫通転位密度を低減し、その上
に形成される第２のＳｉＧｅ膜に対して、うねりを抑制
し、より完全緩和に近づけて、平滑性を向上させること
ができる半導体装置及びその製造方法を提供することを
目的とする。
【００１２】
【課題を解決するための手段】本発明によれば、表面が
シリコンからなる基板上に第１のＳｉ1-αＧｅα膜と、
第１のキャップ膜と、第２のＳｉ1-βＧｅβ膜（β＜α
≦１）と、第２のキャップＳｉ膜とがこの順に形成され
てなり、第１のＳｉ1-αＧｅα膜が、第２のＳｉ1-βＧ
ｅβ膜と同等の水平面方向の格子定数を有して格子緩和
されてなる半導体装置が提供される。
【００１３】また、本発明によれば、（ａ）表面がシリ
コンからなる基板上に第１のＳｉ1- αＧｅα膜を形成す
る工程と、（ｂ）第１のＳｉ1-αＧｅα膜上に第１のキ
ャップ膜を形成する工程と、（ｃ）得られたシリコン基
板をアニール処理して、第１のＳｉ1-αＧｅα膜の格子
定数が、第１のキャップ膜上に形成されるβ＜α≦１を
満たすＳｉ1-βＧｅβ膜と同等の水平面方向の格子定数
となるまで第１のＳｉ 1-αＧｅα膜を格子緩和する工程
と、（ｄ）第１のキャップ膜上に第２のＳｉ1- βＧｅβ
膜を形成する工程と、（ｅ）第２のＳｉ1-βＧｅβ膜上
に第２のキャップＳｉ膜を形成する工程を有する半導体
装置の製造方法が提供される。
【００１４】
【発明の実施の形態】本発明の半導体装置の製造方法
は、工程（ａ）において、表面がシリコンからなる基板
上に第１のＳｉ1-αＧｅα膜を形成する。
【００１５】表面がシリコンからなる基板とは、アモル
ファス、マイクロクリスタル、単結晶、多結晶、これら
の結晶状態の２以上が混在するシリコン基板又はこれら
のシリコン層を表面に有する、いわゆるＳＯＩ基板が含
まれる。なかでも、単結晶シリコン基板又は表面シリコ
ン層が単結晶シリコンからなるＳＯＩ基板が好ましい。
なお、ＳＯＩ基板は、ＳＩＭＯＸ法、多孔質シリコンの
選択エッチを利用したＳＯＩ基板の作成方法、貼り合わ
せ法などの種々の方法によって、形成することができ
る。
【００１６】第１のＳｉ1-αＧｅα膜は、公知の方法、
例えば、ＣＶＤ法、スパッタ法、真空蒸着法、ＭＥＢ法
等の種々の方法により形成することができる。なかで
も、ＣＶＤ法によるエピタキシャル成長法により形成す
ることが好ましい。この場合の成膜条件は、当該分野で
公知の条件を選択することができ、特に、成膜温度は、
例えば、４００〜６５０℃程度が適当である。このＳｉ
1-αＧｅα膜においては、αで表されるＧｅの濃度は、
β＜α≦１を満たす限り特に限定されるものではない
が、例えば、１０〜５０ａｔｏｍ％程度、３０〜１００
ａｔｏｍ％程度、好ましくは３０〜５０ａｔｏｍ％が挙
げられる。Ｓｉ1-αＧｅα膜の膜厚は、臨界膜厚以下で
あることが好ましい。臨界膜厚とは、基板上にＳｉＧｅ
膜が完全に歪んだ状態を維持したまま成長し得る限界の
膜厚を意味する。具体的には、表面がシリコンからなる
基板上に、上記の範囲のＧｅの濃度を有するＳｉＧｅ膜
を形成する場合には、５００ｎｍ程度以下が挙げられ、
Ｇｅ濃度に応じて５０〜２８０ｎｍ程度が好ましい。な
お、Ｇｅの濃度は、膜厚方向及び層表面方向（水平面内
方向）に連続的又は段階的に傾斜して変化していてもよ
いが、均一であることが好ましい。
【００１７】工程（ｂ）において、第１のＳｉ1-αＧｅ
α膜上に第１のキャップ膜を形成する。第１のキャップ
膜は、シリコンと同様のダイヤモンド構造を有する半導
体であることが好ましく、例えば、Ｓｉ、ＳｉＣ又は第
１及び後述する第２のＳｉＧｅ膜よりもＧｅ濃度が低い
ＳｉＧｅ膜等が挙げられる。ＳｉＣにおけるＣ濃度は、
特に限定されるものではなく、例えば、０．１〜７ａｔ
ｏｍ％程度が挙げられる。また、ＳｉＧｅにおけるＧｅ
濃度は、１０ａｔｏｍ％程度以下が適当である。第１の
キャップ膜は、第１のＳｉＧｅ膜と同様の方法で形成す
ることができる。この場合の基板温度は、４００〜６５
０℃程度が好ましい。第１のキャップ膜の膜厚は、臨界
膜厚以下の膜厚で形成することが好ましく、さらに、下
地である第１のＳｉＧｅ膜のゲルマニウム濃度が高いほ
ど薄く及び／又は後工程での半導体装置の製造プロセス
における熱処理温度が高いほど薄くすることが好まし
い。具体的には、１〜１００ｎｍ程度、特に、５〜３０
ｎｍ程度が適当である。
【００１８】工程（ｃ）において、得られたシリコン基
板をアニール処理して、第１のＳｉ 1-αＧｅα膜を格子
緩和する。ここでのアニール処理は、第１のＳｉ1-αＧ
ｅα膜の格子定数が、第１のキャップ膜上に形成される
Ｓｉ1-βＧｅβ膜（β＜α≦１）と同等の格子定数とな
るまで行う。なお、本発明では特に言及しない限り格子
定数は、水平面方向の格子定数を意味する。アニール処
理は、第１のＳｉＧｅ膜上に第１のキャップ膜が形成さ
れた状態で行う以外は、当該分野で公知の方法及び条件
が利用できる。具体的には、炉アニール、ランプアニー
ル、ＲＴＡ等が挙げられ、不活性ガス雰囲気、大気雰囲
気、窒素ガス雰囲気、酸素ガス雰囲気、水素ガス雰囲気
等下で、６００〜９００℃の温度範囲で、５〜３０分間
程度行うことが適当である。
【００１９】ここで、第１のＳｉ1-αＧｅα膜の格子定
数が、第１のキャップ膜上に形成される第２のＳｉ1-β
Ｇｅβ膜（β＜α≦１）と同等の格子定数となるまでと
は、第２のＳｉ1-βＧｅβ膜がβ＜α≦１を満たす所定
のβ値をとった場合で、かつこの第２のＳｉ1-βＧｅβ
膜がほぼ完全緩和した場合の格子定数と同じ格子定数と
なる第１のＳｉ1-αＧｅα膜を得るまでという意味であ
り、例えば、図４に示すような、完全緩和した第２のＳ
ｉ1-αＧｅα膜を得るために必要な第１のＳｉ 1-αＧｅ
α膜の緩和率のグラフを参照して決定することができ
る。具体的には、第１のＳｉ1-αＧｅα膜のＧｅ濃度α
＝０．９、第２のＳｉ1-βＧｅβ膜のＧｅ濃度β＝０．
３の場合には、第１のＳｉ1-αＧｅα膜は、約３２％格
子緩和させると、第２のＳｉ1-βＧｅβ膜と同等の格子
定数となる。また、α＝０．５、β＝０．２の場合に
は、第１のＳｉ1-αＧｅα膜の緩和率Ｒ＝３９．４％が
必要となり、α＝１、β＝０．２の場合には、緩和率Ｒ
＝１８．６％が必要となる。
【００２０】なお、工程（ｃ）において、アニール処理
する前に、第１キャップ膜が形成されたシリコン基板
に、イオンを注入してもよい。イオン注入は、基板とし
て用いるシリコンの表面に結晶欠陥を導入し得る元素、
イオン注入後のアニールにおいて、シリコン基板中にマ
イクロキャビティーを形成し得る元素等を用いて行うこ
とが適当であり、例えば、水素、不活性ガス及び４族元
素からなる群から選択することができる。具体的には、
水素、ヘリウム、ネオン、シリコン、炭素、ゲルマニウ
ム等が挙げられ、なかでも、水素が好ましい。イオン注
入の加速エネルギーは、用いるイオン種、第１のＳｉＧ
ｅ膜の膜厚、第１のキャップ膜の材料及び膜厚等によっ
て適宜調整することができる。例えば、第１のＳｉＧｅ
膜／基板界面のシリコン基板側に注入ピークがくるよう
に、さらに具体的には、界面から、基板側に２０ｎｍ程
度以上深い位置（好ましくは３０〜７０ｎｍ程度の位
置）にピークがくるように設定することが、ＳｉＧｅ層
中の欠陥抑制及びＳｉＧｅ層の薄膜化防止のために望ま
しい。例えば、２０〜１５０ｋｅＶ程度の注入エネルギ
ーが挙げられ、より具体的には、ＳｉＧｅ層の膜厚が２
００ｎｍ程度の場合で、水素を用いる場合には、１８〜
２５ｋｅＶ程度が挙げられる。ドーズは、例えば、１×
１０15〜１×１０17ｃｍ-2程度のドーズ、より好ましく
は１×１０16〜１×１０17ｃｍ-2のドーズが挙げられ
る。なお、他のイオン種、ＳｉＧｅ層の膜厚等の場合で
も、上記に準じて条件を適宜設定することができる。
【００２１】なお、このイオン注入は、必ずしも第１の
キャップ膜を形成した直後に行う必要はなく、例えば、
第１のＳｉＧｅ膜上に保護膜を形成した後に行ってもよ
い。ここでの保護膜の材料及び膜厚は特に限定されるも
のではなく、絶縁膜又は半導体膜等のいずれであっても
よい。具体的には、熱酸化膜、低温酸化膜：ＬＴＯ膜
等、高温酸化膜：ＨＴＯ膜、Ｐ−ＣＶＤによるシリコン
酸化膜、シリコン窒化膜等のいずれでもよい。また、例
えば、２０〜１５０ｎｍ程度の膜厚が挙げられる。
【００２２】工程（ｄ）において、第１のキャップ膜上
に第２のＳｉ1-βＧｅβ膜を形成する。第２のＳｉＧｅ
膜は、第１のＳｉＧｅ膜と同様の方法、同様のＧｅ濃
度、同様の膜厚で形成することができる。ただし、必ず
しも、第１のＳｉＧｅと同じＧｅ濃度、膜厚でなくても
よい。
【００２３】工程（ｅ）において、第２のＳｉ1-βＧｅ
β膜上に第２のキャップＳｉ膜を形成する。第２のキャ
ップＳｉ膜は、第１のキャップ膜と同様の方法で形成す
ることができる。膜厚は、臨界膜厚以下が好ましく、具
体的には、１〜１００ｎｍ程度、より好ましくは５〜４
０ｎｍ程度である。
【００２４】なお、本発明の半導体装置の製造方法にお
いては、必ずしも、上記工程（ａ）〜（ｅ）のみをこの
順で行う必要はなく、例えば、第１のキャップ膜上に保
護膜を形成し、イオン注入及び／又はアニール処理を行
い、その後保護膜を除去し、工程（ｄ）を行ってもよ
い。保護膜の種類及び膜厚は上述したとおりであり、保
護膜の除去は、当該分野で公知の方法、例えば、酸又は
アルカリ溶液を用いたウェットエッチング、ドライエッ
チング等が挙げられる。
【００２５】あるいは、第１のキャップ膜上に保護膜を
形成し、イオン注入した後、保護膜を除去し、その後、
アニール処理を行ってもよい。
【００２６】上記のようにして、基板上に第１のＳｉＧ
ｅ膜、第１のキャップ膜、第２のＳｉＧｅ膜及び第２の
キャップＳｉ膜を形成した後、通常の半導体プロセスに
したがって、素子分離領域の形成、ゲート絶縁膜及びゲ
ート電極の形成、ＬＤＤ領域やＤＤＤ領域及び／又はソ
ース／ドレイン領域の形成、層間絶縁膜の形成、配線層
の形成等の種々の工程を行って、半導体装置を完成させ
ることができる。以下、本発明の半導体装置及びその製
造方法の実施の形態を、図面を参照して詳細に説明す
る。
【００２７】実施の形態１ この実施の形態における半導体装置は、図１に示すよう
に、シリコン基板１の（００１）面上に、膜厚１ｎｍの
第１のＳｉ0.1Ｇｅ0.9膜２、膜厚５ｎｍの第１のキャッ
プＳｉ膜３、膜厚２００ｎｍの第２のＳｉ0.7Ｇｅ0.3膜
４及び膜厚２０ｎｍの第２のキャップＳｉ膜５がこの順
に積層され、その上に、ゲート絶縁膜（図示せず）、ゲ
ート電極（図示せず）及びソース／ドレイン領域（図示
せず）が形成されて構成されている。
【００２８】第１のＳｉ0.1Ｇｅ0.9膜２は、約３２％の
格子緩和が行われており、（００１）面と平行方向の格
子定数ａ//＝５．４９４７７Åの格子定数を有してお
り、第２のＳｉ0.7Ｇｅ0.3膜４の格子定数と同等であ
る。
【００２９】このような半導体装置は、以下のようにし
て形成することができる。
【００３０】まず、シリコン基板に対して、前処理とし
て硫酸ボイルによるアッシングとＲＣＡ洗浄とを行い、
５％希フッ酸にてシリコン基板表面の自然酸化膜の除去
を行った。次に、図２（ａ）に示したように、低圧気相
成長（ＬＰ−ＣＶＤ）装置を用いて、ゲルマン（ＧｅＨ
4）とジシラン（Ｓｉ2Ｈ6）とを原料として、シリコン
基板１の（００１）面上に、Ｇｅ濃度９０％の第１のＳ
ｉ0.1Ｇｅ0.9膜２を仮想格子状に、膜厚１ｎｍで、５０
０℃にてエピタキシャル成長させた。この条件で成膜し
た第１のＳｉ0.1Ｇｅ0.9膜２は臨界膜厚以下である。
【００３１】このときの第１のＳｉ0.1Ｇｅ0.9膜２は、
完全にＳｉ基板と格子整合しているため、（００１）面
と平行方向の格子定数ａ//はＳｉと同じ（≒５．４３０
９４Å）となり、（００１）面と垂直方向の格子定数ａ
⊥は約５．７８７０４Åとなる。完全緩和した状態のＳ
ｉ0.1Ｇｅ0.9膜の格子定数は、ａ//＝ａ⊥＝５．６３３
９４３Åなので、第１のＳｉ0.1Ｇｅ0.9膜２は垂直方向
へ伸びる形で歪んでおり、シリコン基板１と完全に格子
整合した状態の第１のＳｉ0.1Ｇｅ0.9膜２について、そ
の（００４）面をＸ線回折法で測定すると、２θ＝６
４．３３９６７°を示す。
【００３２】続いて、図２（ｂ）に示したように、第１
のＳｉＧｅ膜２上に、プロセス装置へのＧｅ汚染防止と
平滑性とを向上させるために、第１のキャップＳｉ膜３
を、同じく５００℃で、ＬＰ−ＣＶＤ装置にて、仮想格
子状に膜厚５ｎｍになるまでエピタキシャル成長させ
た。
【００３３】これを炉内で、８７０℃、１０分間アニー
ル処理することにより、第１のＳｉ 0.1Ｇｅ0.9膜２を格
子緩和させる。
【００３４】第１のキャップＳｉ膜３上に形成する第２
のＳｉＧｅ膜を、Ｓｉ0.7Ｇｅ0.3膜とすると、完全緩和
した第２のＳｉ0.7Ｇｅ0.3膜は、ａ//＝ａ⊥＝５．４９
４７７Åなので、後に完全緩和した第２のＳｉ0.7Ｇｅ
0.3膜を得るためには、第１のＳｉ0.1Ｇｅ0.9膜２を、
ａ//＝５．４９４７７Åになるまで格子緩和する必要が
あり、これは緩和率Ｒ＝３１．４％に相当する。このと
きのａ⊥は５．７３８９０Åなので、（００４）面のＸ
線回折測定結果が２θ＝６４．９４５２４°を示すま
で、第１のＳｉ0.1Ｇｅ0.9膜２を格子緩和すればよい。
【００３５】続いて、図２（ｃ）に示したように、ＬＰ
−ＣＶＤ装置を用いて、ゲルマンとジシランとを原料と
して、Ｇｅ濃度３０％の第２のＳｉ0.7Ｇｅ0.3膜４を第
１のキャップＳｉ膜３上に、仮想格子状に２００ｎｍに
なるまで５００℃にてエピタキシャル成長させた。この
第２のＳｉ0.7Ｇｅ0.3膜４は、（００１）面と平行方向
の格子定数ａ//が等しい第１のＳｉ0.1Ｇｅ0.9膜２と、
それに完全に格子整合した状態の第１のキャップＳｉ膜
３との上に仮想格子状に成膜されるため、第２のＳｉ
0.7Ｇｅ0.3膜４の（００４）面をＸ線回折法で測定する
と、２θ＝６８．２１５４７°を示し、１００％緩和し
ていることが確認できた。また、この第２のＳｉ0.7Ｇ
ｅ0.3膜４は、完全緩和されているために膜中の残留歪
エネルギーが非常に小さく、そのため表面が非常に平滑
である。第２のＳｉ0.7Ｇｅ0.3膜４の表面を原子間力顕
微鏡（ＡＦＭ）で測定したところ、ラフネスの平均値ｒ
ｍｓ＝０．４ｎｍとシリコン基板とほぼ変わらないほど
平滑な膜であった。これは表面散乱によるキャリアの移
動度の低下を防ぐ意味でも非常に有効である。さらに、
低欠陥密度（貫通転位密度：約１×１０3／ｃｍ2）の膜
であった。
【００３６】続いて、図２（ｄ）に示したように、この
平滑な歪緩和した第２のＳｉＧｅ膜４上に、第２のキャ
ップＳｉ膜５を、ＬＰ−ＣＶＤ装置を用いて仮想格子状
に膜厚２０ｎｍになるまで５００℃にてエピタキシャル
成長させた。第２のキャップＳｉ膜５は、完全緩和して
いる第２のＳｉ0.7Ｇｅ0.3膜４と完全に格子整合してい
るので、目標とする引っ張り歪を十分に得ることができ
る。その後、半導体装置の通常の工程により、ゲート絶
縁膜、ゲート電極、ソース／ドレイン領域、層間絶縁
膜、コンタクトホール、コンタクトプラグ及び配線層を
形成して、半導体装置を完成させる。
【００３７】実施の形態２ 第１のＳｉＧｅ膜を、膜厚１００ｎｍの第１のＳｉ0.5
Ｇｅ0.5膜とし、第１のキャップＳｉ膜の膜厚を１０ｎ
ｍとする以外は、実施の形態１と同様に形成する。
【００３８】まず、図３（ａ）に示したように、シリコ
ン基板１上に第１のＳｉＧｅ膜２を形成し、その上に、
図３（ｂ）に示したように、第１のキャップＳｉ膜３を
形成する。
【００３９】その後、イオン注入時の不純物の混入を防
ぐために、第１のキャップＳｉ膜３上に膜厚２０ｎｍの
酸化膜（図示せず）を成膜し、図３（ｃ）に示したよう
に、その酸化膜を介して、シリコン基板１へ、注入エネ
ルギー１２ｋｅＶ、ドーズ３×１０16／ｃｍ2、チルト
角７°の条件にて水素イオン６の注入を行う。
【００４０】続いて、得られたシリコン基板をＲＣＡ洗
浄し、８００℃で１０分間アニール処理を行い、図３
（ｄ）に示したように、欠陥層７を形成した。その後、
酸化膜を５％希フッ酸にてエッチング除去し、ＲＣＡ洗
浄を行った。これにより、第１のＳｉ0.5Ｇｅ0.5膜２を
ほぼ５９．２％緩和することができた。その後、実施の
形態１と同様に、図３（ｅ）に示したように、第２のＳ
ｉＧｅ膜４を形成し、その上に、図３（ｆ）に示したよ
うに、第２のキャップＳｉ膜５を形成し、通常の工程に
よって、半導体装置を完成した。
【００４１】実施の形態３ 第１のキャップＳｉ膜を、Ｓｉではなくダイヤモンド構
造のＳｉＣ膜とする以外、実施の形態１と同様に、半導
体装置を完成した。第１のキャップＳｉＣ膜を用いるこ
とにより、ＳｉＣはＳｉよりも格子定数が小さいため
に、表面のラフネスをより抑えることができる。
【００４２】実施の形態４ 第１のキャップＳｉ膜を、Ｓｉではなく低Ｇｅ濃度（１
０％以下）のＳｉＧｅ膜とする以外、実施の形態１と同
様に、半導体装置を完成した。つまり、第１のＳｉ1-α
Ｇｅα膜のαが大きい場合、第１のキャップＳｉ膜の歪
弾性エネルギーが高くなり、部分的に格子緩和する場合
があるため、低Ｇｅ濃度（１０％以下）のＳｉＧｅ膜を
キャップ層に用いることにより、部分的な格子緩和を防
止することができる。
【００４３】実施の形態５ シリコン基板を用いる代わりに、表面層が単結晶シリコ
ン膜からなるＳＯＩ基板を用いる以外、実施の形態１と
同様に半導体装置を完成させた。これにより、寄生容量
の増大を防ぎ、浮遊容量の低減を実現することができ
る。
【００４４】
【発明の効果】本発明によれば、第１のＳｉ1-αＧｅα
膜が、無歪状態における第２のＳｉ1- βＧｅβ膜の格子
定数とほぼ同等の格子定数となるように格子緩和されて
いるために、第１のＳｉＧｅ膜の膜厚やＧｅ濃度にかか
わらず、第２のＳｉ1-βＧｅβ膜は全く歪みをもたない
ままの状態で、かつ表面の平滑性が良好な状態で、成膜
されており、よって、第２のキャップＳｉ膜が十分な歪
を内在することができ、キャリアの移動度が著しく向上
した半導体装置を得ることができる。
【００４５】また、第１のＳｉ1-αＧｅα膜を、厚膜
（例えば臨界膜厚以上）であったり、膜中の歪弾性エネ
ルギーが高かったり、第１と第２のＳｉＧｅ膜のＧｅ濃
度ギャップが大きい状態で形成した場合でも、アニール
によって格子緩和することにより、その上に形成される
第２のＳｉ1-βＧｅβ膜を、全く歪みをもたず、かつ表
面の平滑性が良好な状態で成膜することができる。
【００４６】さらに、第１のＳｉ1-αＧｅα膜が薄膜
（例えば臨界膜厚以下）の場合や第１と第２のＳｉＧｅ
膜のＧｅ濃度ギャップが小さい場合は、イオン注入を行
なった後、アニールを行なうことにより、上記と同様の
完全緩和した第２のＳｉ1-βＧｅβ膜を形成することが
できる。
【００４７】また、第２のＳｉ1-βＧｅβ膜は、成膜の
段階から完全緩和させるため、余計な歪弾性エネルギー
を膜中にもたせず、そのため、非常に平滑な表面状態を
した第２のＳｉＧｅ膜を得ることができる。
【００４８】さらに、第２のＳｉ1-βＧｅβ膜を、積極
的に格子緩和しながら成膜する必要がないため、可能な
限り低温で成膜することができ、第２のＳｉ1-βＧｅβ
膜の欠陥密度を著しく低減することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施の形態を示す要部
の概略断面図である。
【図２】本発明の半導体装置の製造方法を説明するため
の要部の概略断面工程図である。
【図３】完全緩和した第２のＳｉ1-αＧｅα膜を得るた
めに必要な第１のＳｉ1-αＧｅ α膜の緩和率を示すグラ
フである。
【図４】本発明の半導体装置の製造方法の別の実施例を
説明するための要部の概略断面図である。
【符号の説明】
１ シリコン基板（基板） ２ 第１のＳｉ0.1Ｇｅ0.9膜（第１のＳｉ1-αＧｅ
α膜） ３ 第１のキャップＳｉ膜（第１のキャップ膜） ４ 第２のＳｉ0.7Ｇｅ0.3膜（第２のＳｉ1-βＧｅ
β膜） ５ 第２のキャップＳｉ膜 ６ 水素イオン ７ 欠陥層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１８Ｅ ６１８Ｂ Ｆターム(参考） 5F045 AA06 AB01 AB02 AB05 AC01 AD09 AF02 AF03 BB12 BB16 CA05 DA52 HA16 5F052 KA01 5F110 AA01 DD05 DD13 GG01 GG02 GG12 GG19 GG42 5F140 AA00 AC36 BA01 BA02 BA05 BA17 BA20 BB16 BB18 BC06 BC12 BC17

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 表面がシリコンからなる基板上に第１の
    Ｓｉ1-αＧｅα膜と、第１のキャップ膜と、第２のＳｉ
    1-βＧｅβ膜（β＜α≦１）と、第２のキャップＳｉ膜
    とがこの順に形成されてなり、第１のＳｉ1-αＧｅα膜
    が、第２のＳｉ1-βＧｅβ膜と同等の水平面方向の格子
    定数を有して格子緩和されてなることを特徴とする半導
    体装置。
  2. 【請求項２】 第１のキャップ膜が、シリコン膜、Ｓｉ
    Ｃ膜又は第１と第２のＳｉＧｅ膜のＧｅ濃度より低いＧ
    ｅ濃度のＳｉＧｅ膜である請求項１に記載の半導体装
    置。
  3. 【請求項３】 表面がシリコンからなる基板が、ＳＯＩ
    基板である請求項１に記載の半導体装置。
  4. 【請求項４】 （ａ）表面がシリコンからなる基板上に
    第１のＳｉ1-αＧｅ α膜を形成する工程と、（ｂ）第１
    のＳｉ1-αＧｅα膜上に第１のキャップ膜を形成する工
    程と、（ｃ）得られたシリコン基板をアニール処理し
    て、第１のＳｉ 1-αＧｅα膜の格子定数が、第１のキャ
    ップ膜上に形成されるβ＜α≦１を満たすＳｉ1-βＧｅ
    β膜と同等の水平面方向の格子定数となるまで第１のＳ
    ｉ1-αＧｅα膜を格子緩和する工程と、（ｄ）第１のキ
    ャップ膜上に第２のＳｉ1-βＧｅ β膜を形成する工程
    と、（ｅ）第２のＳｉ1-βＧｅβ膜上に第２のキャップ
    Ｓｉ膜を形成する工程を有することを特徴とする半導体
    装置の製造方法。
  5. 【請求項５】 工程（ｃ）が、第１キャップ膜が形成さ
    れたシリコン基板に、イオンを注入した後、アニール処
    理する請求項４に記載の方法。
  6. 【請求項６】 イオン注入を、水素、不活性ガス及び４
    族元素からなる群から選択された元素を用いて行う請求
    項５に記載の方法。
  7. 【請求項７】 イオン注入を、第１のＳｉＧｅ膜／基板
    界面の基板側に注入ピークがくるように行う請求項５又
    は６に記載の方法。
  8. 【請求項８】 第１のキャップ膜を、シリコン膜、Ｓｉ
    Ｃ膜又は第１と第２のＳｉＧｅ膜のＧｅ濃度より低いＧ
    ｅ濃度のＳｉＧｅ膜とする請求項４〜７のいずれか１つ
    に記載の方法。
  9. 【請求項９】 表面がシリコンからなる基板を、ＳＯＩ
    基板とする請求項４〜７のいずれか１つに記載の方法。
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