JP4730877B2 - 応力を低減して層転位を介して緩和シリコン−ゲルマニウムを絶縁体上に作製する方法 - Google Patents
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Description
歪みシリコンCMOSにおいて、キャリア伝達特性が、緩和SiGe上の歪みシリコン層の二軸引張り歪みによって強化される。
K.Rimらによる「Strained Si for sub−100nm MOSFETs」 Proceedings of the 3rd International Conference on SiGe Epitaxy and Heterostructures、Sante Fe、New Mexico、(3月9−12日、2002年)、125ページ M.Bruelらによる「Smart−Cut:A New Silicon On Insulator Material Technology Based on Hydroge Implantation and Wafer Bonding、Jpn.J.Appl.Phys.、Vol.36、1636(1997年) Z.−Y.Chengらによる「SiGe−on insulator(SGOI):Substrate Preparation and MOsfet Fabrication for Electron Mobility Evaluation、(2001年) IEEE International SOI Conference Proceedings、13ページ Z.Chengらによる「Relaxed Silicon−Germanium on Insulator Substrate by Layer Transfer」、Journal of Electronics Materials、Vol.30、No.12、(2001年)、L37、 G.Taraschiらによる「Relaxed SiGe on Insulator Fabricated via Wafer Bonding and Layer Transfer:Etch−back and Smart−Cut Alternatives」Electrochemical Society Proceedings Vol.2001−3、27ページ L.−J.Huangらによる「Carrier Mobility Enhancement in Strained Si−on−Insulator Fabricated by Wafer Bonding」、2001年、Symposium on VLSI Technology Digest of Technical Papers T.A.Langdoらによる「Preparation of Novel SiGe−Free Strained Si on Insulator Substrates」2002 IEEE International SOI Conference Proceedings(2001年10月)、211ページ H.Yinらによる「Strain relaxation of SiGe islands on compliant oxide」Journal of Applied Physics、91、(2002年)、9718
シリコン−ゲルマニウムを絶縁体上に形成する方法は、シリコン基板を準備するステップと、シリコン−ゲルマニウム層を該シリコン基板上に堆積して、SiGe/シリコンの界面を有するシリコン/シリコン−ゲルマニウム部分を形成するステップと、該シリコン−ゲルマニウム/シリコンの界面の下の約500Å〜1μmの該シリコン基板に水素イオンを注入するステップと、絶縁体基板を準備するステップと、シリコン/シリコン−ゲルマニウム部分を絶縁体基板に結合するステップであって、シリコン−ゲルマニウム層は、該絶縁体基板と接触してカプレットを形成する、ステップと、第1の熱アニーリングステップにおいてカプレットを熱アニーリングして、カプレットを、シリコン部分と絶縁体上シリコン−ゲルマニウム部分とに分割する、ステップと、絶縁体上シリコン−ゲルマニウム部分をパターニングおよびエッチングして、シリコンの部分およびSiGe層を除去するステップと、絶縁体上シリコン−ゲルマニウム部分をエッチングして、残りのシリコン層を除去するステップと、第2のアニーリングステップにおいて絶縁体上シリコン−ゲルマニウム部分を熱アニーリングして、SiGe層を緩和するステップと、SiGe層の周辺に歪みシリコンの層を堆積するステップと
本発明の目的は、厚いSiGeバッファ層の形成を必要とすることなく、緩和SiGe層を絶縁体上に製作し、これにより、長時間を要するSiGe堆積ステップ、および、これに続く複雑なCMPステップを省略することである。
本発明の目的は、厚いSiGeバッファ層の形成を必要とすることなく、緩和SiGe層を絶縁体上に製作し、これにより、長時間を要するSiGe堆積ステップ、および、これに続く複雑なCMPステップを省略することである。転位されるべき膜は、歪みSiGe層か、または、薄いエピタキシャルSiで覆われた歪みSiGe層である。緩和は、ウェハ転位の後に、膜転位ステップの間か、または、これに続く第2のアニーリングステップの間に生じる。プロセスは、従来技術よりも簡単かつ安価であり、膜の欠陥の数がより少ない。
絶縁体上歪みSiGe層に直接付加することによって、SiGe層の適切な緩和が分割アニーリングステップにて生じる。歪みSiGe層は、勾配付けされたSiGe層か、または均一ゲルマニウム成分を有するSiGeであり得る。その結果、勾配付けされたSiGe層が熱酸化物に結合される。約80%の緩和が達成される。
図18および図19に示されるように、SiGe層が異なった次元でエッチングされ、SiGeの転位が成功する。
プロセスを簡略化するために、小さいフィーチャにエッチングする前に、SiGe膜の転位によってSiGe/Si膜の応力が制御され、従って、膜の転位の前ではなく、SiGe/Ge構造の転位の後にSiGe膜のパターニングおよびエッチングが実行される。
30 Si
32 SiGe
34 H注入部分
36 SiGe部分
40 SiO2
42 酸化物部分
44 SiGe酸化物部分
54 エピタキシャルシリコン
Claims (14)
- シリコン−ゲルマニウム層を絶縁体上に形成する方法であって、
シリコン基板上にシリコン−ゲルマニウム層を、ゲルマニウムの濃度を10%−60%で、20−1000nmの厚さで、圧縮歪みの形態でエピタキシャル堆積して、シリコン/シリコン−ゲルマニウム部分を形成するステップと、
シリコン−ゲルマニウム/シリコン界面下の500Å〜1μmのシリコン基板に水素イオンを注入するステップと、
絶縁体基板に直接シリコン/シリコン−ゲルマニウム部分を結合して基板結合体を形成するステップと、
第1の熱アニーリングステップにおいて、該基板結合体を熱アニーリングして水素注入領域に沿って該シリコン/シリコン−ゲルマニウム部分を該シリコン基板から分割することによって切り離すステップと、
該絶縁体基板上のシリコン/シリコン−ゲルマニウム部分を複数の部分に分割されるようパターニングおよびエッチングして、シリコンの部分およびシリコン−ゲルマニウムの部分を除去するステップと、
該絶縁体基板上のシリコン/シリコン−ゲルマニウム部分をエッチングして、残りのシリコン層を除去するステップと、
第2の熱アニーリングステップにおいて該絶縁体基板上のシリコン−ゲルマニウム層を不活性雰囲気中で10分−60分間、600℃−900℃の温度で熱アニーリングするステップと、
該絶縁体基板上のシリコン−ゲルマニウム層の周辺に歪みシリコンの層を堆積するステップと
を包含する、方法。 - 前記基板結合体を形成するステップの前に、前記水素イオンを注入したシリコン−ゲルマニウム層上にエピタキシャルシリコン層を堆積するステップと、前記第2の熱アニーリングステップにて熱アニーリングをして緩和絶縁体基板上のシリコン−ゲルマニウム部分を形成した後に、該緩和絶縁体基板上のシリコン−ゲルマニウム部分から該シリコン−ゲルマニウム層を除去するステップとをさらに包含する、請求項1に記載の方法。
- 前記絶縁体基板は、シリコン基板上にシリコン酸化膜を形成してなるシリコン上シリコン酸化物基板である、請求項1に記載の方法。
- 前記シリコン基板上に前記シリコン−ゲルマニウム層を堆積するステップでは、該ゲルマニウム濃度は、該シリコン−ゲルマニウム層全体にわたって勾配が付けられるか、または均一である、請求項1に記載の方法。
- 前記シリコン−ゲルマニウム層に水素イオンを注入するステップは、H+イオンおよびH2 +イオンからなる水素イオンの群より選択された水素イオンを、1・1016cm−2〜5・1017cm−2のイオン注入量で、1ke〜300keVのエネルギーで注入するステップを包含する、請求項1に記載の方法。
- 前記基板結合体を形成するステップは、前記シリコン/シリコン−ゲルマニウム部分と前記シリコン上シリコン酸化物基板とをそれぞれの結合面を密着させて押圧することにより結合するステップを包含する、請求項3に記載の方法。
- 前記基板結合体を形成するステップは、前記シリコン/シリコン−ゲルマニウム部分と前記シリコン上シリコン酸化物基板とをそれぞれの結合面を密着させて押圧することで圧接した後、該基板結合体を1時間〜14時間の間、150℃〜250℃の温度でキュアリングするステップを包含する、請求項6に記載の方法。
- 前記第1の熱アニーリングステップは、前記基板結合体を30分から4時間の間、350℃〜700℃の温度でアニーリングするステップを包含する、請求項1に記載の方法。
- 前記歪みシリコンの層を堆積するステップは、450℃〜800℃の範囲の温度のCVDおよび分子線エピタキシからなる堆積技術の群より選択された堆積技術により、歪みシリコンを10nm〜30nmの厚さになるように堆積するステップを包含する、請求項1に記載の方法。
- シリコン上シリコン酸化物基板上にシリコン−ゲルマニウム層を形成する方法であって、
シリコン基板を準備するステップと、
シリコン−ゲルマニウム層を該シリコン基板上に、ゲルマニウムの濃度を10%−60%で、20−1000nmの厚さで、圧縮歪みの形態でエピタキシャル堆積して、シリコン−ゲルマニウム/シリコン界面を有するシリコン/シリコン−ゲルマニウム部分を形成する、ステップと、
該シリコン−ゲルマニウム/シリコン界面下の200Å〜1μmの該シリコン基板に水素イオンを注入するステップと、
シリコン基板上にシリコン酸化膜を形成してなるシリコン上シリコン酸化物基板を準備するステップと、
該シリコン/シリコン−ゲルマニウム部分を該シリコン上シリコン酸化物基板に、該シリコン−ゲルマニウム層が該シリコン酸化物と接触するよう直接結合して基板結合体を形成するステップと、
30分〜4時間で、350℃〜700℃の温度の第1の熱アニーリングステップにおいて、該基板結合体を熱アニーリングして、該基板結合体をシリコン部分と酸化物上シリコン−ゲルマニウム部分とに分割するステップと、
該酸化物上シリコン−ゲルマニウム部分を複数の部分に分割されるようパターニングおよびエッチングして、シリコンの部分およびシリコン−ゲルマニウムの部分を除去するステップと、
該シリコン上シリコン酸化物基板上のシリコン/シリコン−ゲルマニウム部分をエッチングして、残りのシリコン層を除去するステップと、
第2の熱アニーリングステップにおいて該シリコン上シリコン酸化物基板上のシリコン−ゲルマニウムを不活性雰囲気中で10分−60分間、600℃−900℃の温度で熱アニーリングして、該シリコン−ゲルマニウム層を緩和するステップと、
該シリコン−ゲルマニウム層の周辺に歪みシリコンの層を堆積するステップと
を包含する、方法。 - 前記基板結合体を形成するステップの前に、前記水素イオンを注入したシリコン−ゲルマニウム層上にエピタキシャルシリコン層を堆積するステップと、前記第2の熱アニーリングステップにて熱アニーリングをして、緩和シリコン上シリコン酸化物基板上のシリコン−ゲルマニウム部分を形成した後に、前記緩和シリコン上シリコン酸化物基板上のシリコン−ゲルマニウム部分から該シリコン−ゲルマニウム層を除去するステップとをさらに包含する、請求項10に記載の方法。
- 前記シリコン−ゲルマニウム層を前記シリコン基板上に堆積するステップは、二軸方向の圧縮歪みの形態で該シリコン−ゲルマニウム層を堆積するステップを包含し、該ゲルマニウム濃度は、該シリコン−ゲルマニウム層全体にわたって勾配が付けられるか、または均一である、請求項10に記載の方法。
- 前記シリコン−ゲルマニウム層に水素イオンを注入するステップは、H+イオンおよびH2 +イオンからなる水素イオンの群より選択された水素イオンを、1・1016cm−2〜5・1017cm−2のイオン注入量で、1ke〜300keVのエネルギーで注入するステップを包含する、請求項10に記載の方法。
- 前記歪みシリコンの層を堆積するステップは、450℃〜800℃の範囲の温度のCVDおよび分子線エピタキシからなる堆積技術の群より選択された堆積技術により、歪みシリコンを10nm〜30nmの厚さになるように堆積するステップを包含する、請求項10に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/677,005 | 2003-09-30 | ||
US10/677,005 US7067430B2 (en) | 2003-09-30 | 2003-09-30 | Method of making relaxed silicon-germanium on insulator via layer transfer with stress reduction |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005109447A JP2005109447A (ja) | 2005-04-21 |
JP4730877B2 true JP4730877B2 (ja) | 2011-07-20 |
Family
ID=34377515
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004247613A Expired - Fee Related JP4730877B2 (ja) | 2003-09-30 | 2004-08-26 | 応力を低減して層転位を介して緩和シリコン−ゲルマニウムを絶縁体上に作製する方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7067430B2 (ja) |
JP (1) | JP4730877B2 (ja) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
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Also Published As
Publication number | Publication date |
---|---|
US7067430B2 (en) | 2006-06-27 |
JP2005109447A (ja) | 2005-04-21 |
US20050070115A1 (en) | 2005-03-31 |
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A131 | Notification of reasons for refusal |
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A131 | Notification of reasons for refusal |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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RD04 | Notification of resignation of power of attorney |
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