JPH10242154A - 薄膜半導体基板の表面処理方法 - Google Patents
薄膜半導体基板の表面処理方法Info
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- JPH10242154A JPH10242154A JP3884897A JP3884897A JPH10242154A JP H10242154 A JPH10242154 A JP H10242154A JP 3884897 A JP3884897 A JP 3884897A JP 3884897 A JP3884897 A JP 3884897A JP H10242154 A JPH10242154 A JP H10242154A
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Abstract
(57)【要約】
【課題】 厚さ数百ｎｍ以下の極めて薄い薄膜であって
も、薄膜の厚さを変えずにかつ面内の厚さのばらつきを
大きくせずに、薄膜の平均表面粗さを０．１ｎｍオーダ
ーに改善する。 【解決手段】 本発明の処理方法は、平均表面粗さが少
なくとも０．２ｎｍである単結晶薄膜１３を有する半導
体基板１２を水素雰囲気のような活性雰囲気中で１００
０〜１３００℃の温度で１０分〜５時間熱処理する。
も、薄膜の厚さを変えずにかつ面内の厚さのばらつきを
大きくせずに、薄膜の平均表面粗さを０．１ｎｍオーダ
ーに改善する。 【解決手段】 本発明の処理方法は、平均表面粗さが少
なくとも０．２ｎｍである単結晶薄膜１３を有する半導
体基板１２を水素雰囲気のような活性雰囲気中で１００
０〜１３００℃の温度で１０分〜５時間熱処理する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に形
成された単結晶の薄膜の表面処理方法に関するものであ
る。
成された単結晶の薄膜の表面処理方法に関するものであ
る。
【０００２】
【従来の技術】単結晶の薄膜を基板上に有する半導体基
板の代表例として、ＳＯＩ基板が挙げられる。このＳＯ
Ｉ基板は将来の超高集積回路（ＵＬＳＩ）基板として注
目されてきている。このＳＯＩ基板の製造方法には、
シリコン基板同士を絶縁膜を介して貼り合わせる方法、
絶縁性基板又は絶縁性薄膜を表面に有する基板の上に
シリコン薄膜を堆積させる方法、シリコン基板の内部
に高濃度の酸素イオンを注入した後、高温でアニール処
理してこのシリコン基板表面から所定の深さの領域に埋
込みシリコン酸化層を形成し、その表面側のＳｉ層を活
性領域とするＳＩＭＯＸ法などがある。また最近、第１
半導体基板に水素イオン注入を行った後に、この半導体
基板をイオン注入面を接合面として、支持基板となる別
の第２半導体基板に接合し、第１半導体基板を水素イオ
ン注入部分で第２半導体基板から分離し、第２半導体基
板の表面に薄膜を有する半導体基板を製造する方法が提
案されている（特開平５−２１１１２８）。この方法で
は、イオンを半導体基板の内部に表面から均一に注入で
きれば、均一な厚さの薄膜を有する半導体基板が得られ
る。また支持基板となる第２半導体基板の表面に予め酸
化層を設けておけば、この方法によりＳＯＩ基板を製造
することができる。
板の代表例として、ＳＯＩ基板が挙げられる。このＳＯ
Ｉ基板は将来の超高集積回路（ＵＬＳＩ）基板として注
目されてきている。このＳＯＩ基板の製造方法には、
シリコン基板同士を絶縁膜を介して貼り合わせる方法、
絶縁性基板又は絶縁性薄膜を表面に有する基板の上に
シリコン薄膜を堆積させる方法、シリコン基板の内部
に高濃度の酸素イオンを注入した後、高温でアニール処
理してこのシリコン基板表面から所定の深さの領域に埋
込みシリコン酸化層を形成し、その表面側のＳｉ層を活
性領域とするＳＩＭＯＸ法などがある。また最近、第１
半導体基板に水素イオン注入を行った後に、この半導体
基板をイオン注入面を接合面として、支持基板となる別
の第２半導体基板に接合し、第１半導体基板を水素イオ
ン注入部分で第２半導体基板から分離し、第２半導体基
板の表面に薄膜を有する半導体基板を製造する方法が提
案されている（特開平５−２１１１２８）。この方法で
は、イオンを半導体基板の内部に表面から均一に注入で
きれば、均一な厚さの薄膜を有する半導体基板が得られ
る。また支持基板となる第２半導体基板の表面に予め酸
化層を設けておけば、この方法によりＳＯＩ基板を製造
することができる。
【０００３】一方、近年マイクロエレクトロニクスデバ
イスの高集積化、デバイス最小寸法の縮小に伴い、ウェ
ーハ表面の清浄度とともにウェーハ表面の微視的ラフネ
ス、即ちマイクロラフネス（micro-roughness）が重要
視されてきている。特にマイクロラフネスはデバイスの
酸化膜耐圧などの電気特性に大きな影響を与えることが
認識されている（(M.Morita, et al.,"Effect of Si wa
fer surface micro-roughness on electrical properti
es of very-thin gate oxide films", ULSI Science an
d Technology/1991,pp.400-408, Electrochem, Society
(1991)）。なお、ここでマイクロラフネスは１μｍ以
下数ｎｍのオーダの表面粗さをいう。
イスの高集積化、デバイス最小寸法の縮小に伴い、ウェ
ーハ表面の清浄度とともにウェーハ表面の微視的ラフネ
ス、即ちマイクロラフネス（micro-roughness）が重要
視されてきている。特にマイクロラフネスはデバイスの
酸化膜耐圧などの電気特性に大きな影響を与えることが
認識されている（(M.Morita, et al.,"Effect of Si wa
fer surface micro-roughness on electrical properti
es of very-thin gate oxide films", ULSI Science an
d Technology/1991,pp.400-408, Electrochem, Society
(1991)）。なお、ここでマイクロラフネスは１μｍ以
下数ｎｍのオーダの表面粗さをいう。
【０００４】上記特開平５−２１１１２８号公報に示さ
れた方法で、第１半導体基板を分離した直後の第２半導
体基板の表面に存する薄膜の平均粗さは、初期のシリコ
ン基板表面の平均粗さが０．１ｎｍ以下であるのに対し
て、この平均粗さの１０倍以上であり、マイクロラフネ
スが比較的大きく、上述した酸化膜耐圧などの電気特性
に悪影響を及ぼすおそれがある。特にこの方法では、第
１半導体基板の分離により形成された薄膜の表面は、熱
処理に伴う微小な気泡の形状が残っているためにマイク
ロラフネスが大きく、デバイスの作製には適さない。こ
の点を解決するため、第１半導体基板を分離した後の第
２半導体基板上の薄膜表面をタッチポリッシュ（touch
polishing）と呼ばれる、軽い研磨を施して、これらの
表面粗さを初期の基板表面の粗さ程度のマイクロラフネ
スにしている（M.Bruel et al.,"A Promising New SOI
Material Technology" IEEE International SOI Confer
ence proceedings,pp.178-179 (1995)）。
れた方法で、第１半導体基板を分離した直後の第２半導
体基板の表面に存する薄膜の平均粗さは、初期のシリコ
ン基板表面の平均粗さが０．１ｎｍ以下であるのに対し
て、この平均粗さの１０倍以上であり、マイクロラフネ
スが比較的大きく、上述した酸化膜耐圧などの電気特性
に悪影響を及ぼすおそれがある。特にこの方法では、第
１半導体基板の分離により形成された薄膜の表面は、熱
処理に伴う微小な気泡の形状が残っているためにマイク
ロラフネスが大きく、デバイスの作製には適さない。こ
の点を解決するため、第１半導体基板を分離した後の第
２半導体基板上の薄膜表面をタッチポリッシュ（touch
polishing）と呼ばれる、軽い研磨を施して、これらの
表面粗さを初期の基板表面の粗さ程度のマイクロラフネ
スにしている（M.Bruel et al.,"A Promising New SOI
Material Technology" IEEE International SOI Confer
ence proceedings,pp.178-179 (1995)）。
【０００５】
【発明が解決しようとする課題】しかしながら、現状の
タッチポリッシュの技術を、上記方法で作製した厚さ数
百ｎｍ以下の極めて薄い薄膜に適用した場合には、薄膜
表面を平坦化することはできるが、面内で研磨量のばら
つきがあるため、薄膜の厚さ分布が大きくなる不具合が
あった。この薄膜の厚さ分布が大きいため、研磨後の薄
膜半導体基板を用いてデバイスを作製した場合には、デ
バイスの特性がばらつく問題点があった。本発明の目的
は、厚さ数百ｎｍ以下の極めて薄い薄膜であっても、薄
膜の厚さを変えずにかつ面内の厚さのばらつきを大きく
せずに、薄膜の平均表面粗さを０．１ｎｍオーダーに改
善する薄膜半導体基板の表面処理方法を提供することに
ある。
タッチポリッシュの技術を、上記方法で作製した厚さ数
百ｎｍ以下の極めて薄い薄膜に適用した場合には、薄膜
表面を平坦化することはできるが、面内で研磨量のばら
つきがあるため、薄膜の厚さ分布が大きくなる不具合が
あった。この薄膜の厚さ分布が大きいため、研磨後の薄
膜半導体基板を用いてデバイスを作製した場合には、デ
バイスの特性がばらつく問題点があった。本発明の目的
は、厚さ数百ｎｍ以下の極めて薄い薄膜であっても、薄
膜の厚さを変えずにかつ面内の厚さのばらつきを大きく
せずに、薄膜の平均表面粗さを０．１ｎｍオーダーに改
善する薄膜半導体基板の表面処理方法を提供することに
ある。
【０００６】
【課題を解決するための手段】請求項１に係る発明は、
図１（ｅ）に示すように、半導体基板１２上に形成され
た平均表面粗さが少なくとも０．２ｎｍである単結晶薄
膜１３の表面を処理する方法において、半導体基板１２
を活性雰囲気中で１０００〜１３００℃の温度で１０分
〜５時間熱処理することを特徴とする薄膜半導体基板の
表面処理方法である。上記条件で半導体基板を熱処理す
ると、基板上の薄膜表面の原子は活性な状態となって、
移動し易くなり、薄膜の平均表面粗さを０．１ｎｍオー
ダーにする。請求項２に係る発明は、請求項１に係る発
明であって、薄膜１３がシリコン薄膜であって、活性雰
囲気が水素雰囲気であって、熱処理温度が１０００〜１
３００℃である薄膜半導体基板の表面処理方法である。
上記条件でシリコン薄膜を水素雰囲気中で熱処理するこ
とにより、薄膜の表面粗さを小さくすることに加えて、
シリコン中に存在する微小欠陥を低減し、シリコン中に
ドーパントとして含まれるボロンの濃度を制御すること
ができる。
図１（ｅ）に示すように、半導体基板１２上に形成され
た平均表面粗さが少なくとも０．２ｎｍである単結晶薄
膜１３の表面を処理する方法において、半導体基板１２
を活性雰囲気中で１０００〜１３００℃の温度で１０分
〜５時間熱処理することを特徴とする薄膜半導体基板の
表面処理方法である。上記条件で半導体基板を熱処理す
ると、基板上の薄膜表面の原子は活性な状態となって、
移動し易くなり、薄膜の平均表面粗さを０．１ｎｍオー
ダーにする。請求項２に係る発明は、請求項１に係る発
明であって、薄膜１３がシリコン薄膜であって、活性雰
囲気が水素雰囲気であって、熱処理温度が１０００〜１
３００℃である薄膜半導体基板の表面処理方法である。
上記条件でシリコン薄膜を水素雰囲気中で熱処理するこ
とにより、薄膜の表面粗さを小さくすることに加えて、
シリコン中に存在する微小欠陥を低減し、シリコン中に
ドーパントとして含まれるボロンの濃度を制御すること
ができる。
【０００７】
【発明の実施の形態】本発明の熱処理時の活性雰囲気と
しては、水素雰囲気、塩酸雰囲気、フッ化炭素雰囲気が
あるが、表面処理の制御しやすさの点で水素雰囲気が望
ましい。熱処理温度が上記下限値未満で、熱処理時間が
上記下限値未満では、薄膜表面の原子の活性度が低く、
その表面粗さを０．１ｎｍオーダーにすることができな
い。また熱処理温度が上記上限値を越え、熱処理時間が
上記上限値を越えると、活性元素によるエッチングが進
んで、熱処理前よりかえって薄膜表面が粗くなる。請求
項１及び請求項２とも、熱処理温度は１１００〜１２０
０℃が好ましく、熱処理時間は１〜２時間が好ましい。
しては、水素雰囲気、塩酸雰囲気、フッ化炭素雰囲気が
あるが、表面処理の制御しやすさの点で水素雰囲気が望
ましい。熱処理温度が上記下限値未満で、熱処理時間が
上記下限値未満では、薄膜表面の原子の活性度が低く、
その表面粗さを０．１ｎｍオーダーにすることができな
い。また熱処理温度が上記上限値を越え、熱処理時間が
上記上限値を越えると、活性元素によるエッチングが進
んで、熱処理前よりかえって薄膜表面が粗くなる。請求
項１及び請求項２とも、熱処理温度は１１００〜１２０
０℃が好ましく、熱処理時間は１〜２時間が好ましい。
【０００８】また本発明の被処理物は、基板上に平均表
面粗さが少なくとも０．２ｎｍである単結晶薄膜を有す
る半導体基板である。０．２ｎｍ未満では本発明の処理
方法でこの値以下に表面粗さを小さくできないからであ
る。こうした半導体基板の例としては、ＳＩＭＯＸ法で
シリコン基板の内部に高濃度の酸素イオンを注入した
後、高温でアニール処理してこのシリコン基板表面から
所定の深さの領域に埋込みシリコン酸化層を形成したＳ
ＯＩ基板や、特開平５−２１１１２８号公報に示された
方法で第１半導体基板を分離した直後の薄膜を有する第
２半導体基板等が挙げられる。
面粗さが少なくとも０．２ｎｍである単結晶薄膜を有す
る半導体基板である。０．２ｎｍ未満では本発明の処理
方法でこの値以下に表面粗さを小さくできないからであ
る。こうした半導体基板の例としては、ＳＩＭＯＸ法で
シリコン基板の内部に高濃度の酸素イオンを注入した
後、高温でアニール処理してこのシリコン基板表面から
所定の深さの領域に埋込みシリコン酸化層を形成したＳ
ＯＩ基板や、特開平５−２１１１２８号公報に示された
方法で第１半導体基板を分離した直後の薄膜を有する第
２半導体基板等が挙げられる。
【０００９】この方法を図面を用いて説明する。図１
（ａ）に示すように、シリコンウェーハの第１半導体基
板１１を熱酸化により基板表面に酸化層（ＳｉＯ2層）
１１ａを形成した後、この基板１１に水素イオンを２×
１０16／ｃｍ2〜１×１０17／ｃｍ2のドーズ量でイオン
注入する。１１ｂは水素イオン注入による損傷領域であ
る。次いで図１（ｂ）に示すように、上記と同一のシリ
コンウェーハからなる第２半導体基板１２を用意する。
図１（ｃ）に示すように、両基板１１，１２をＲＣＡ法
により洗浄した後、基板１２上に基板１１を室温で接合
する。基板１２は支持基板として作用する。図１（ｄ）
に示すように、接合した２枚の基板１１，１２をアルゴ
ン雰囲気中４００〜６００℃で第１次熱処理する。これ
により、基板１１が損傷領域１１ｂのところで割れ、基
板１２から分離する。基板１２の接合面には単結晶シリ
コン薄膜１３が残存する。この第１次熱処理した後のシ
リコン薄膜１３の平均表面粗さは約１０ｎｍである。図
１（ｅ）に示すように、分離後、アルゴン雰囲気中約１
１００℃で２次熱処理し、シリコン薄膜の化学結合を強
固にする。図１（ｆ）に示すように、薄膜１３を有する
基板１２を水素雰囲気中で１０００〜１３００℃の温度
範囲で１０分〜５時間の範囲で第３次熱処理する。この
熱処理によりシリコン薄膜１３の厚さ及びその分布は変
わらず、平均表面粗さは０．１ｎｍオーダーとなる。ま
た別の方法として１次熱処理の後に、上記第３次熱処理
と同じ水素雰囲気中の熱処理を行っても良い。この場
合、シリコン表面の平坦化とともに、上記第２次熱処理
と同じ効果（張り合わせ強度の増加）も得ることができ
る。
（ａ）に示すように、シリコンウェーハの第１半導体基
板１１を熱酸化により基板表面に酸化層（ＳｉＯ2層）
１１ａを形成した後、この基板１１に水素イオンを２×
１０16／ｃｍ2〜１×１０17／ｃｍ2のドーズ量でイオン
注入する。１１ｂは水素イオン注入による損傷領域であ
る。次いで図１（ｂ）に示すように、上記と同一のシリ
コンウェーハからなる第２半導体基板１２を用意する。
図１（ｃ）に示すように、両基板１１，１２をＲＣＡ法
により洗浄した後、基板１２上に基板１１を室温で接合
する。基板１２は支持基板として作用する。図１（ｄ）
に示すように、接合した２枚の基板１１，１２をアルゴ
ン雰囲気中４００〜６００℃で第１次熱処理する。これ
により、基板１１が損傷領域１１ｂのところで割れ、基
板１２から分離する。基板１２の接合面には単結晶シリ
コン薄膜１３が残存する。この第１次熱処理した後のシ
リコン薄膜１３の平均表面粗さは約１０ｎｍである。図
１（ｅ）に示すように、分離後、アルゴン雰囲気中約１
１００℃で２次熱処理し、シリコン薄膜の化学結合を強
固にする。図１（ｆ）に示すように、薄膜１３を有する
基板１２を水素雰囲気中で１０００〜１３００℃の温度
範囲で１０分〜５時間の範囲で第３次熱処理する。この
熱処理によりシリコン薄膜１３の厚さ及びその分布は変
わらず、平均表面粗さは０．１ｎｍオーダーとなる。ま
た別の方法として１次熱処理の後に、上記第３次熱処理
と同じ水素雰囲気中の熱処理を行っても良い。この場
合、シリコン表面の平坦化とともに、上記第２次熱処理
と同じ効果（張り合わせ強度の増加）も得ることができ
る。
【００１０】
【実施例】次に本発明の実施例を比較例とともに説明す
る。 ＜実施例１＞厚さ６２５μｍの第１シリコンウェーハを
熱酸化して表面に厚さ５００ｎｍの熱酸化膜を形成し
た。このシリコンウェーハに１２０ｋｅＶ、ドーズ量５
×１０16／ｃｍ2で水素イオンを注入した。熱酸化前の
上記と同一の第２シリコンウェーハを支持基板として、
第２シリコンウェーハに第１シリコンウェーハを接合し
た。接合前にＲＣＡ法により両ウェーハを洗浄した。接
合した両ウェーハを６００℃で熱処理した。この熱処理
により第１シリコンウェーハ中の結晶の再配列及び微小
気泡の圧力作用により、ウェーハ内部のイオン注入した
箇所で第１シリコンウェーハが割れて分離し、第２シリ
コンウェーハ上に厚さ５００ｎｍのシリコン薄膜を有す
るＳＯＩ基板が得られた。このときの薄膜のウェーハ面
内のばらつきは±３ｎｍであった。また表面の平均粗さ
Ｒａは原子間力顕微鏡（ＡＦＭ）で測定した結果、１０
ｎｍであった。このＡＦＭによる薄膜の表面粗さを図２
に示す。このシリコン薄膜付きの第２シリコンウェーハ
を水素雰囲気中１１００℃で３時間熱処理した。熱処理
後の薄膜の厚さはウェーハ面内で５００±３ｎｍと変わ
らず、表面の平均粗さＲａはＡＦＭで測定した結果、
０．１ｎｍであった。この値は初期のシリコンウェーハ
の表面粗さ並みであった。この表面粗さを図３に示す。
る。 ＜実施例１＞厚さ６２５μｍの第１シリコンウェーハを
熱酸化して表面に厚さ５００ｎｍの熱酸化膜を形成し
た。このシリコンウェーハに１２０ｋｅＶ、ドーズ量５
×１０16／ｃｍ2で水素イオンを注入した。熱酸化前の
上記と同一の第２シリコンウェーハを支持基板として、
第２シリコンウェーハに第１シリコンウェーハを接合し
た。接合前にＲＣＡ法により両ウェーハを洗浄した。接
合した両ウェーハを６００℃で熱処理した。この熱処理
により第１シリコンウェーハ中の結晶の再配列及び微小
気泡の圧力作用により、ウェーハ内部のイオン注入した
箇所で第１シリコンウェーハが割れて分離し、第２シリ
コンウェーハ上に厚さ５００ｎｍのシリコン薄膜を有す
るＳＯＩ基板が得られた。このときの薄膜のウェーハ面
内のばらつきは±３ｎｍであった。また表面の平均粗さ
Ｒａは原子間力顕微鏡（ＡＦＭ）で測定した結果、１０
ｎｍであった。このＡＦＭによる薄膜の表面粗さを図２
に示す。このシリコン薄膜付きの第２シリコンウェーハ
を水素雰囲気中１１００℃で３時間熱処理した。熱処理
後の薄膜の厚さはウェーハ面内で５００±３ｎｍと変わ
らず、表面の平均粗さＲａはＡＦＭで測定した結果、
０．１ｎｍであった。この値は初期のシリコンウェーハ
の表面粗さ並みであった。この表面粗さを図３に示す。
【００１１】＜実施例２＞実施例１と同様にして作製し
たシリコン薄膜付きの第２シリコンウェーハを水素雰囲
気中１２００℃で２時間熱処理した。熱処理後の薄膜の
厚さはウェーハ面内で５００±３ｎｍと変わらず、表面
の平均粗さＲａはＡＦＭで測定した結果、０．１２ｎｍ
であった。この表面粗さを図４に示す。
たシリコン薄膜付きの第２シリコンウェーハを水素雰囲
気中１２００℃で２時間熱処理した。熱処理後の薄膜の
厚さはウェーハ面内で５００±３ｎｍと変わらず、表面
の平均粗さＲａはＡＦＭで測定した結果、０．１２ｎｍ
であった。この表面粗さを図４に示す。
【００１２】＜比較例１＞実施例１と同様にして作製し
たシリコン薄膜付きの第２シリコンウェーハをタッチポ
リッシュした。このときの薄膜の平均表面粗さＲａは
０．１５ｎｍに改善されたが、薄膜の厚さはウェーハ面
内で４８０±７ｎｍと悪くなった。
たシリコン薄膜付きの第２シリコンウェーハをタッチポ
リッシュした。このときの薄膜の平均表面粗さＲａは
０．１５ｎｍに改善されたが、薄膜の厚さはウェーハ面
内で４８０±７ｎｍと悪くなった。
【００１３】＜比較例２＞実施例１と同様にして作製し
たシリコン薄膜付きの第２シリコンウェーハを水素雰囲
気中１３５０℃で１時間熱処理した。熱処理によりシリ
コン薄膜は水素でエッチングされ、薄膜の厚さはウェー
ハ面内で１００±８ｎｍと悪くなり、表面の平均粗さＲ
ａもＡＦＭで測定した結果、５ｎｍと実施例１及び２よ
り悪化していた。
たシリコン薄膜付きの第２シリコンウェーハを水素雰囲
気中１３５０℃で１時間熱処理した。熱処理によりシリ
コン薄膜は水素でエッチングされ、薄膜の厚さはウェー
ハ面内で１００±８ｎｍと悪くなり、表面の平均粗さＲ
ａもＡＦＭで測定した結果、５ｎｍと実施例１及び２よ
り悪化していた。
【００１４】＜比較例３＞実施例１と同様にして作製し
たシリコン薄膜付きの第２シリコンウェーハを水素雰囲
気中９００℃で５時間熱処理した。薄膜の厚さ、その面
内分布及び表面粗さに変化はなかった。
たシリコン薄膜付きの第２シリコンウェーハを水素雰囲
気中９００℃で５時間熱処理した。薄膜の厚さ、その面
内分布及び表面粗さに変化はなかった。
【００１５】
【発明の効果】以上述べたように、本発明によれば、平
均表面粗さが少なくとも０．２ｎｍである単結晶薄膜を
有する半導体基板を活性雰囲気中で１０００〜１３００
℃の温度で１０分〜５時間熱処理することにより、厚さ
数百ｎｍ以下の極めて薄い薄膜であっても、薄膜の厚さ
を変えずにかつ面内の厚さのばらつきを大きくせずに、
薄膜の平均表面粗さを０．１ｎｍオーダーに改善するこ
とができる。
均表面粗さが少なくとも０．２ｎｍである単結晶薄膜を
有する半導体基板を活性雰囲気中で１０００〜１３００
℃の温度で１０分〜５時間熱処理することにより、厚さ
数百ｎｍ以下の極めて薄い薄膜であっても、薄膜の厚さ
を変えずにかつ面内の厚さのばらつきを大きくせずに、
薄膜の平均表面粗さを０．１ｎｍオーダーに改善するこ
とができる。
【図１】本発明の実施の形態のＳＯＩ基板の製造方法を
工程順に示す図。
工程順に示す図。
【図２】本発明実施例１の活性雰囲気で熱処理する前の
原子間力顕微鏡により基板表面粗さを示す図。
原子間力顕微鏡により基板表面粗さを示す図。
【図３】本発明実施例１の活性雰囲気で熱処理した後の
原子間力顕微鏡により基板表面粗さを示す図。
原子間力顕微鏡により基板表面粗さを示す図。
【図４】本発明実施例２の活性雰囲気で熱処理した後の
原子間力顕微鏡により基板表面粗さを示す図。
原子間力顕微鏡により基板表面粗さを示す図。
１１ 第１半導体基板（第１シリコンウェーハ） １１ａ 酸化層 １２ 第２半導体基板（第２シリコンウェーハ） １３ シリコン薄膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年２月２４日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中井 哲弥 東京都千代田区大手町１丁目５番１号 三 菱マテリアルシリコン株式会社内
Claims (2)
- 【請求項１】 半導体基板(12)上に形成された平均表面
粗さが少なくとも０．２ｎｍである単結晶薄膜(13)の表
面を処理する方法において、 前記半導体基板(12)を活性雰囲気中で１０００〜１３０
０℃の温度で１０分〜５時間熱処理することを特徴とす
る薄膜半導体基板の表面処理方法。 - 【請求項２】 薄膜(13)がシリコン薄膜であって、活性
雰囲気が水素雰囲気であって、熱処理温度が１０００〜
１３００℃である請求項１記載の薄膜半導体基板の表面
処理方法。
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