JP3452122B2 - Ｓｏｉ基板の製造方法 - Google Patents
Ｓｏｉ基板の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、水素イオン注入技
術を用いて作製される絶縁膜上に半導体層を設けたＳＯ
Ｉ（Silicon On Insulator）基板の製造方法に関するも
のである。
術を用いて作製される絶縁膜上に半導体層を設けたＳＯ
Ｉ（Silicon On Insulator）基板の製造方法に関するも
のである。
【０００２】
【従来の技術】この種のＳＯＩ基板は将来の超高集積回
路（ＵＬＳＩ）基板として注目されてきている。このＳ
ＯＩ基板の製造方法には、シリコン基板同士を絶縁膜
を介して貼り合わせる方法、絶縁性基板又は絶縁性薄
膜を表面に有する基板の上にシリコン薄膜を堆積させる
方法、シリコン基板の内部に高濃度の酸素イオンを注
入した後、高温でアニール処理してこのシリコン基板表
面から所定の深さの領域に埋込みシリコン酸化層を形成
し、その表面側のＳｉ層を活性領域とするＳＩＭＯＸ法
などがある。また最近、半導体基板に水素イオン等の注
入を行った後に、この半導体基板をイオン注入面を重ね
合せ面として支持基板に重ね合せ、この積層体を５００
℃を越える温度に昇温して上記半導体基板を上記水素イ
オン等を注入した領域で支持基板から分離し、支持基板
の表面に半導体の薄膜を有する薄い半導体材料フィルム
の製造方法が提案されている（特開平５−２１１１２
８）。この方法では、イオンを半導体基板の内部に表面
から均一に注入できれば、均一な厚さの薄い半導体層を
有する半導体基板が得られる。また支持基板の表面に予
め酸化膜を設けておけば、この方法により支持基板とこ
の基板上に形成されて埋込み酸化膜として作用する酸化
膜とこの酸化膜上に形成された半導体層とを有するＳＯ
Ｉ基板を製造することができる。
路（ＵＬＳＩ）基板として注目されてきている。このＳ
ＯＩ基板の製造方法には、シリコン基板同士を絶縁膜
を介して貼り合わせる方法、絶縁性基板又は絶縁性薄
膜を表面に有する基板の上にシリコン薄膜を堆積させる
方法、シリコン基板の内部に高濃度の酸素イオンを注
入した後、高温でアニール処理してこのシリコン基板表
面から所定の深さの領域に埋込みシリコン酸化層を形成
し、その表面側のＳｉ層を活性領域とするＳＩＭＯＸ法
などがある。また最近、半導体基板に水素イオン等の注
入を行った後に、この半導体基板をイオン注入面を重ね
合せ面として支持基板に重ね合せ、この積層体を５００
℃を越える温度に昇温して上記半導体基板を上記水素イ
オン等を注入した領域で支持基板から分離し、支持基板
の表面に半導体の薄膜を有する薄い半導体材料フィルム
の製造方法が提案されている（特開平５−２１１１２
８）。この方法では、イオンを半導体基板の内部に表面
から均一に注入できれば、均一な厚さの薄い半導体層を
有する半導体基板が得られる。また支持基板の表面に予
め酸化膜を設けておけば、この方法により支持基板とこ
の基板上に形成されて埋込み酸化膜として作用する酸化
膜とこの酸化膜上に形成された半導体層とを有するＳＯ
Ｉ基板を製造することができる。
【０００３】
【発明が解決しようとする課題】しかし、上記酸化膜上
に形成された上記半導体層がデバイスプロセス中に重金
属不純物により汚染された場合には、埋込み酸化膜がゲ
ッタリング能力を有するゲッタリング層となって重金属
不純物を捕捉した後で、熱処理の進行に伴って結晶化し
た酸化層が一旦捕捉した重金属不純物を上記半導体層中
に放出し再分布を生じ易く、これに起因して半導体層の
汚染による品質劣化が生じる問題がある。本発明の目的
は、水素イオン注入技術を用いて作製される半導体層が
酸化膜を介して半導体基板上に重ね合わされているＳＯ
Ｉ基板において、大きなゲッタリング能力を有し半導体
層を重金属不純物で汚染させないＳＯＩ基板の製造方法
を提供することにある。
に形成された上記半導体層がデバイスプロセス中に重金
属不純物により汚染された場合には、埋込み酸化膜がゲ
ッタリング能力を有するゲッタリング層となって重金属
不純物を捕捉した後で、熱処理の進行に伴って結晶化し
た酸化層が一旦捕捉した重金属不純物を上記半導体層中
に放出し再分布を生じ易く、これに起因して半導体層の
汚染による品質劣化が生じる問題がある。本発明の目的
は、水素イオン注入技術を用いて作製される半導体層が
酸化膜を介して半導体基板上に重ね合わされているＳＯ
Ｉ基板において、大きなゲッタリング能力を有し半導体
層を重金属不純物で汚染させないＳＯＩ基板の製造方法
を提供することにある。
【０００４】
【課題を解決するための手段】請求項１に係る発明は、
図１に示すように、ｐ型の単結晶シリコン基板１１の表
面に酸化膜１２を形成する工程と、単結晶シリコン基板
１１の表面から水素イオンを注入して単結晶シリコン基
板１１内部に水素イオン注入領域１１ａを形成する工程
と、支持基板となるｐ型の多結晶シリコン基板１３の片
面にｐ型のポリシリコン層１４を形成する工程と、この
ｐ型のポリシリコン層１４を鏡面研磨する工程と、酸化
膜１２に鏡面研磨したｐ型のポリシリコン層１４が密着
するように単結晶シリコン基板１１に多結晶シリコン基
板１３を重ね合わせて密着させる工程と、単結晶シリコ
ン基板１１を多結晶シリコン基板１３に密着させたまま
所定の温度で熱処理して単結晶シリコン基板１１を水素
イオン注入領域１１ａで多結晶シリコン基板１３から分
離して多結晶シリコン基板１３の表面にシリコン層１１
ｂを形成する工程と、表面にシリコン層１１ｂを有する
多結晶シリコン基板１３を更に熱処理する工程とを含む
ＳＯＩ基板の製造方法である。図１に示すように、酸化
膜１２の下側にはこれに密着してｐ型のポリシリコン層
１４が形成されているため、シリコン層１１ｂがデバイ
スプロセス中に重金属不純物により汚染されても、ｐ型
のポリシリコン層１４とともに多結晶シリコン基板１３
全体がゲッタリング層として作用する。即ちシリコン層
１１ｂ中の重金属不純物が酸化膜１２を通過してｐ型の
ポリシリコン層１４及びｐ型の多結晶シリコン基板１３
の双方の粒界に捕捉されるため、熱処理が進行してもシ
リコン層１１ｂは重金属不純物で汚染されない。また粒
界の大きな多結晶シリコン基板と酸化膜を直接密着した
場合、接合強度が小さい場合があるが、本発明では、ｐ
型の多結晶シリコン基板１３と酸化膜１２との間には研
磨により平坦化したｐ型のポリシリコン層１４が形成さ
れているため、多結晶シリコン基板１３と酸化膜１２と
の接合強度が増大する。なお、ｐ型の多結晶シリコン基
板１３は、単結晶シリコンインゴットの有転位化部をス
ライスした後、鏡面研磨したものを利用することで、低
コストで作製することもできる。
図１に示すように、ｐ型の単結晶シリコン基板１１の表
面に酸化膜１２を形成する工程と、単結晶シリコン基板
１１の表面から水素イオンを注入して単結晶シリコン基
板１１内部に水素イオン注入領域１１ａを形成する工程
と、支持基板となるｐ型の多結晶シリコン基板１３の片
面にｐ型のポリシリコン層１４を形成する工程と、この
ｐ型のポリシリコン層１４を鏡面研磨する工程と、酸化
膜１２に鏡面研磨したｐ型のポリシリコン層１４が密着
するように単結晶シリコン基板１１に多結晶シリコン基
板１３を重ね合わせて密着させる工程と、単結晶シリコ
ン基板１１を多結晶シリコン基板１３に密着させたまま
所定の温度で熱処理して単結晶シリコン基板１１を水素
イオン注入領域１１ａで多結晶シリコン基板１３から分
離して多結晶シリコン基板１３の表面にシリコン層１１
ｂを形成する工程と、表面にシリコン層１１ｂを有する
多結晶シリコン基板１３を更に熱処理する工程とを含む
ＳＯＩ基板の製造方法である。図１に示すように、酸化
膜１２の下側にはこれに密着してｐ型のポリシリコン層
１４が形成されているため、シリコン層１１ｂがデバイ
スプロセス中に重金属不純物により汚染されても、ｐ型
のポリシリコン層１４とともに多結晶シリコン基板１３
全体がゲッタリング層として作用する。即ちシリコン層
１１ｂ中の重金属不純物が酸化膜１２を通過してｐ型の
ポリシリコン層１４及びｐ型の多結晶シリコン基板１３
の双方の粒界に捕捉されるため、熱処理が進行してもシ
リコン層１１ｂは重金属不純物で汚染されない。また粒
界の大きな多結晶シリコン基板と酸化膜を直接密着した
場合、接合強度が小さい場合があるが、本発明では、ｐ
型の多結晶シリコン基板１３と酸化膜１２との間には研
磨により平坦化したｐ型のポリシリコン層１４が形成さ
れているため、多結晶シリコン基板１３と酸化膜１２と
の接合強度が増大する。なお、ｐ型の多結晶シリコン基
板１３は、単結晶シリコンインゴットの有転位化部をス
ライスした後、鏡面研磨したものを利用することで、低
コストで作製することもできる。
【０００５】
【０００６】
請求項２に係る発明は、図２に示すよう
に、ｐ型の第１単結晶シリコン基板１１の表面に酸化膜
１２を形成する工程と、第１単結晶シリコン基板１１の
表面から水素イオンを注入して第１単結晶シリコン基板
１１内部に水素イオン注入領域１１ａを形成する工程
と、支持基板となるｐ+型又はｐ++型の第２単結晶シリ
コン基板１３ａの片面にｐ-型のポリシリコン層１４ａ
を形成する工程と、このｐ-型ポリシリコン層１４ａを
鏡面研磨する工程と、酸化膜１２に鏡面研磨したｐ-型
のポリシリコン層１４ａが密着するように第１単結晶シ
リコン基板１１に第２単結晶シリコン基板１３ａを重ね
合わせて密着させる工程と、第１単結晶シリコン基板１
１を第２単結晶シリコン基板１３ａに密着させたまま所
定の温度で熱処理して第１単結晶シリコン基板１１を水
素イオン注入領域１１ａで第２単結晶シリコン基板１３
ａから分離して第２単結晶シリコン基板１３ａの表面に
シリコン層１１ｂを形成する工程と、表面にシリコン層
１１ｂを有する第２単結晶シリコン基板１３ａを更に熱
処理する工程とを含むＳＯＩ基板の製造方法である。図
２に示すように、酸化膜１２の下側にはｐ-型のポリシ
リコン層１４ａを介してｐ+型又はｐ++型の第２単結晶
シリコン基板１３ａが形成されているため、シリコン層
１１ｂがデバイスプロセス中に重金属不純物により汚染
されても、ｐ-型のポリシリコン層１４ａとともにｐ+型
又はｐ++型の第２単結晶シリコン基板１３ａがゲッタリ
ング層として作用する。即ちシリコン層１１ｂ中の重金
属不純物が酸化膜１２及びｐ-型のポリシリコン層１４
ａ及びｐ+型又はｐ++型の第２単結晶シリコン基板１３
ａの双方に捕捉され、熱処理が進行してもシリコン層１
１ｂは重金属不純物で汚染されない。またデバイスによ
っては、酸化膜１２の直下にｐ+型又はｐ++型の第２単
結晶シリコン基板１３ａがあることにより、シリコン層
１１ｂに形成された素子の動作時における空乏層の広が
りに影響を与え、電気特性に不具合を生じさせることが
懸念されるが、酸化膜１２とｐ+型又はｐ++型の第２単
結晶シリコン基板１３ａとの間に成形したｐ-型のポリ
シリコン層１４ａの厚さをデバイス設計に合わせて変え
ることにより、シリコン層１１ｂに形成された素子動作
時における空乏層の広がりへの影響を抑制することがで
きる。
に、ｐ型の第１単結晶シリコン基板１１の表面に酸化膜
１２を形成する工程と、第１単結晶シリコン基板１１の
表面から水素イオンを注入して第１単結晶シリコン基板
１１内部に水素イオン注入領域１１ａを形成する工程
と、支持基板となるｐ+型又はｐ++型の第２単結晶シリ
コン基板１３ａの片面にｐ-型のポリシリコン層１４ａ
を形成する工程と、このｐ-型ポリシリコン層１４ａを
鏡面研磨する工程と、酸化膜１２に鏡面研磨したｐ-型
のポリシリコン層１４ａが密着するように第１単結晶シ
リコン基板１１に第２単結晶シリコン基板１３ａを重ね
合わせて密着させる工程と、第１単結晶シリコン基板１
１を第２単結晶シリコン基板１３ａに密着させたまま所
定の温度で熱処理して第１単結晶シリコン基板１１を水
素イオン注入領域１１ａで第２単結晶シリコン基板１３
ａから分離して第２単結晶シリコン基板１３ａの表面に
シリコン層１１ｂを形成する工程と、表面にシリコン層
１１ｂを有する第２単結晶シリコン基板１３ａを更に熱
処理する工程とを含むＳＯＩ基板の製造方法である。図
２に示すように、酸化膜１２の下側にはｐ-型のポリシ
リコン層１４ａを介してｐ+型又はｐ++型の第２単結晶
シリコン基板１３ａが形成されているため、シリコン層
１１ｂがデバイスプロセス中に重金属不純物により汚染
されても、ｐ-型のポリシリコン層１４ａとともにｐ+型
又はｐ++型の第２単結晶シリコン基板１３ａがゲッタリ
ング層として作用する。即ちシリコン層１１ｂ中の重金
属不純物が酸化膜１２及びｐ-型のポリシリコン層１４
ａ及びｐ+型又はｐ++型の第２単結晶シリコン基板１３
ａの双方に捕捉され、熱処理が進行してもシリコン層１
１ｂは重金属不純物で汚染されない。またデバイスによ
っては、酸化膜１２の直下にｐ+型又はｐ++型の第２単
結晶シリコン基板１３ａがあることにより、シリコン層
１１ｂに形成された素子の動作時における空乏層の広が
りに影響を与え、電気特性に不具合を生じさせることが
懸念されるが、酸化膜１２とｐ+型又はｐ++型の第２単
結晶シリコン基板１３ａとの間に成形したｐ-型のポリ
シリコン層１４ａの厚さをデバイス設計に合わせて変え
ることにより、シリコン層１１ｂに形成された素子動作
時における空乏層の広がりへの影響を抑制することがで
きる。
【０００７】
【発明の実施の形態】次に本発明の実施の形態を図面に
基づいて説明する。図１に示すように、本発明の第１形
態のＳＯＩ基板を製造するには、先ずｐ型の単結晶シリ
コン基板１１を用意する。このｐ型単結晶基板１１はド
ーパントとしてボロン（Ｂ）を使用することにより作製
される。このｐ型単結晶基板１１の表面に熱酸化により
絶縁層である酸化膜１２を形成する（図１（ａ））。こ
の酸化膜１２は０．１〜２μｍ、好ましくは０．１〜
０．５μｍの厚さになるように形成される。次いで、酸
化膜１２を有するｐ型単結晶基板１１の表面から水素イ
オンを１〜１０×１０16／ｃｍ2のドーズ量及び５０〜
２００ｋｅＶの加速エネルギーでイオン注入する。その
結果、単結晶基板１１内部にイオン注入領域１１ａが形
成される（図１（ｂ））。次いで上記単結晶基板１１と
同一表面積を有し、支持基板となるｐ型の多結晶シリコ
ン基板１３を用意し、このｐ型多結晶基板１３の表面に
ＣＶＤ法によりｐ-型のポリシリコン層１４を形成する
（図１（ｃ））。このｐ型ポリシリコン層１４は０．５
〜３μｍ、好ましくは０．５〜２μｍの厚さになるよう
に形成される。次いでｐ型ポリシリコン層１４を鏡面研
磨し平坦化する。次いで単結晶基板１１とｐ型多結晶基
板１３をそれぞれ洗浄した後、酸化膜１２にポリシリコ
ン層１４が密着するように単結晶基板１１に多結晶基板
１３を重ね合わせて密着させる（図１（ｄ））。単結晶
基板１１を多結晶基板１３に密着させたまま窒素雰囲気
中で５００〜８００℃の範囲に昇温し、５〜３０分保持
して薄膜分離熱処理を行う。これにより単結晶基板１１
が水素イオンの注入ピーク位置に相当するイオン注入領
域１１ａのところで割れて上部の厚肉部１１ｃと下部の
薄い半導体層１１ｂに分離する（図１（ｅ））。次に温
度を下げて厚肉部１１ｃを取除き（図１（ｆ））、表面
にポリシリコン層１４、酸化膜１２及び半導体層１１ｂ
が順次積層された多結晶基板１３を酸素又は窒素雰囲気
中において９００〜１２００℃で３０〜１２０分間熱処
理して半導体層１１ｂと多結晶基板１３とをポリシリコ
ン層１４及び酸化膜１２を介して強固に貼り合わせる
（図１（ｇ））。更に半導体層１１ｂの分離面及び厚肉
部１１ｃの分離面をそれぞれ研磨（タッチポリッシン
グ）して平滑化する（図１（ｈ）及び図１（ｉ））。こ
れにより多結晶基板１３はＳＯＩ基板となり、厚肉部１
１ｃは新たな半導体基板として再びＳＯＩ基板の製造に
利用できる。
基づいて説明する。図１に示すように、本発明の第１形
態のＳＯＩ基板を製造するには、先ずｐ型の単結晶シリ
コン基板１１を用意する。このｐ型単結晶基板１１はド
ーパントとしてボロン（Ｂ）を使用することにより作製
される。このｐ型単結晶基板１１の表面に熱酸化により
絶縁層である酸化膜１２を形成する（図１（ａ））。こ
の酸化膜１２は０．１〜２μｍ、好ましくは０．１〜
０．５μｍの厚さになるように形成される。次いで、酸
化膜１２を有するｐ型単結晶基板１１の表面から水素イ
オンを１〜１０×１０16／ｃｍ2のドーズ量及び５０〜
２００ｋｅＶの加速エネルギーでイオン注入する。その
結果、単結晶基板１１内部にイオン注入領域１１ａが形
成される（図１（ｂ））。次いで上記単結晶基板１１と
同一表面積を有し、支持基板となるｐ型の多結晶シリコ
ン基板１３を用意し、このｐ型多結晶基板１３の表面に
ＣＶＤ法によりｐ-型のポリシリコン層１４を形成する
（図１（ｃ））。このｐ型ポリシリコン層１４は０．５
〜３μｍ、好ましくは０．５〜２μｍの厚さになるよう
に形成される。次いでｐ型ポリシリコン層１４を鏡面研
磨し平坦化する。次いで単結晶基板１１とｐ型多結晶基
板１３をそれぞれ洗浄した後、酸化膜１２にポリシリコ
ン層１４が密着するように単結晶基板１１に多結晶基板
１３を重ね合わせて密着させる（図１（ｄ））。単結晶
基板１１を多結晶基板１３に密着させたまま窒素雰囲気
中で５００〜８００℃の範囲に昇温し、５〜３０分保持
して薄膜分離熱処理を行う。これにより単結晶基板１１
が水素イオンの注入ピーク位置に相当するイオン注入領
域１１ａのところで割れて上部の厚肉部１１ｃと下部の
薄い半導体層１１ｂに分離する（図１（ｅ））。次に温
度を下げて厚肉部１１ｃを取除き（図１（ｆ））、表面
にポリシリコン層１４、酸化膜１２及び半導体層１１ｂ
が順次積層された多結晶基板１３を酸素又は窒素雰囲気
中において９００〜１２００℃で３０〜１２０分間熱処
理して半導体層１１ｂと多結晶基板１３とをポリシリコ
ン層１４及び酸化膜１２を介して強固に貼り合わせる
（図１（ｇ））。更に半導体層１１ｂの分離面及び厚肉
部１１ｃの分離面をそれぞれ研磨（タッチポリッシン
グ）して平滑化する（図１（ｈ）及び図１（ｉ））。こ
れにより多結晶基板１３はＳＯＩ基板となり、厚肉部１
１ｃは新たな半導体基板として再びＳＯＩ基板の製造に
利用できる。
【０００８】
【０００９】
図２に示すように、本発明の第２形態のＳ
ＯＩ基板を製造するには、図１に基づく第１形態の場合
と同じ工程を繰返して、ｐ型の第１単結晶シリコン基板
１１の表面に酸化膜１２を形成する（図２（ａ））。次
いで、第１形態の場合と同様に酸化膜１２を有する第１
単結晶基板１１の表面から水素イオン注入して、基板１
１内部にイオン注入領域１１ａを形成する（図２
（ｂ））。次いで第１単結晶基板１１と同一表面積を有
し、支持基板となるｐ+型又はｐ++型の第２単結晶シリ
コン基板１３ａを用意し、この第２単結晶基板１３ａの
表面にＣＶＤ法によりｐ-型のポリシリコン層１４ａを
形成する（図２（ｃ））。ｐ-型ポリシリコン層１４ａ
は、ｐ+型又はｐ++型の第２単結晶シリコン基板１３ａ
よりもドーパントであるボロンの濃度を低くして形成さ
れる。好ましくは、第１単結晶基板１１と同等のボロン
濃度とする。次いで、ｐ-型ポリシリコン層１４ａを鏡
面研磨し平坦化する。次いで第１単結晶基板と第２単結
晶基板をそれぞれ洗浄した後、酸化膜１２にｐ-型のポ
リシリコン層１４ａが密着するように第１単結晶基板１
１に第２単結晶基板１３ａを重ね合わせて密着させる
（図２（ｄ））。次いで第１単結晶基板１１を第２単結
晶基板１３ａに密着させたまま第１形態と同様の薄膜分
離熱処理を行う。これにより第１単結晶基板１１がイオ
ン注入領域１１ａのところで割れて上部の厚肉部１１ｃ
と下部の薄い半導体層１１ｂに分離する（図２
（ｅ））。次に温度を下げて厚肉部１１ｃを取除き（図
２（ｆ））、表面にｐ-型ポリシリコン層１４ａ、酸化
膜１２及び半導体層１１ｂが順次積層された第２単結晶
基板１３ａを第１形態の場合と同様に熱処理して半導体
層１１ｂと第２単結晶基板１３ａとを酸化膜１２及びｐ
-型ポリシリコン層１４ａを介して強固に貼り合わせる
（図２（ｇ））。最後に半導体層１１ｂの分離面及び厚
肉部１１ｃの分離面をそれぞれ研磨して平滑化する（図
２（ｈ）及び図２（ｉ））。これにより表面にｐ-型ポ
リシリコン層１４ａ、酸化膜１２及び半導体層１１ｂが
順次積層された第２単結晶基板１３ａからなるＳＯＩ基
板を得る（図２（ｈ））。
ＯＩ基板を製造するには、図１に基づく第１形態の場合
と同じ工程を繰返して、ｐ型の第１単結晶シリコン基板
１１の表面に酸化膜１２を形成する（図２（ａ））。次
いで、第１形態の場合と同様に酸化膜１２を有する第１
単結晶基板１１の表面から水素イオン注入して、基板１
１内部にイオン注入領域１１ａを形成する（図２
（ｂ））。次いで第１単結晶基板１１と同一表面積を有
し、支持基板となるｐ+型又はｐ++型の第２単結晶シリ
コン基板１３ａを用意し、この第２単結晶基板１３ａの
表面にＣＶＤ法によりｐ-型のポリシリコン層１４ａを
形成する（図２（ｃ））。ｐ-型ポリシリコン層１４ａ
は、ｐ+型又はｐ++型の第２単結晶シリコン基板１３ａ
よりもドーパントであるボロンの濃度を低くして形成さ
れる。好ましくは、第１単結晶基板１１と同等のボロン
濃度とする。次いで、ｐ-型ポリシリコン層１４ａを鏡
面研磨し平坦化する。次いで第１単結晶基板と第２単結
晶基板をそれぞれ洗浄した後、酸化膜１２にｐ-型のポ
リシリコン層１４ａが密着するように第１単結晶基板１
１に第２単結晶基板１３ａを重ね合わせて密着させる
（図２（ｄ））。次いで第１単結晶基板１１を第２単結
晶基板１３ａに密着させたまま第１形態と同様の薄膜分
離熱処理を行う。これにより第１単結晶基板１１がイオ
ン注入領域１１ａのところで割れて上部の厚肉部１１ｃ
と下部の薄い半導体層１１ｂに分離する（図２
（ｅ））。次に温度を下げて厚肉部１１ｃを取除き（図
２（ｆ））、表面にｐ-型ポリシリコン層１４ａ、酸化
膜１２及び半導体層１１ｂが順次積層された第２単結晶
基板１３ａを第１形態の場合と同様に熱処理して半導体
層１１ｂと第２単結晶基板１３ａとを酸化膜１２及びｐ
-型ポリシリコン層１４ａを介して強固に貼り合わせる
（図２（ｇ））。最後に半導体層１１ｂの分離面及び厚
肉部１１ｃの分離面をそれぞれ研磨して平滑化する（図
２（ｈ）及び図２（ｉ））。これにより表面にｐ-型ポ
リシリコン層１４ａ、酸化膜１２及び半導体層１１ｂが
順次積層された第２単結晶基板１３ａからなるＳＯＩ基
板を得る（図２（ｈ））。
【００１０】
【実施例】次に本発明の具体的態様を示すために、本発
明の実施例を比較例とともに説明する。 ＜実施例１＞図１（ａ）に示すように、ｐ型単結晶シリ
コン基板１１の表面に熱酸化により厚さ４００ｎｍの酸
化膜１２を形成した。次いで単結晶シリコン基板１１に
７０ｋｅＶの電圧を印加して水素イオンを７×１０16／
ｃｍ2のドーズ量でイオン注入して単結晶基板１１内部
にイオン注入領域１１ａを形成した（図１（ｂ））。次
いで単結晶基板１１と同一表面積を有するｐ型の多結晶
シリコン基板１３を用意し、このｐ型多結晶基板１３の
表面にＣＶＤ法により厚さ５００ｎｍのｐ型のポリシリ
コン層１４を形成した（図１（ｃ））。次いでｐ型ポリ
シリコン層１４を鏡面研磨し平坦化した。次いで、単結
晶基板１１とｐ型多結晶基板１３ａをＳＣ１洗浄液でそ
れぞれ洗浄した。次いで酸化膜１２にポリシリコン層１
４が密着するように単結晶基板１１に多結晶基板１３を
重ね合わせて密着させた（図１（ｄ））。次いで単結晶
基板１１を多結晶基板１３に密着させたまま窒素雰囲気
中で６００℃の温度で３０分間熱処理を行った。その結
果、単結晶基板１１がイオン注入領域１１ａのところで
割れて上部の厚肉部１１ｃと下部の薄い半導体層１１ｂ
に分離した（図１（ｅ））。次に温度を下げて厚肉部１
１ｃを取除き（図１（ｆ））、表面にポリシリコン層１
４、酸化膜１２及び半導体層１１ｂが順次積層された多
結晶基板１３を窒素雰囲気中において１１００℃で２時
間熱処理した（図１（ｇ））。最後に半導体層１１ｂの
分離面を研磨して平滑化して実施例１のＳＯＩ基板を製
造した（図１（ｈ））。
明の実施例を比較例とともに説明する。 ＜実施例１＞図１（ａ）に示すように、ｐ型単結晶シリ
コン基板１１の表面に熱酸化により厚さ４００ｎｍの酸
化膜１２を形成した。次いで単結晶シリコン基板１１に
７０ｋｅＶの電圧を印加して水素イオンを７×１０16／
ｃｍ2のドーズ量でイオン注入して単結晶基板１１内部
にイオン注入領域１１ａを形成した（図１（ｂ））。次
いで単結晶基板１１と同一表面積を有するｐ型の多結晶
シリコン基板１３を用意し、このｐ型多結晶基板１３の
表面にＣＶＤ法により厚さ５００ｎｍのｐ型のポリシリ
コン層１４を形成した（図１（ｃ））。次いでｐ型ポリ
シリコン層１４を鏡面研磨し平坦化した。次いで、単結
晶基板１１とｐ型多結晶基板１３ａをＳＣ１洗浄液でそ
れぞれ洗浄した。次いで酸化膜１２にポリシリコン層１
４が密着するように単結晶基板１１に多結晶基板１３を
重ね合わせて密着させた（図１（ｄ））。次いで単結晶
基板１１を多結晶基板１３に密着させたまま窒素雰囲気
中で６００℃の温度で３０分間熱処理を行った。その結
果、単結晶基板１１がイオン注入領域１１ａのところで
割れて上部の厚肉部１１ｃと下部の薄い半導体層１１ｂ
に分離した（図１（ｅ））。次に温度を下げて厚肉部１
１ｃを取除き（図１（ｆ））、表面にポリシリコン層１
４、酸化膜１２及び半導体層１１ｂが順次積層された多
結晶基板１３を窒素雰囲気中において１１００℃で２時
間熱処理した（図１（ｇ））。最後に半導体層１１ｂの
分離面を研磨して平滑化して実施例１のＳＯＩ基板を製
造した（図１（ｈ））。
【００１１】
【００１２】
＜実施例２＞
図２（ａ）〜図２（ｂ）に示すように、実施例１と同じ
工程を繰返して、表面に厚さ４００ｎｍの酸化膜１２を
有するｐ型の第１単結晶シリコン基板１１の内部にイオ
ン注入領域１１ａを形成した。次いで単結晶基板１１と
同一表面積を有するｐ+型又はｐ++型の第２単結晶シリ
コン基板１３ａを用意し、この第２単結晶シリコン基板
１３ａの表面にＣＶＤ法により厚さ５００ｎｍのｐ-型
のポリシリコン層１４ａを形成した（図２（ｃ））。次
いでｐ-型ポリシリコン層１４ａを鏡面研磨し平坦化し
た。次いで、第１単結晶シリコン基板１１と第２単結晶
シリコン基板１３ａをＳＣ１洗浄液でそれぞれ洗浄し
た。次いで酸化膜１２にポリシリコン層１４ａが密着す
るように第１単結晶基板１１に第２単結晶シリコン基板
１３ａを重ね合わせて密着させた（図２（ｄ））。次い
で第１単結晶基板１１を第２単結晶シリコン基板１３ａ
に密着させたまま窒素雰囲気中で６００℃の温度で３０
分間熱処理を行った。その結果、第１単結晶基板１１が
イオン注入領域１１ａのところで割れて上部の厚肉部１
１ｃと下部の薄い半導体層１１ｂに分離した（図２
（ｅ））。次に温度を下げて厚肉部１１ｃを取除き（図
２（ｆ））、表面に酸化膜１２及び半導体層１１ｂが順
次積層された第２単結晶シリコン基板１３ａを窒素雰囲
気中において１１００℃で２時間熱処理した（図２
（ｇ））。最後に半導体層１１ｂの分離面を研磨して平
滑化して実施例３のＳＯＩ基板を製造した（図２
（ｈ））。
工程を繰返して、表面に厚さ４００ｎｍの酸化膜１２を
有するｐ型の第１単結晶シリコン基板１１の内部にイオ
ン注入領域１１ａを形成した。次いで単結晶基板１１と
同一表面積を有するｐ+型又はｐ++型の第２単結晶シリ
コン基板１３ａを用意し、この第２単結晶シリコン基板
１３ａの表面にＣＶＤ法により厚さ５００ｎｍのｐ-型
のポリシリコン層１４ａを形成した（図２（ｃ））。次
いでｐ-型ポリシリコン層１４ａを鏡面研磨し平坦化し
た。次いで、第１単結晶シリコン基板１１と第２単結晶
シリコン基板１３ａをＳＣ１洗浄液でそれぞれ洗浄し
た。次いで酸化膜１２にポリシリコン層１４ａが密着す
るように第１単結晶基板１１に第２単結晶シリコン基板
１３ａを重ね合わせて密着させた（図２（ｄ））。次い
で第１単結晶基板１１を第２単結晶シリコン基板１３ａ
に密着させたまま窒素雰囲気中で６００℃の温度で３０
分間熱処理を行った。その結果、第１単結晶基板１１が
イオン注入領域１１ａのところで割れて上部の厚肉部１
１ｃと下部の薄い半導体層１１ｂに分離した（図２
（ｅ））。次に温度を下げて厚肉部１１ｃを取除き（図
２（ｆ））、表面に酸化膜１２及び半導体層１１ｂが順
次積層された第２単結晶シリコン基板１３ａを窒素雰囲
気中において１１００℃で２時間熱処理した（図２
（ｇ））。最後に半導体層１１ｂの分離面を研磨して平
滑化して実施例３のＳＯＩ基板を製造した（図２
（ｈ））。
【００１３】＜比較例１＞支持基板となるｐ型多結晶基
板１３の表面にｐ型のポリシリコン層１４を形成しなか
ったことを除いては実質的に実施例１の方法を繰返して
比較例１のＳＯＩ基板を製造した。
板１３の表面にｐ型のポリシリコン層１４を形成しなか
ったことを除いては実質的に実施例１の方法を繰返して
比較例１のＳＯＩ基板を製造した。
【００１４】
＜比較評価＞
実施例１、実施例２及び比較例１のそれぞれのＳＯＩ基
板において、１０００ｐｐｍの銅標準液を用いてスピン
コート法によりその基板表面を強制的に汚染し、窒素雰
囲気中で９００℃、１時間の熱処理を行った後、半導体
層１１ｂにおける銅濃度（atoms／ｃｍ3）を原子吸光法
により調べた。その結果を図３に示す。
板において、１０００ｐｐｍの銅標準液を用いてスピン
コート法によりその基板表面を強制的に汚染し、窒素雰
囲気中で９００℃、１時間の熱処理を行った後、半導体
層１１ｂにおける銅濃度（atoms／ｃｍ3）を原子吸光法
により調べた。その結果を図３に示す。
【００１５】
図３から明らかなように実施例１及び２の
半導体層１１ｂ中の銅濃度（atoms／ｃｍ3）は比較例１
に比べ低い。これは実施例１及び２のＳＯＩ基板が大き
なゲッタリング能力を有するため、比較例１のＳＯＩ基
板に比べ半導体層１１ｂが重金属不純物で汚染され難い
ことを示している。
半導体層１１ｂ中の銅濃度（atoms／ｃｍ3）は比較例１
に比べ低い。これは実施例１及び２のＳＯＩ基板が大き
なゲッタリング能力を有するため、比較例１のＳＯＩ基
板に比べ半導体層１１ｂが重金属不純物で汚染され難い
ことを示している。
【００１６】
【発明の効果】以上述べたように、本発明によれば、水
素イオン注入技術を用いて作製される半導体層が酸化膜
を介して半導体基板上に重ね合わされているＳＯＩ基板
において、半導体基板となるｐ型の多結晶シリコン基板
の片面にｐ型のポリシリコン層を形成し、このポリシリ
コン層上に上記酸化膜を形成するか、又は半導体基板と
なるｐ+型又はｐ++型の単結晶シリコン基板の片面にｐ-
型のポリシリコン層を形成し、このポリシリコン層上に
上記酸化膜を形成するようにしたから、上記半導体層が
デバイスプロセス中に重金属不純物により汚染されて
も、上記ｐ-型のポリシリコン層又は上記ｐ+型又はｐ++
型の単結晶シリコン基板がゲッタリング層として作用し
て上記半導体層中の重金属不純物を捕捉し、その結果、
熱処理が進行しても上記シリコン層が重金属不純物で汚
染されず、ＳＯＩ基板の品質劣化を防止できる。
素イオン注入技術を用いて作製される半導体層が酸化膜
を介して半導体基板上に重ね合わされているＳＯＩ基板
において、半導体基板となるｐ型の多結晶シリコン基板
の片面にｐ型のポリシリコン層を形成し、このポリシリ
コン層上に上記酸化膜を形成するか、又は半導体基板と
なるｐ+型又はｐ++型の単結晶シリコン基板の片面にｐ-
型のポリシリコン層を形成し、このポリシリコン層上に
上記酸化膜を形成するようにしたから、上記半導体層が
デバイスプロセス中に重金属不純物により汚染されて
も、上記ｐ-型のポリシリコン層又は上記ｐ+型又はｐ++
型の単結晶シリコン基板がゲッタリング層として作用し
て上記半導体層中の重金属不純物を捕捉し、その結果、
熱処理が進行しても上記シリコン層が重金属不純物で汚
染されず、ＳＯＩ基板の品質劣化を防止できる。
【図１】本発明の実施形態の第１のＳＯＩ基板の製造方
法を工程順に示す図。
法を工程順に示す図。
【図２】本発明の実施形態の第２のＳＯＩ基板の製造方
法を工程順に示す図。
法を工程順に示す図。
【図３】実施例１，２及び比較例１のＳＯＩ基板におい
て、半導体層１１ｂ中の銅濃度を示す図。
て、半導体層１１ｂ中の銅濃度を示す図。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平５−211128（ＪＰ，Ａ)
特開 平９−162090（ＪＰ，Ａ)
特開 平９−237884（ＪＰ，Ａ)
特開 平８−37286（ＪＰ，Ａ)
特開 平８−139295（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/265
H01L 27/12
H01L 21/762
H01L 21/322
Claims (2)
- 【請求項１】 ｐ型の単結晶シリコン基板(11)の表面に
酸化膜(12)を形成する工程と、 前記単結晶シリコン基板(11)の表面から水素イオンを注
入して前記単結晶シリコン基板(11)内部に水素イオン注
入領域(11a)を形成する工程と、 支持基板となるｐ型の多結晶シリコン基板(13)の片面に
ｐ型のポリシリコン層(14)を形成する工程と、 前記ｐ型のポリシリコン層(14)を鏡面研磨する工程と、 前記酸化膜(12)に鏡面研磨した前記ｐ型のポリシリコン
層(14)が密着するように前記単結晶シリコン基板(11)に
前記多結晶シリコン基板(13)を重ね合わせて密着させる
工程と、 前記単結晶シリコン基板(11)を多結晶シリコン基板(13)
に密着させたまま所定の温度で熱処理して前記単結晶シ
リコン基板(11)を前記水素イオン注入領域(11a)で前記
多結晶シリコン基板(13)から分離して前記多結晶シリコ
ン基板(13)の表面にシリコン層(11b)を形成する工程
と、 表面にシリコン層(11b)を有する前記多結晶シリコン基
板(13)を更に熱処理する工程とを含むＳＯＩ基板の製造
方法。 - 【請求項２】 ｐ型の第１単結晶シリコン基板(11)の表
面に酸化膜(12)を形成する工程と、 前記第１単結晶シリコン基板(11)の表面から水素イオン
を注入して前記第１単結晶シリコン基板(11)内部に水素
イオン注入領域(11a)を形成する工程と、 支持基板となるｐ+型又はｐ++型の第２単結晶シリコン
基板(13a)の片面にｐ-型のポリシリコン層(14a)を形成
する工程と、 前記ｐ-型のポリシリコン層(14a)を鏡面研磨する工程
と、 前記酸化膜(12)に鏡面研磨した前記ｐ-型のポリシリコ
ン層(14a)が密着するように前記第１単結晶シリコン基
板(11)に前記第２単結晶シリコン基板(13a)を重ね合わ
せて密着させる工程と、 前記第１単結晶シリコン基板(11)を第２単結晶シリコン
基板(13a)に密着させたまま所定の温度で熱処理して前
記第１単結晶シリコン基板(11)を前記水素イオン注入領
域(11a)で前記第２単結晶シリコン基板(13a)から分離し
て前記第２単結晶シリコン基板(13a)の表面にシリコン
層(11b)を形成する工程と、 表面にシリコン層(11b)を有する前記第２単結晶シリコ
ン基板(13a)を更に熱処理する工程とを含むＳＯＩ基板
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11159598A JP3452122B2 (ja) | 1998-04-22 | 1998-04-22 | Ｓｏｉ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11159598A JP3452122B2 (ja) | 1998-04-22 | 1998-04-22 | Ｓｏｉ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11307470A JPH11307470A (ja) | 1999-11-05 |
| JP3452122B2 true JP3452122B2 (ja) | 2003-09-29 |
Family
ID=14565351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11159598A Expired - Fee Related JP3452122B2 (ja) | 1998-04-22 | 1998-04-22 | Ｓｏｉ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3452122B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2810448B1 (fr) * | 2000-06-16 | 2003-09-19 | Soitec Silicon On Insulator | Procede de fabrication de substrats et substrats obtenus par ce procede |
| FR2819099B1 (fr) * | 2000-12-28 | 2003-09-26 | Commissariat Energie Atomique | Procede de realisation d'une structure empilee |
| JPWO2005027217A1 (ja) * | 2003-09-08 | 2007-11-08 | 株式会社Sumco | Ｓｏｉウェーハおよびその製造方法 |
| JP5017774B2 (ja) * | 2004-11-08 | 2012-09-05 | 株式会社デンソー | ホール効果素子 |
| US7923353B2 (en) * | 2006-03-27 | 2011-04-12 | Okmetic Oyj | Gettering method and a wafer using the same |
-
1998
- 1998-04-22 JP JP11159598A patent/JP3452122B2/ja not_active Expired - Fee Related
Also Published As
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|---|---|
| JPH11307470A (ja) | 1999-11-05 |
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