JP3452123B2 - Ｓｏｉ基板の製造方法 - Google Patents
Ｓｏｉ基板の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、水素イオン注入技
術を用いて作製される絶縁膜上に半導体層を設けたＳＯ
Ｉ（Silicon On Insulator）基板の製造方法に関するも
のである。
術を用いて作製される絶縁膜上に半導体層を設けたＳＯ
Ｉ（Silicon On Insulator）基板の製造方法に関するも
のである。
【０００２】
【従来の技術】この種のＳＯＩ基板は将来の超高集積回
路（ＵＬＳＩ）基板として注目されてきている。このＳ
ＯＩ基板の製造方法には、シリコン基板同士を絶縁膜
を介して貼り合わせる方法、絶縁性基板又は絶縁性薄
膜を表面に有する基板の上にシリコン薄膜を堆積させる
方法、シリコン基板の内部に高濃度の酸素イオンを注
入した後、高温でアニール処理してこのシリコン基板表
面から所定の深さの領域に埋込みシリコン酸化層を形成
し、その表面側のＳｉ層を活性領域とするＳＩＭＯＸ法
などがある。また最近、半導体基板に水素イオン等の注
入を行った後に、この半導体基板をイオン注入面を重ね
合せ面として支持基板に重ね合せ、この積層体を５００
℃を越える温度に昇温して上記半導体基板を上記水素イ
オン等を注入した領域で支持基板から分離し、支持基板
の表面に半導体の薄膜を有する薄い半導体材料フィルム
の製造方法が提案されている（特開平５−２１１１２
８）。この方法では、イオンを半導体基板の内部に表面
から均一に注入できれば、均一な厚さの薄い半導体層を
有する半導体基板が得られる。また支持基板の表面に予
め酸化膜を設けておけば、この方法により支持基板とこ
の基板上に形成されて埋込み酸化膜として作用する酸化
膜とこの酸化膜上に形成された半導体層とを有するＳＯ
Ｉ基板を製造することができる。
路（ＵＬＳＩ）基板として注目されてきている。このＳ
ＯＩ基板の製造方法には、シリコン基板同士を絶縁膜
を介して貼り合わせる方法、絶縁性基板又は絶縁性薄
膜を表面に有する基板の上にシリコン薄膜を堆積させる
方法、シリコン基板の内部に高濃度の酸素イオンを注
入した後、高温でアニール処理してこのシリコン基板表
面から所定の深さの領域に埋込みシリコン酸化層を形成
し、その表面側のＳｉ層を活性領域とするＳＩＭＯＸ法
などがある。また最近、半導体基板に水素イオン等の注
入を行った後に、この半導体基板をイオン注入面を重ね
合せ面として支持基板に重ね合せ、この積層体を５００
℃を越える温度に昇温して上記半導体基板を上記水素イ
オン等を注入した領域で支持基板から分離し、支持基板
の表面に半導体の薄膜を有する薄い半導体材料フィルム
の製造方法が提案されている（特開平５−２１１１２
８）。この方法では、イオンを半導体基板の内部に表面
から均一に注入できれば、均一な厚さの薄い半導体層を
有する半導体基板が得られる。また支持基板の表面に予
め酸化膜を設けておけば、この方法により支持基板とこ
の基板上に形成されて埋込み酸化膜として作用する酸化
膜とこの酸化膜上に形成された半導体層とを有するＳＯ
Ｉ基板を製造することができる。
【０００３】
【発明が解決しようとする課題】しかし、上記酸化膜上
に形成された上記半導体層がデバイスプロセス中に重金
属不純物により汚染された場合には、埋込み酸化膜がゲ
ッタリング能力を有するゲッタリング層となって重金属
不純物を捕捉した後で、熱処理の進行に伴って結晶化し
た酸化層が一旦捕捉した重金属不純物を上記半導体層中
に放出し再分布を生じ易く、これに起因して半導体層の
汚染による品質劣化が生じる問題がある。本発明の目的
は、水素イオン注入技術を用いて作製される半導体層が
酸化膜を介して半導体基板上に重ね合わされているＳＯ
Ｉ基板において、大きなゲッタリング能力を有し半導体
層を重金属不純物で汚染させないＳＯＩ基板の製造方法
を提供することにある。
に形成された上記半導体層がデバイスプロセス中に重金
属不純物により汚染された場合には、埋込み酸化膜がゲ
ッタリング能力を有するゲッタリング層となって重金属
不純物を捕捉した後で、熱処理の進行に伴って結晶化し
た酸化層が一旦捕捉した重金属不純物を上記半導体層中
に放出し再分布を生じ易く、これに起因して半導体層の
汚染による品質劣化が生じる問題がある。本発明の目的
は、水素イオン注入技術を用いて作製される半導体層が
酸化膜を介して半導体基板上に重ね合わされているＳＯ
Ｉ基板において、大きなゲッタリング能力を有し半導体
層を重金属不純物で汚染させないＳＯＩ基板の製造方法
を提供することにある。
【０００４】
【課題を解決するための手段】請求項１に係る発明は、
図１に示すように、ｐ型の第１シリコン基板１１の表面
に酸化膜１２を形成する工程と、第１シリコン基板１１
の表面から水素イオンを注入して第１シリコン基板１１
内部に水素イオン注入領域１１ａを形成する工程と、支
持基板となるｐ型の第２シリコン基板１３の片面にｐ+
型又はｐ++型のポリシリコン層１４を形成する工程と、
第２シリコン基板１３のｐ+型又はｐ++型のポリシリコ
ン層１４上にｐ-型のポリシリコン層１６を形成する工
程と、このｐ-型のポリシリコン層１６を鏡面研磨する
工程と、酸化膜１２にｐ-型のポリシリコン層１６が密
着するように第１シリコン基板１１に第２シリコン基板
１３を重ね合わせて密着させる工程と、第１シリコン基
板１１を第２シリコン基板１３に密着させたまま所定の
温度で熱処理して第１シリコン基板１１を水素イオン注
入領域１１ａで第２シリコン基板１３から分離して第２
シリコン基板１３の表面にシリコン層１１ｂを形成する
工程と、表面にシリコン層１１ｂを有する第２シリコン
基板１３を更に熱処理する工程とを含むＳＯＩ基板の製
造方法である。図１に示すように、酸化膜１２の下側に
はこれに密着してｐ-型のポリシリコン層１６及びｐ+型
又はｐ++型のポリシリコン層１４が形成されているた
め、シリコン層１１ｂがデバイスプロセス中に重金属不
純物により汚染されても、ｐ-型のポリシリコン層１６
及びｐ+型又はｐ++型のポリシリコン層１４がゲッタリ
ング層として作用する。これはポリシリコン層における
シリコン粒界が重金属不純物をゲッタリングすることに
よるものである。また、ｐ+型又はｐ++型のポリシリコ
ン層では欠陥が発生しやすい。この欠陥によりゲッタリ
ング能力が高くなる。更にボロンは鉄等の重金属不純物
と安定な鉄−ボロン対を形成することから、ボロン濃度
の高いｐ+型又はｐ++型のポリシリコン層では、この点
からも重金属不純物に対するゲッタリング能力が高い。
即ち、シリコン層１１ｂ中の重金属不純物が酸化膜１２
を通過してｐ-型のポリシリコン層１６及びｐ+型又はｐ
++型のポリシリコン層１４に捕捉され、熱処理が進行し
てもシリコン層１１ｂは重金属不純物で汚染されない。
また酸化膜１２とｐ+型又はｐ++型のポリシリコン層１
４との間にはｐ-型のポリシリコン層１６が形成されて
いるため、このｐ-型のポリシリコン層１６の厚さをデ
バイス設計に合わせて変えることにより、シリコン層１
１ｂに形成された素子動作時における空乏層の広がりへ
の影響を抑制することができる。
図１に示すように、ｐ型の第１シリコン基板１１の表面
に酸化膜１２を形成する工程と、第１シリコン基板１１
の表面から水素イオンを注入して第１シリコン基板１１
内部に水素イオン注入領域１１ａを形成する工程と、支
持基板となるｐ型の第２シリコン基板１３の片面にｐ+
型又はｐ++型のポリシリコン層１４を形成する工程と、
第２シリコン基板１３のｐ+型又はｐ++型のポリシリコ
ン層１４上にｐ-型のポリシリコン層１６を形成する工
程と、このｐ-型のポリシリコン層１６を鏡面研磨する
工程と、酸化膜１２にｐ-型のポリシリコン層１６が密
着するように第１シリコン基板１１に第２シリコン基板
１３を重ね合わせて密着させる工程と、第１シリコン基
板１１を第２シリコン基板１３に密着させたまま所定の
温度で熱処理して第１シリコン基板１１を水素イオン注
入領域１１ａで第２シリコン基板１３から分離して第２
シリコン基板１３の表面にシリコン層１１ｂを形成する
工程と、表面にシリコン層１１ｂを有する第２シリコン
基板１３を更に熱処理する工程とを含むＳＯＩ基板の製
造方法である。図１に示すように、酸化膜１２の下側に
はこれに密着してｐ-型のポリシリコン層１６及びｐ+型
又はｐ++型のポリシリコン層１４が形成されているた
め、シリコン層１１ｂがデバイスプロセス中に重金属不
純物により汚染されても、ｐ-型のポリシリコン層１６
及びｐ+型又はｐ++型のポリシリコン層１４がゲッタリ
ング層として作用する。これはポリシリコン層における
シリコン粒界が重金属不純物をゲッタリングすることに
よるものである。また、ｐ+型又はｐ++型のポリシリコ
ン層では欠陥が発生しやすい。この欠陥によりゲッタリ
ング能力が高くなる。更にボロンは鉄等の重金属不純物
と安定な鉄−ボロン対を形成することから、ボロン濃度
の高いｐ+型又はｐ++型のポリシリコン層では、この点
からも重金属不純物に対するゲッタリング能力が高い。
即ち、シリコン層１１ｂ中の重金属不純物が酸化膜１２
を通過してｐ-型のポリシリコン層１６及びｐ+型又はｐ
++型のポリシリコン層１４に捕捉され、熱処理が進行し
てもシリコン層１１ｂは重金属不純物で汚染されない。
また酸化膜１２とｐ+型又はｐ++型のポリシリコン層１
４との間にはｐ-型のポリシリコン層１６が形成されて
いるため、このｐ-型のポリシリコン層１６の厚さをデ
バイス設計に合わせて変えることにより、シリコン層１
１ｂに形成された素子動作時における空乏層の広がりへ
の影響を抑制することができる。
【０００５】
【０００６】
請求項２に係る発明は、図２に示すよう
に、ｐ型の第１シリコン基板１１の表面に酸化膜１２を
形成する工程と、第１シリコン基板１１の表面から水素
イオンを注入して第１シリコン基板１１内部に水素イオ
ン注入領域１１ａを形成する工程と、支持基板となるｐ
型の第２シリコン基板１３の表面からリンをイオン注入
して第２シリコン基板１３内部にリン注入層１３ａを形
成する工程と、リン注入層１３ａを形成した第２シリコ
ン基板１３の表面にｐ-型のポリシリコン層１６を形成
する工程と、この前記ｐ-型のポリシリコン層１６鏡面
研磨する工程と、酸化膜１２に鏡面研磨したｐ-型のポ
リシリコン層１６が密着するように第１シリコン基板１
１に第２シリコン基板１３を重ね合わせて密着させる工
程と、第１シリコン基板１１を第２シリコン基板１３に
密着させたまま所定の温度で熱処理して第１シリコン基
板１１を水素イオン注入領域１１ａで第２シリコン基板
１３から分離して第２シリコン基板１３の表面にシリコ
ン層１１ｂを形成する工程と、表面にシリコン層１１ｂ
を有する第２シリコン基板１３を更に熱処理する工程と
を含むＳＯＩ基板の製造方法である。図２に示すよう
に、酸化膜１２の下側の第２シリコン基板１３の内部に
はリン注入層１３ａが形成されているため、シリコン層
１１ｂがデバイスプロセス中に重金属不純物により汚染
されても、Ｐ-型のポリシリコン層１６及びリン注入層
１３ａがゲッタリング層として作用する。即ちシリコン
層１１ｂ中の重金属不純物が酸化膜１２を通過してリン
注入層１３ａに捕捉され、熱処理が進行してもシリコン
層１１ｂは重金属不純物で汚染されない。また酸化膜１
２とリン注入層１３ａとの間にはｐ-型のポリシリコン
層１６が形成されているため、このｐ-型のポリシリコ
ン層１６の厚さをデバイス設計に合わせて変えることに
より、シリコン層１１ｂに形成された素子動作時におけ
る空乏層の広がりへの影響を抑制することができる。
に、ｐ型の第１シリコン基板１１の表面に酸化膜１２を
形成する工程と、第１シリコン基板１１の表面から水素
イオンを注入して第１シリコン基板１１内部に水素イオ
ン注入領域１１ａを形成する工程と、支持基板となるｐ
型の第２シリコン基板１３の表面からリンをイオン注入
して第２シリコン基板１３内部にリン注入層１３ａを形
成する工程と、リン注入層１３ａを形成した第２シリコ
ン基板１３の表面にｐ-型のポリシリコン層１６を形成
する工程と、この前記ｐ-型のポリシリコン層１６鏡面
研磨する工程と、酸化膜１２に鏡面研磨したｐ-型のポ
リシリコン層１６が密着するように第１シリコン基板１
１に第２シリコン基板１３を重ね合わせて密着させる工
程と、第１シリコン基板１１を第２シリコン基板１３に
密着させたまま所定の温度で熱処理して第１シリコン基
板１１を水素イオン注入領域１１ａで第２シリコン基板
１３から分離して第２シリコン基板１３の表面にシリコ
ン層１１ｂを形成する工程と、表面にシリコン層１１ｂ
を有する第２シリコン基板１３を更に熱処理する工程と
を含むＳＯＩ基板の製造方法である。図２に示すよう
に、酸化膜１２の下側の第２シリコン基板１３の内部に
はリン注入層１３ａが形成されているため、シリコン層
１１ｂがデバイスプロセス中に重金属不純物により汚染
されても、Ｐ-型のポリシリコン層１６及びリン注入層
１３ａがゲッタリング層として作用する。即ちシリコン
層１１ｂ中の重金属不純物が酸化膜１２を通過してリン
注入層１３ａに捕捉され、熱処理が進行してもシリコン
層１１ｂは重金属不純物で汚染されない。また酸化膜１
２とリン注入層１３ａとの間にはｐ-型のポリシリコン
層１６が形成されているため、このｐ-型のポリシリコ
ン層１６の厚さをデバイス設計に合わせて変えることに
より、シリコン層１１ｂに形成された素子動作時におけ
る空乏層の広がりへの影響を抑制することができる。
【０００７】
【発明の実施の形態】次に本発明の実施の形態を図面に
基づいて説明する。図１に示すように、本発明の第１の
実施形態のＳＯＩ基板を製造するには、先ずｐ型の第１
単結晶シリコン基板１１を用意する。この第１単結晶基
板１１はドーパントとしてボロン（Ｂ）を使用すること
により作製される。第１単結晶基板１１の表面に熱酸化
により絶縁層である酸化膜１２を形成する（図１
（ａ））。この酸化膜１２は０．１〜２μｍ、好ましく
は０．１〜０．５μｍの厚さになるように形成される。
次いで、酸化膜１２を有するｐ型単結晶基板１１の表面
から水素イオンを１〜１０×１０16／ｃｍ2のドーズ量
及び５０〜２００ｋｅＶの加速エネルギーでイオン注入
する。その結果、単結晶基板１１内部にイオン注入領域
１１ａが形成される（図１（ｂ））。次いで上記単結晶
基板１１と同一表面積を有し、支持基板となるｐ型の第
２単結晶シリコン基板１３を用意し、この第２単結晶基
板１３の表面にＣＶＤ法によりｐ+型又はｐ++型のポリ
シリコン層１４を形成する（図１（ｃ））。ｐ+型又は
ｐ++型のポリシリコン層１４はｐ型の第１単結晶基板１
１よりもドーパントであるボロンの濃度を高くして形成
される。このポリシリコン層１４は０．５〜３μｍ、好
ましくは０．５〜２μｍの厚さになるように形成され
る。次いでこのｐ+型又はｐ++型のポリシリコン層１４
上にｐ-型のポリシリコン層１６を形成する（図１
（ｄ））。このｐ-型のポリシリコン層１６は０．５〜
３μｍ、好ましくは０．５〜２μｍの厚さになるように
形成される。ｐ-型のポリシリコン層１６は、ｐ+型又は
ｐ++型のポリシリコン層１４よりもボロン濃度を低くし
て形成される。好ましくは、第１単結晶基板１１と同等
とする。次いで、ｐ-型ポリシリコン層１６を鏡面研磨
し平坦化する。次いで第１単結晶基板１１と第２単結晶
基板１３をそれぞれ洗浄した後、酸化膜１２にｐ-型の
ポリシリコン層１６が密着するように第１単結晶基板１
１に第２単結晶基板１３を重ね合わせて密着させる（図
１（ｅ））。次いで第１単結晶基板１１を第２単結晶基
板１３に密着させたまま窒素雰囲気中で５００〜８００
℃の範囲に昇温し、５〜３０分保持して薄膜分離熱処理
を行う。これにより第１単結晶基板１１が水素イオンの
注入ピーク位置に相当するイオン注入領域１１ａのとこ
ろで割れて上部の厚肉部１１ｃと下部の薄い半導体層１
１ｂに分離する（図１（ｆ））。次に温度を下げて厚肉
部１１ｃを取除く（図１（ｇ））。次いで表面にｐ+型
又はｐ++型のポリシリコン層１４、ｐ-型のポリシリコ
ン層１６、酸化膜１２及び半導体層１１ｂが順次積層さ
れた第２単結晶基板１３を酸素又は窒素雰囲気中におい
て９００〜１２００℃で３０〜１２０分間熱処理して、
半導体層１１ｂと第２単結晶基板１３とをｐ+型又はｐ
++型のポリシリコン層１４、ｐ-型のポリシリコン層１
６及び酸化膜１２を介して強固に貼り合わせる（図１
（ｈ））。最後に半導体層１１ｂの分離面及び厚肉部１
１ｃの分離面をそれぞれ研磨（タッチポリッシング）し
て平滑化する（図１（ｉ）及び図１（ｊ））。これによ
り第２単結晶基板１３はＳＯＩ基板となり、厚肉部１１
ｃは新たな半導体基板として再びＳＯＩ基板の製造に利
用できる。
基づいて説明する。図１に示すように、本発明の第１の
実施形態のＳＯＩ基板を製造するには、先ずｐ型の第１
単結晶シリコン基板１１を用意する。この第１単結晶基
板１１はドーパントとしてボロン（Ｂ）を使用すること
により作製される。第１単結晶基板１１の表面に熱酸化
により絶縁層である酸化膜１２を形成する（図１
（ａ））。この酸化膜１２は０．１〜２μｍ、好ましく
は０．１〜０．５μｍの厚さになるように形成される。
次いで、酸化膜１２を有するｐ型単結晶基板１１の表面
から水素イオンを１〜１０×１０16／ｃｍ2のドーズ量
及び５０〜２００ｋｅＶの加速エネルギーでイオン注入
する。その結果、単結晶基板１１内部にイオン注入領域
１１ａが形成される（図１（ｂ））。次いで上記単結晶
基板１１と同一表面積を有し、支持基板となるｐ型の第
２単結晶シリコン基板１３を用意し、この第２単結晶基
板１３の表面にＣＶＤ法によりｐ+型又はｐ++型のポリ
シリコン層１４を形成する（図１（ｃ））。ｐ+型又は
ｐ++型のポリシリコン層１４はｐ型の第１単結晶基板１
１よりもドーパントであるボロンの濃度を高くして形成
される。このポリシリコン層１４は０．５〜３μｍ、好
ましくは０．５〜２μｍの厚さになるように形成され
る。次いでこのｐ+型又はｐ++型のポリシリコン層１４
上にｐ-型のポリシリコン層１６を形成する（図１
（ｄ））。このｐ-型のポリシリコン層１６は０．５〜
３μｍ、好ましくは０．５〜２μｍの厚さになるように
形成される。ｐ-型のポリシリコン層１６は、ｐ+型又は
ｐ++型のポリシリコン層１４よりもボロン濃度を低くし
て形成される。好ましくは、第１単結晶基板１１と同等
とする。次いで、ｐ-型ポリシリコン層１６を鏡面研磨
し平坦化する。次いで第１単結晶基板１１と第２単結晶
基板１３をそれぞれ洗浄した後、酸化膜１２にｐ-型の
ポリシリコン層１６が密着するように第１単結晶基板１
１に第２単結晶基板１３を重ね合わせて密着させる（図
１（ｅ））。次いで第１単結晶基板１１を第２単結晶基
板１３に密着させたまま窒素雰囲気中で５００〜８００
℃の範囲に昇温し、５〜３０分保持して薄膜分離熱処理
を行う。これにより第１単結晶基板１１が水素イオンの
注入ピーク位置に相当するイオン注入領域１１ａのとこ
ろで割れて上部の厚肉部１１ｃと下部の薄い半導体層１
１ｂに分離する（図１（ｆ））。次に温度を下げて厚肉
部１１ｃを取除く（図１（ｇ））。次いで表面にｐ+型
又はｐ++型のポリシリコン層１４、ｐ-型のポリシリコ
ン層１６、酸化膜１２及び半導体層１１ｂが順次積層さ
れた第２単結晶基板１３を酸素又は窒素雰囲気中におい
て９００〜１２００℃で３０〜１２０分間熱処理して、
半導体層１１ｂと第２単結晶基板１３とをｐ+型又はｐ
++型のポリシリコン層１４、ｐ-型のポリシリコン層１
６及び酸化膜１２を介して強固に貼り合わせる（図１
（ｈ））。最後に半導体層１１ｂの分離面及び厚肉部１
１ｃの分離面をそれぞれ研磨（タッチポリッシング）し
て平滑化する（図１（ｉ）及び図１（ｊ））。これによ
り第２単結晶基板１３はＳＯＩ基板となり、厚肉部１１
ｃは新たな半導体基板として再びＳＯＩ基板の製造に利
用できる。
【０００８】
【０００９】
図２に示すように、本発明の第２の実施形
態のＳＯＩ基板を製造するには、図１に基づく第１形態
の場合と同じ工程を繰返して、ｐ型の第１単結晶シリコ
ン基板１１の表面に酸化膜１２を形成する（図２
（ａ））。次いで第１形態の場合と同様に酸化膜１２を
有する第１単結晶基板１１の表面から水素イオン注入し
て、基板１１内部にイオン注入領域１１ａを形成する
（図２（ｂ））。次いで第１単結晶シリコン基板１１と
同一表面積を有し、支持基板となるｐ型の第２単結晶シ
リコン基板１３を用意し、このｐ型の第２単結晶基板１
３の表面からリンをイオン注入して第２単結晶基板１３
内部にリン注入層１３ａを形成する（図２（ｃ））。次
いでリン注入層１３ａを形成した第２単結晶基板１３の
表面にｐ-型のポリシリコン層１６を形成する（図２
（ｄ））。このｐ-型のポリシリコン層１６は０．５〜
３μｍ、好ましくは０．５〜２μｍの厚さになるように
形成する。ｐ-型のポリシリコン層１６のボロン濃度は
第１単結晶基板１１と同等であることが好ましい。次い
で、ｐ-型のポリシリコン層１６を鏡面研磨し平坦化す
る。次いで第１単結晶基板１１と第２単結晶基板１３を
それぞれ洗浄した後、酸化膜１２にｐ-型のポリシリコ
ン層１６が密着するように第１単結晶基板１１に第２単
結晶基板１３を重ね合わせて密着させる（図２
（ｅ））。次いで第１単結晶基板１１を第２単結晶基板
１３に密着させたまま第１形態と同様の薄膜分離熱処理
を行う。これにより第１単結晶基板１１がイオン注入領
域１１ａのところで割れて上部の厚肉部１１ｃと下部の
薄い半導体層１１ｂに分離する（図２（ｆ））。次に温
度を下げて厚肉部１１ｃを取除き（図２（ｇ））、表面
にｐ-型ポリシリコン層１６、酸化膜１２及び半導体層
１１ｂが順次積層された第２単結晶基板１３を第１形態
の場合と同様に熱処理して半導体層１１ｂと第２単結晶
基板１３とを酸化膜１２及びｐ-型ポリシリコン層１６
を介して強固に貼り合わせる（図２（ｈ））。最後に半
導体層１１ｂの分離面及び厚肉部１１ｃの分離面をそれ
ぞれ研磨して平滑化する（図２（ｉ）及び図２
（ｊ））。これにより表面にｐ-型ポリシリコン層１
６、酸化膜１２及び半導体層１１ｂが順次積層された第
２単結晶基板１３からなるＳＯＩ基板を得る（図２
（ｉ））。
態のＳＯＩ基板を製造するには、図１に基づく第１形態
の場合と同じ工程を繰返して、ｐ型の第１単結晶シリコ
ン基板１１の表面に酸化膜１２を形成する（図２
（ａ））。次いで第１形態の場合と同様に酸化膜１２を
有する第１単結晶基板１１の表面から水素イオン注入し
て、基板１１内部にイオン注入領域１１ａを形成する
（図２（ｂ））。次いで第１単結晶シリコン基板１１と
同一表面積を有し、支持基板となるｐ型の第２単結晶シ
リコン基板１３を用意し、このｐ型の第２単結晶基板１
３の表面からリンをイオン注入して第２単結晶基板１３
内部にリン注入層１３ａを形成する（図２（ｃ））。次
いでリン注入層１３ａを形成した第２単結晶基板１３の
表面にｐ-型のポリシリコン層１６を形成する（図２
（ｄ））。このｐ-型のポリシリコン層１６は０．５〜
３μｍ、好ましくは０．５〜２μｍの厚さになるように
形成する。ｐ-型のポリシリコン層１６のボロン濃度は
第１単結晶基板１１と同等であることが好ましい。次い
で、ｐ-型のポリシリコン層１６を鏡面研磨し平坦化す
る。次いで第１単結晶基板１１と第２単結晶基板１３を
それぞれ洗浄した後、酸化膜１２にｐ-型のポリシリコ
ン層１６が密着するように第１単結晶基板１１に第２単
結晶基板１３を重ね合わせて密着させる（図２
（ｅ））。次いで第１単結晶基板１１を第２単結晶基板
１３に密着させたまま第１形態と同様の薄膜分離熱処理
を行う。これにより第１単結晶基板１１がイオン注入領
域１１ａのところで割れて上部の厚肉部１１ｃと下部の
薄い半導体層１１ｂに分離する（図２（ｆ））。次に温
度を下げて厚肉部１１ｃを取除き（図２（ｇ））、表面
にｐ-型ポリシリコン層１６、酸化膜１２及び半導体層
１１ｂが順次積層された第２単結晶基板１３を第１形態
の場合と同様に熱処理して半導体層１１ｂと第２単結晶
基板１３とを酸化膜１２及びｐ-型ポリシリコン層１６
を介して強固に貼り合わせる（図２（ｈ））。最後に半
導体層１１ｂの分離面及び厚肉部１１ｃの分離面をそれ
ぞれ研磨して平滑化する（図２（ｉ）及び図２
（ｊ））。これにより表面にｐ-型ポリシリコン層１
６、酸化膜１２及び半導体層１１ｂが順次積層された第
２単結晶基板１３からなるＳＯＩ基板を得る（図２
（ｉ））。
【００１０】
【実施例】次に本発明の具体的態様を示すために、本発
明の実施例を比較例とともに説明する。 ＜実施例１＞図１（ａ）に示すように、ｐ型単結晶シリ
コン基板１１の表面に熱酸化により厚さ４００ｎｍの酸
化膜１２を形成した。次いで単結晶シリコン基板１１に
７０ｋｅＶの電圧を印加して水素イオンを７×１０16／
ｃｍ2のドーズ量でイオン注入して単結晶基板１１内部
にイオン注入領域１１ａを形成した（図１（ｂ））。次
いで単結晶基板１１と同一表面積を有する支持基板とな
るｐ型の第２単結晶シリコン基板１３を用意し、この第
２単結晶基板１３の表面にＣＶＤ法により厚さ１μｍの
ｐ+型又はｐ++型のポリシリコン層１４を形成した（図
１（ｃ））。次いでこのｐ+型又はｐ++型のポリシリコ
ン層１４上に厚さ１μｍのｐ-型のポリシリコン層１６
を形成した（図１（ｄ））。次いで、ｐ-型のポリシリ
コン層１６を鏡面研磨し平坦化した。次いで第１単結晶
基板１１と第２単結晶基板１３をＳＣ１洗浄液でそれぞ
れ洗浄した後、酸化膜１２にｐ-型のポリシリコン層１
６が密着するように第１単結晶基板１１に第２単結晶基
板１３を重ね合わせて密着さた（図１（ｅ））。次いで
第１単結晶基板１１を第２単結晶基板１３に密着させた
まま窒素雰囲気中で６００℃の温度で３０分間熱処理を
行った。その結果、第１単結晶基板１１がイオン注入領
域１１ａのところで割れて上部の厚肉部１１ｃと下部の
薄い半導体層１１ｂに分離した（図１（ｆ））。次に温
度を下げて厚肉部１１ｃを取除き（図１（ｇ））、表面
にｐ+型又はｐ++型のポリシリコン層１４、ｐ-型のポリ
シリコン層１６、酸化膜１２及び半導体層１１ｂが順次
積層された第２単結晶基板１３を窒素雰囲気中において
１１００℃で２時間熱処理した（図１（ｈ））。最後に
半導体層１１ｂの分離面を研磨して平滑化して実施例１
のＳＯＩ基板を製造した（図１（ｉ））。
明の実施例を比較例とともに説明する。 ＜実施例１＞図１（ａ）に示すように、ｐ型単結晶シリ
コン基板１１の表面に熱酸化により厚さ４００ｎｍの酸
化膜１２を形成した。次いで単結晶シリコン基板１１に
７０ｋｅＶの電圧を印加して水素イオンを７×１０16／
ｃｍ2のドーズ量でイオン注入して単結晶基板１１内部
にイオン注入領域１１ａを形成した（図１（ｂ））。次
いで単結晶基板１１と同一表面積を有する支持基板とな
るｐ型の第２単結晶シリコン基板１３を用意し、この第
２単結晶基板１３の表面にＣＶＤ法により厚さ１μｍの
ｐ+型又はｐ++型のポリシリコン層１４を形成した（図
１（ｃ））。次いでこのｐ+型又はｐ++型のポリシリコ
ン層１４上に厚さ１μｍのｐ-型のポリシリコン層１６
を形成した（図１（ｄ））。次いで、ｐ-型のポリシリ
コン層１６を鏡面研磨し平坦化した。次いで第１単結晶
基板１１と第２単結晶基板１３をＳＣ１洗浄液でそれぞ
れ洗浄した後、酸化膜１２にｐ-型のポリシリコン層１
６が密着するように第１単結晶基板１１に第２単結晶基
板１３を重ね合わせて密着さた（図１（ｅ））。次いで
第１単結晶基板１１を第２単結晶基板１３に密着させた
まま窒素雰囲気中で６００℃の温度で３０分間熱処理を
行った。その結果、第１単結晶基板１１がイオン注入領
域１１ａのところで割れて上部の厚肉部１１ｃと下部の
薄い半導体層１１ｂに分離した（図１（ｆ））。次に温
度を下げて厚肉部１１ｃを取除き（図１（ｇ））、表面
にｐ+型又はｐ++型のポリシリコン層１４、ｐ-型のポリ
シリコン層１６、酸化膜１２及び半導体層１１ｂが順次
積層された第２単結晶基板１３を窒素雰囲気中において
１１００℃で２時間熱処理した（図１（ｈ））。最後に
半導体層１１ｂの分離面を研磨して平滑化して実施例１
のＳＯＩ基板を製造した（図１（ｉ））。
【００１１】
【００１２】
＜実施例２＞
図２（ａ）〜図２（ｂ）に示すように、実施例１と同じ
工程を繰返して、表面に厚さ４００ｎｍの酸化膜１２を
有するｐ型の第１単結晶シリコン基板１１の内部にイオ
ン注入領域１１ａを形成した。次いで第１単結晶シリコ
ン基板１１と同一表面積を有し、支持基板となるｐ型の
第２単結晶シリコン基板１３を用意し、このｐ型の第２
単結晶基板１３の表面からリンをイオン注入して第２単
結晶基板１３内部にリン注入層１３ａを形成した（図２
（ｃ））。次いでリン注入層１３ａを形成した第２単結
晶基板１３の表面に厚さ１μｍのｐ-型のポリシリコン
層１６を形成した（図２（ｄ））。次いで、ｐ - 型のポ
リシリコン層１６を鏡面研磨し平坦化した。次いで第１
単結晶基板１１と第２単結晶基板１３をＳＣ１洗浄液で
それぞれ洗浄した後、酸化膜１２にｐ-型のポリシリコ
ン層１６が密着するように第１単結晶基板１１に第２単
結晶シリコン基板１３を重ね合わせて密着させた（図２
（ｅ））。次いで第１単結晶基板１１を第２単結晶基板
１３に密着させたまま窒素雰囲気中で６００℃の温度で
３０分間熱処理を行った。その結果、第１単結晶基板１
１がイオン注入領域１１ａのところで割れて上部の厚肉
部１１ｃと下部の薄い半導体層１１ｂに分離した（図２
（ｆ））。次に温度を下げて厚肉部１１ｃを取除き（図
２（ｇ））、表面にｐ-型のポリシリコン層１６、酸化
膜１２及び半導体層１１ｂが順次積層された第２単結晶
基板１３を窒素雰囲気中において１１００℃で２時間熱
処理した（図２（ｈ））。最後に半導体層１１ｂの分離
面を研磨して平滑化して実施例２のＳＯＩ基板を製造し
た（図２（ｉ））。
工程を繰返して、表面に厚さ４００ｎｍの酸化膜１２を
有するｐ型の第１単結晶シリコン基板１１の内部にイオ
ン注入領域１１ａを形成した。次いで第１単結晶シリコ
ン基板１１と同一表面積を有し、支持基板となるｐ型の
第２単結晶シリコン基板１３を用意し、このｐ型の第２
単結晶基板１３の表面からリンをイオン注入して第２単
結晶基板１３内部にリン注入層１３ａを形成した（図２
（ｃ））。次いでリン注入層１３ａを形成した第２単結
晶基板１３の表面に厚さ１μｍのｐ-型のポリシリコン
層１６を形成した（図２（ｄ））。次いで、ｐ - 型のポ
リシリコン層１６を鏡面研磨し平坦化した。次いで第１
単結晶基板１１と第２単結晶基板１３をＳＣ１洗浄液で
それぞれ洗浄した後、酸化膜１２にｐ-型のポリシリコ
ン層１６が密着するように第１単結晶基板１１に第２単
結晶シリコン基板１３を重ね合わせて密着させた（図２
（ｅ））。次いで第１単結晶基板１１を第２単結晶基板
１３に密着させたまま窒素雰囲気中で６００℃の温度で
３０分間熱処理を行った。その結果、第１単結晶基板１
１がイオン注入領域１１ａのところで割れて上部の厚肉
部１１ｃと下部の薄い半導体層１１ｂに分離した（図２
（ｆ））。次に温度を下げて厚肉部１１ｃを取除き（図
２（ｇ））、表面にｐ-型のポリシリコン層１６、酸化
膜１２及び半導体層１１ｂが順次積層された第２単結晶
基板１３を窒素雰囲気中において１１００℃で２時間熱
処理した（図２（ｈ））。最後に半導体層１１ｂの分離
面を研磨して平滑化して実施例２のＳＯＩ基板を製造し
た（図２（ｉ））。
【００１３】＜比較例１＞支持基板となるｐ型の第２単
結晶シリコン基板１３の表面にｐ+型又はｐ++型のポリ
シリコン層１４及びｐ-型のポリシリコン層１６を形成
しなかったことを除いては実質的に実施例１の方法を繰
返して比較例１のＳＯＩ基板を製造した。
結晶シリコン基板１３の表面にｐ+型又はｐ++型のポリ
シリコン層１４及びｐ-型のポリシリコン層１６を形成
しなかったことを除いては実質的に実施例１の方法を繰
返して比較例１のＳＯＩ基板を製造した。
【００１４】
＜比較評価＞
実施例１、実施例２及び比較例１のそれぞれのＳＯＩ基
板において、１０００ｐｐｍの銅標準液を用いてスピン
コート法によりその基板表面を強制的に汚染し、窒素雰
囲気中で９００℃、１時間の熱処理を行った後、半導体
層１１ｂにおける銅濃度（atoms／ｃｍ3）を原子吸光法
により調べた。その結果を図３に示す。
板において、１０００ｐｐｍの銅標準液を用いてスピン
コート法によりその基板表面を強制的に汚染し、窒素雰
囲気中で９００℃、１時間の熱処理を行った後、半導体
層１１ｂにおける銅濃度（atoms／ｃｍ3）を原子吸光法
により調べた。その結果を図３に示す。
【００１５】
図３から明らかなように実施例１及び２の
ＳＯＩ層中の銅濃度（atoms／ｃｍ3）は比較例１に比べ
低い。これは実施例１及び２のＳＯＩ基板が大きなゲッ
タリング能力を有するため、比較例１のＳＯＩ基板に比
べ半導体層１１ｂが重金属不純物で汚染され難いことを
示している。
ＳＯＩ層中の銅濃度（atoms／ｃｍ3）は比較例１に比べ
低い。これは実施例１及び２のＳＯＩ基板が大きなゲッ
タリング能力を有するため、比較例１のＳＯＩ基板に比
べ半導体層１１ｂが重金属不純物で汚染され難いことを
示している。
【００１６】
【発明の効果】以上述べたように、本発明によれば、半
導体層が酸化膜を介して半導体基板上に重ね合わされて
いるＳＯＩ基板において、半導体基板となるｐ型の単結
晶シリコン基板の片面にｐ+型又はｐ++型のポリシリコ
ン層を形成し、このポリシリコン層上にｐ-型のポリシ
リコン層を形成するか、又は上記リン注入層が形成され
た支持基板の表面にｐ-型のポリシリコン層を形成する
ようにしたから、上記半導体層がデバイスプロセス中に
重金属不純物により汚染されても、上記ｐ-及びｐ+型又
はｐ++型のポリシリコン層又は上記リン注入層がゲッタ
リング層として作用して上記半導体層中の重金属不純物
を捕捉し、その結果、熱処理が進行しても上記シリコン
層が重金属不純物で汚染されず、ＳＯＩ基板の品質劣化
を防止できる。
導体層が酸化膜を介して半導体基板上に重ね合わされて
いるＳＯＩ基板において、半導体基板となるｐ型の単結
晶シリコン基板の片面にｐ+型又はｐ++型のポリシリコ
ン層を形成し、このポリシリコン層上にｐ-型のポリシ
リコン層を形成するか、又は上記リン注入層が形成され
た支持基板の表面にｐ-型のポリシリコン層を形成する
ようにしたから、上記半導体層がデバイスプロセス中に
重金属不純物により汚染されても、上記ｐ-及びｐ+型又
はｐ++型のポリシリコン層又は上記リン注入層がゲッタ
リング層として作用して上記半導体層中の重金属不純物
を捕捉し、その結果、熱処理が進行しても上記シリコン
層が重金属不純物で汚染されず、ＳＯＩ基板の品質劣化
を防止できる。
【図１】本発明の実施形態の第１のＳＯＩ基板の製造方
法を工程順に示す図。
法を工程順に示す図。
【図２】本発明の実施形態の第２のＳＯＩ基板の製造方
法を工程順に示す図。
法を工程順に示す図。
【図３】実施例１及び２及び比較例１のＳＯＩ基板にお
いて、半導体層１１ｂ中の銅濃度を示す図。
いて、半導体層１１ｂ中の銅濃度を示す図。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平５−211128（ＪＰ，Ａ)
特開 平９−162090（ＪＰ，Ａ)
特開 平９−237884（ＪＰ，Ａ)
特開 平６−163862（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/265
H01L 21/322
H01L 21/762
H01L 27/12
Claims (2)
- 【請求項１】 ｐ型の第１シリコン基板(11)の表面に酸
化膜(12)を形成する工程と、 前記第１シリコン基板(11)の表面から水素イオンを注入
して前記第１シリコン基板(11)内部に水素イオン注入領
域(11a)を形成する工程と、 支持基板となるｐ型の第２シリコン基板(13)の片面にｐ
+型又はｐ++型のポリシリコン層(14)を形成する工程
と、 前記第２シリコン基板(13)のｐ+型又はｐ++型のポリシ
リコン層(14)上にｐ-型のポリシリコン層(16)を形成す
る工程と、 前記ｐ-型のポリシリコン層(16)鏡面研磨する工程と、 前記酸化膜(12)に鏡面研磨した前記ｐ-型のポリシリコ
ン層(16)が密着するように前記第１シリコン基板(11)に
前記第２シリコン基板(13)を重ね合わせて密着させる工
程と、 前記第１シリコン基板(11)を第２シリコン基板(13)に密
着させたまま所定の温度で熱処理して前記第１シリコン
基板(11)を前記水素イオン注入領域(11a)で前記第２シ
リコン基板(13)から分離して前記第２シリコン基板(13)
の表面にシリコン層(11b)を形成する工程と、 表面にシリコン層(11b)を有する前記第２シリコン基板
(13)を更に熱処理する工程とを含むＳＯＩ基板の製造方
法。 - 【請求項２】 ｐ型の第１シリコン基板(11)の表面に酸
化膜(12)を形成する工程と、 前記第１シリコン基板(11)の表面から水素イオンを注入
して前記第１シリコン基板(11)内部に水素イオン注入領
域(11a)を形成する工程と、 支持基板となるｐ型の第２シリコン基板(13)の表面から
リンをイオン注入して前記第２シリコン基板(13)内部に
リン注入層(13a)を形成する工程と、 前記リン注入層(13a)を形成した第２シリコン基板(13)
の表面にｐ-型のポリシリコン層(16)を形成する工程
と、 前記ｐ-型のポリシリコン層(16)鏡面研磨する工程と、 前記酸化膜(12)に鏡面研磨した前記ｐ-型のポリシリコ
ン層(16)が密着するように前記第１シリコン基板(11)に
前記第２シリコン基板(13)を重ね合わせて密着させる工
程と、 前記第１シリコン基板(11)を第２シリコン基板(13)に密
着させたまま所定の温度で熱処理して前記第１シリコン
基板(11)を前記水素イオン注入領域(11a)で前記第２シ
リコン基板(13)から分離して前記第２シリコン基板(13)
の表面にシリコン層(11b)を形成する工程と、 表面にシリコン層(11b)を有する前記第２シリコン基板
(13)を更に熱処理する工程とを含むＳＯＩ基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11159698A JP3452123B2 (ja) | 1998-04-22 | 1998-04-22 | Ｓｏｉ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11159698A JP3452123B2 (ja) | 1998-04-22 | 1998-04-22 | Ｓｏｉ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11307471A JPH11307471A (ja) | 1999-11-05 |
| JP3452123B2 true JP3452123B2 (ja) | 2003-09-29 |
Family
ID=14565373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11159698A Expired - Fee Related JP3452123B2 (ja) | 1998-04-22 | 1998-04-22 | Ｓｏｉ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3452123B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100571572B1 (ko) * | 2000-09-06 | 2006-04-14 | 주식회사 실트론 | 금속 불순물 제거 능력을 향상시킨 접합 에스오아이웨이퍼 제조 방법 |
| JP4525892B2 (ja) * | 2003-08-18 | 2010-08-18 | 信越半導体株式会社 | Ｓｏｉウェーハの製造方法 |
| JP4730581B2 (ja) * | 2004-06-17 | 2011-07-20 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
| US7923353B2 (en) * | 2006-03-27 | 2011-04-12 | Okmetic Oyj | Gettering method and a wafer using the same |
| JP5183958B2 (ja) * | 2006-04-24 | 2013-04-17 | 信越半導体株式会社 | Ｓｏｉウエーハの製造方法 |
| JP6070487B2 (ja) * | 2013-09-04 | 2017-02-01 | 信越半導体株式会社 | Ｓｏｉウェーハの製造方法、ｓｏｉウェーハ、及び半導体デバイス |
-
1998
- 1998-04-22 JP JP11159698A patent/JP3452123B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11307471A (ja) | 1999-11-05 |
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