JPH10335254A - 半導体基板の製造方法 - Google Patents

半導体基板の製造方法

Info

Publication number
JPH10335254A
JPH10335254A JP13989097A JP13989097A JPH10335254A JP H10335254 A JPH10335254 A JP H10335254A JP 13989097 A JP13989097 A JP 13989097A JP 13989097 A JP13989097 A JP 13989097A JP H10335254 A JPH10335254 A JP H10335254A
Authority
JP
Japan
Prior art keywords
substrate
layer
polishing
manufacturing
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP13989097A
Other languages
English (en)
Inventor
Shoichi Yamauchi
庄一 山内
Masaki Matsui
正樹 松井
Hisazumi Oshima
大島  久純
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP13989097A priority Critical patent/JPH10335254A/ja
Priority to US09/066,971 priority patent/US6191007B1/en
Publication of JPH10335254A publication Critical patent/JPH10335254A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Element Separation (AREA)

Abstract

(57)【要約】 【課題】 剥離形成するSOI基板で、パターン構造形
成の処理を高温まで可能にする。簡単に厚い半導体層を
得られるようにする。 【解決手段】 単結晶シリコン基板15に酸素イオンを
所定エネルギで加速注入し酸素偏析層16を形成する。
ベースシリコン基板12を貼り合わせ、高温熱処理を行
ない、酸素偏析層16に酸化物の析出,積層欠陥,転移
などにより欠陥層を形成して剥離する。ベースシリコン
基板12上に酸化膜13を介して単結晶シリコン膜14
が形成される。単結晶シリコン膜14の下地にパターン
構造を形成する場合の熱処理温度を水素イオン注入のも
のよりも高温にできる。単結晶シリコン基板として初期
酸素濃度が高いものを用いると、高温熱処理をすること
により表層から10μm以上深い領域に酸素偏析層を形
成することができ、単結晶シリコン膜を厚く形成するこ
とができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、支持基板上に絶縁
膜を介して素子形成用の半導体層を設けてなる半導体基
板の製造方法に関する。
【0002】
【発明が解決しようとする課題】基板上に絶縁膜を介し
て素子形成用の単結晶の半導体層を形成してなる半導体
基板としては、例えば、半導体層として単結晶シリコン
を設ける構成のSOI(Silicon On Insulator)基板が
ある。これは、基板となるシリコン基板上に酸化膜が形
成され、その上に単結晶シリコン膜が形成された構造を
有するもので、このような半導体基板を用いることによ
り、基板との絶縁分離工程を別途に実施する必要がなく
なり、分離性能が良く、高い集積度で単結晶シリコン膜
に素子を形成して集積回路を作り込むことができるもの
である。
【0003】この場合、SOI基板に設けている単結晶
シリコン膜の製造方法としては、従来より種々の方法が
あるが、その中で以下の3段階の工程を経て製造するよ
うにした半導体薄膜製造技術が特開平5−211128
に開示されている。以下に、その製造方法について図1
7を用いて説明する。
【0004】まず、第1段階として、半導体基板1中へ
水素ガスもしくは希ガスをイオン化して所定の注入エネ
ルギーで加速して注入することにより(図17(a)参
照)、半導体基板1の表面から所定深さに注入イオンが
分布するようにしてイオン注入領域2を形成する。次
に、第2段階として、この半導体基板1のイオン注入を
した側の面1aに、少なくとも1つの剛性材料から形成
された支持基板3を貼り合わせ法などにより結合させる
(同図(b)参照)。この場合の支持基板3は半導体製
の基板を用いることが可能で最終的にSOI基板を形成
させるという点では、酸化膜のような絶縁膜4を成膜さ
せた状態としておくことが望ましい。
【0005】次に、第3段階として、半導体基板1およ
び支持基板4を結合させた状態で熱処理を施すことによ
り、イオン注入領域2に形成されるマイクロボイド(微
小気泡)部分Pを境界として半導体基板1と薄膜部分が
分離するように剥離し、支持基板3上に絶縁膜4を介し
て単結晶シリコン膜5が接着された構造のSOI基板6
が形成される(同図(c)参照)。
【0006】実際には、この剥離された面には数nm程
度の凹凸が存在するため、この剥離面Pに研磨処理およ
びエッチング処理などを施して単結晶シリコン膜5を平
坦に仕上げると共に所定膜厚(例えば0.1μm)に調
整してSOI基板6として形成されるものである(同図
(d)参照)。
【0007】ところで、上述した技術においては、半導
体基板1上の薄膜としての単結晶シリコン膜5を分離す
るためのイオン注入領域2は、注入イオンである水素イ
オンが半導体基板1中から脱離する際に生じる現象を得
るために設けたもので、水素の脱離温度程度である60
0℃以上で注入層付近に形成された欠陥層の部分で半導
体基板1から薄膜部分が剥離する。
【0008】しかしながら、イオン注入後、基板表面に
成膜工程、エッチング工程等でパターン構造を形成する
ために高温処理工程を行った場合には、前記高温処理工
程でイオン注入領域2の注入イオンが脱離することによ
り欠陥層に変化してしまい、所望のパターン構造を形成
する過程で剥離現象が生じてしまう場合があり、パター
ン構造を形成することができなくなる不具合がある。
【0009】また、上述した技術においては、半導体基
板1内に形成したイオン注入領域2部分で欠陥層を形成
して剥離を行なう原理であるから、形成しようとする単
結晶シリコン膜5の厚さ寸法は、イオン注入領域の深さ
を制御するためのイオン注入エネルギーのレベルにより
設定することになる。しかし、この場合において、例え
ば単結晶シリコン膜5を10μm程度の比較的厚い層と
して形成する場合には、注入すべき水素イオンの加速エ
ネルギーとしては、1MeVを超える高レベルの加速エ
ネルギーが必要となる。
【0010】したがって、現実的にはこのようなイオン
注入を行うには、高エネルギーイオン注入装置が必要と
なり装置が高価なものになると共に、既存の高エネルギ
ーイオン注入装置による高ドーズ(1×1016/cm2
以上)注入を行なうためには長時間の注入時間を有する
ためスループットに問題があるなどの点で、汎用的な技
術としての成立性に問題が生じてくる。
【0011】本発明は、上記事情に鑑みてなされたもの
で、その第1の目的は、半導体層用基板上に高温で成膜
工程、エッチング工程等によりパターン構造を形成する
必要がある場合においても、前記パターン構造の全体も
しくは一部の薄膜を所望の膜厚で剥離させ支持基板に接
合させることでSOI基板のような半導体基板を形成す
ることを可能にする半導体基板の製造方法を提供するこ
とにある。
【0012】また、本発明の第2の目的は、剥離用の欠
陥層を形成する場合のイオン注入工程を行なうことによ
る半導体層の形成条件の制約を受けないで厚膜の半導体
層を有するSOI基板のような半導体基板を形成するこ
とができるようにした半導体基板の製造方法を提供する
ことにある。
【0013】
【課題を解決するための手段】請求項1の発明によれ
ば、半導体層(14,23,27,31,35,38)
を形成する半導体層用基板(15,24,32,36)
として、内部に酸素偏析層(16,25,33)が設け
られたものを用い、貼り合わせ工程(P4,T3)にて
これを支持基板(12,18)に貼り合わせ、熱処理を
行なって酸素偏析層(16,25,33)により形成さ
れる剥離用欠陥層部分で半導体層用基板(15,24,
32,36)を剥離し、この剥離面を研磨して半導体基
板(11,17,26,30,34,37)を得る。
【0014】このとき、半導体層用基板(15,24,
32,36)には、酸素偏析層(16,25,33)が
形成されるように内部に酸素を導入しているので、熱処
理温度を高温度で行なうことにより酸化物の析出やそれ
によって発生する積層欠陥や転移等が偏析した欠陥層を
形成して剥離を行なわせることができ、したがって、途
中工程では、欠陥層となって剥離が発生する温度よりも
低い温度であればある程度の加工処理を行なうことがで
きるようになる。換言すれば、酸素を導入した状態で加
工工程を実施することができるようになる。
【0015】また、酸素を内部に導入しているので、そ
の酸素偏析層(16,25,33)により、熱処理の過
程で半導体層用基板(15,24,32,26)の内部
に含まれる重金属不純物のゲッタリング作用を利用して
半導体層(14,23,27,31,35,38)に含
まれる重金属不純物を低濃度の良質なものとして形成す
ることができるようになる。
【0016】請求項2の発明によれば、半導体層用基板
(15,24)に対して、酸素イオンを注入することに
より酸素偏析層(16,25)を形成するので、その形
成深さをイオン注入時の加速エネルギーの設定により制
御することができるようになる。また、前述のように酸
素偏析層(16,25)を設けた状態で他の加工工程を
実施することができるので、それらの加工工程に先だっ
てイオン注入工程(P1)を実施することができ、これ
によって、半導体層用基板(15,24)の内部の所定
深さに段差を生ずることなく酸素偏析層(16,25)
を平坦な状態に設けることができるようになる。また、
剥離後の半導体層用基板(15,24)の残りは、再び
半導体層用基板(15,24)として使用することがで
きる。
【0017】請求項3の発明によれば、半導体層用基板
(32,36)として初期酸素濃度が高いシリコン基板
を用いて熱処理により形成される酸素偏析層(33)を
利用するので、イオン注入工程などを実施する必要がな
く、通常の加工工程を経て最終段階で剥離用の熱処理を
行なうことで、酸素偏析層(33)によるゲッタリング
作用を利用しながら半導体層(31,35,38)を残
すように形成することができる。
【0018】そして、このような初期酸素濃度が高いシ
リコン基板を用いることにより、剥離時の酸素偏析層
(33)が半導体層用基板(32,36)の表面から1
0μm〜数十μm程度内部の領域に形成されるので、こ
れを剥離することにより10μm以上で数十μm程度の
厚い半導体層(31,35,38)を支持基板(12,
18)上に形成することができる。これにより、厚い半
導体層(31,35,38)を必要とするパワー素子
や、マイクロアクチュエータなどの素子の作成に適した
半導体基板(30,34,37)を高エネルギーでのイ
オン注入工程を不要として簡単且つ安価に得ることがで
きるようになる。
【0019】請求項4ないし6の発明によれば、半導体
層用基板(24,36)内部に酸素偏析層(25,3
3)を設けた状態として、剥離を行なうための熱処理温
度を高めているので、表面に段差を有するパターン構造
(22,29)や膜質の異なる領域を選択的に設けるパ
ターン構造(22,29)を形成する際に成膜温度を比
較的高くすることができる。
【0020】請求項7の発明によれば、パターン構造
(22,29)を形成した状態では、半導体層用基板
(24,36)の表面に多結晶シリコン膜,アモルファ
スシリコン膜あるいは酸化シリコン膜等の平坦化処理用
膜(19)を形成すると共にその表面を研磨処理を行な
って平坦化するようにした平坦化処理工程(P3,T
2)を設けたので、パターン構造(22,29)を形成
したことにより発生している段差を解消して平坦化させ
ることができ、これによって、ベース基板(12,1
8)を貼り合わせることを容易にすることができるよう
になる。
【0021】請求項8の発明によれば、パターン構造形
成工程(P2,T1)において、剥離面研磨工程(P
6,T5)で研磨終了を検知するための研磨ストッパ
(28)を有するパターン構造(22,29)を半導体
層用基板(24,36)に形成する処理工程を含んでい
るので、剥離面研磨工程(P6,T5)を実施して半導
体層(27,38)を所定厚さ寸法まで研磨したときに
確実に終了することができ、これによって、精度良く半
導体層(27,38)を形成することができるようにな
る。
【0022】請求項9の発明によれば、研磨ストッパ
(28)を半導体層(27,38)に対して研磨速度が
異なる材質で形成して、剥離面研磨工程(P6,T5)
における研磨中に発熱量が変化させるので、これによっ
て研磨終了を検知することができるようになり、精度良
く半導体層(27,38)を形成することができるよう
になる。また、請求項10の発明では、研磨ストッパ
(28)を、半導体層用基板(24,36)に対する研
磨速度よりも遅い研磨速度の材料例えば酸化膜や窒化膜
等のような材料により形成したので、研磨中に発熱量の
変化が増大したことをもって確実に研磨終了を検知する
ことができる。
【0023】
【発明の実施の形態】
(第1の実施形態)以下、本発明の第1の実施形態につ
いて図1を参照して説明する。図1は、本発明における
半導体基板であるSOI基板11を製造する場合の基本
的な製造工程を示すもので、この場合においては、SO
I基板11は、同図(d)にも示しているように、支持
基板としてのベースシリコン基板12に絶縁膜としての
酸化膜13を介して半導体層としての単結晶シリコン膜
14が配設された構成のもので、この単結晶シリコン膜
14はパターン構造を有するものではなく、一様な構造
の膜として形成されるものである。
【0024】すなわち、まず、イオン注入工程では、半
導体層用基板である単結晶シリコン基板15に酸素イオ
ンを所定エネルギーで加速して注入する。これにより、
単結晶シリコン基板15の表面から所定深さに酸素偏析
層16が形成される(同図(a)参照)。そして、酸素
偏析層16よりも表面側の層15aは、後の工程を経る
ことにより単結晶シリコン膜14として形成されること
になる。
【0025】次に、貼り合わせ工程にて、支持基板とし
てのシリコンベース基板12を単結晶シリコン基板15
に貼り合わせを行なう。この場合、シリコンベース基板
12の貼り合わせる側の表面には、あらかじめ酸化膜1
3を形成しておく。また、この貼り合わせに当たって
は、例えば、600℃以下の低温で貼り合わせ熱処理を
行なう。
【0026】この後、剥離工程では、シリコンベース基
板12と単結晶シリコン基板15とを貼り合わせた状態
のものを、例えば1000℃〜1100℃程度の高温で
長時間の熱処理を行なう。これにより、酸素偏析層16
においては、酸化シリコンの析出物やそれによって発生
する積層欠陥や転移などが偏析した欠陥層を形成するよ
うになる。
【0027】そして、この後、欠陥層部分で単結晶シリ
コン基板15が剥離し、シリコンベース基板12側には
単結晶シリコン基板15の表層部分15aが単結晶シリ
コン膜14として設けられた状態に残るようになる。こ
の場合、酸素偏析層16により形成される欠陥層は、単
結晶シリコン基板15内の所定深さに均一に形成されし
かも非常に薄い領域に形成されるので、剥離した跡に残
る単結晶シリコン膜14は均一な厚さで平坦に形成され
る。
【0028】なお、上述の剥離工程の熱処理では、酸化
シリコン析出物に起因した欠陥層が重金属不純物をゲッ
タリングする作用を合わせもつので、単結晶シリコン基
板15内に分布していた重金属不純物を欠陥層にゲッタ
リングさせて剥離して形成した単結晶シリコン膜14の
重金属不純物濃度を低くした良質の状態に形成すること
ができるようになる。
【0029】続く剥離面研磨工程では、上述の剥離工程
で得られた剥離面Pに残る僅かな凹凸を研磨処理により
さらに平坦にすると共に平滑な状態にする。これによっ
て、シリコンベース基板12上に酸化膜13を介して単
結晶シリコン膜14を均一の厚さで且つ重金属不純物濃
度が低減された状態に形成することができるようにな
る。
【0030】このような第1の実施形態によれば、単結
晶シリコン基板15に酸素イオンを注入して酸素偏析層
16を形成し、この後、ベースシリコン基板12と張り
合わせた状態で高温熱処理を行なって剥離を行なうの
で、単結晶シリコン膜14を均一な薄膜として得ること
ができると共に、酸素偏析層16に形成される欠陥層の
ゲッタリング作用により重金属不純物濃度を低減するこ
とができるようになる。また、酸素イオンを注入して剥
離用の欠陥層を形成するので、剥離工程の前に他の加工
工程を実施する場合でも、その時の熱処理温度を水素な
どのイオンを注入して欠陥層を形成する場合に比べて高
温で熱処理を行なうことができる。
【0031】(第2の実施形態)図2ないし図5は本発
明の第2の実施形態を示すもので、以下に詳細に説明す
る。なお、この実施形態では、第1の実施形態の製造方
法を基本として、これにパターン形成工程P2および平
坦化処理工程P3を付加した製造工程を経て半導体基板
としてのSOI基板17を形成するものである。
【0032】図2はSOI基板17の全体構成の断面を
模式的に示すもので、その構造は、ベース基板としての
ベースシリコン基板18上に多結晶シリコン膜,アモル
ファスシリコン膜あるいは酸化シリコン膜などの平坦化
処理用膜19が形成され、この上に酸化シリコンなどの
絶縁膜20および多結晶シリコン膜21などからなるパ
ターン構造22が形成され、さらに、その上に素子形成
用の半導体層としての単結晶シリコン膜23が形成され
ている。
【0033】この場合、本実施形態におけるSOI基板
17は、例えば、単結晶シリコン膜23中に素子形成工
程を経てFETなどの素子が形成されたときに、そのF
ETのゲート電極に対して、パターン構造22の絶縁膜
20中に埋込形成された多結晶シリコン膜21がバック
ゲートとして使用されるような構造の素子を形成するの
に適したもので、このような用途以外にも種々の素子を
形成するのに用いることができるものである。
【0034】次に、上記構成のSOI基板17を製造す
る方法について図3ないし図5を参照して説明する。図
3はSOI基板17を製造する場合の全体の工程の流れ
を概略的に示しており、イオン注入工程P1,パターン
構造形成工程P2,平坦化処理工程P3,張り合わせ工
程P4,剥離工程P5および剥離面研磨工程P6の順に
加工工程が進められる。
【0035】まず、イオン注入工程P1では、半導体層
としての単結晶シリコン膜23を形成するための半導体
層用基板である単結晶シリコン基板24に対して、その
表面に絶縁膜としての酸化膜20aを均一な膜厚(膜厚
は、例えば0.1μm)で付着させた状態とし、その表
面から所定のエネルギーで加速した酸素イオンを所定の
ドーズ量で注入する。これにより、単結晶シリコン基板
24の所定深さに酸素偏析層25が形成される(図4
(a)参照)。
【0036】続いて、パターン構造形成工程P2では、
単結晶シリコン基板24のイオン注入を行なった側の面
にパターン構造22を形成する。酸化膜20a上に、C
VD法などにより多結晶シリコンを堆積させてフォトリ
ソグラフィ処理を経てエッチング等によりパターニング
して多結晶シリコン膜21(膜厚は、例えば0.35μ
m)を形成し、さらに酸化膜20b(膜厚は、例えば
0.1μm)をCVD法などにより堆積させて、パター
ン構造22を形成する(図4(b)参照)。
【0037】さて、上述した熱酸化工程、CVDによる
膜堆積工程で単結晶シリコン基板24は熱処理されるこ
とになるが、そのときの熱処理温度はイオン注入により
注入された酸素偏析層25の部分で剥離が生ずる温度よ
りも低く設定されているので剥離は起こらないが、イオ
ン注入の段階で広い幅領域にわたって形成されていた酸
素偏析層25は、この低温の熱処理によって、低濃度領
域では欠陥が消滅して結晶性が回復し、高濃度領域に欠
陥層は集中するように変化する。
【0038】次に、このパターン構造22を有する単結
晶シリコン基板24を、ベースシリコン基板18に貼り
合わせるために表面を平坦にする必要がある。そこで、
平坦化処理工程P3として、単結晶シリコン基板24の
表面上にシリコン系のガスソースを用いたCVD法もし
くはシリコンターゲットをスパッタリングもしくは加熱
蒸着等のPVD法により多結晶シリコンもしくはアモル
ファスシリコン、酸化シリコン等の平坦化処理用膜19
を所定膜厚(膜厚は例えば5〜10μm程度)で堆積す
る(図4(c)参照)。
【0039】上述の場合に、多結晶シリコンもしくはア
モルファスシリコン、酸化シリコン層等の平坦化処理用
膜19の堆積においては酸素偏析層25での剥離の発生
を防ぐため単結晶シリコン基板24の加熱温度は600
℃以下の低温で行う必要がある。そして、この工程にお
いても、熱処理を経ることにより、欠陥層がさらに狭い
領域に集中するようになる。次に、ベースシリコン基板
18との貼り合わせ用に成膜した平坦化処理用膜19を
研磨し(例えば膜厚2〜3μm程度まで研磨する)下地
のパターン構造22に起因する表面段差をなくすと共
に、表面の面粗度も向上させる(図5(a)参照)。
【0040】次に、貼り合わせ工程P4では、単結晶シ
リコン基板24の研磨面とベースシリコン基板18を貼
り合わせた上で、接合用の熱処理を行う。ここで、ベー
スシリコン基板18は少なくとも貼り合わせる面が鏡面
研磨されている。また、ベースシリコン基板18の貼り
合わせる面に酸化膜を形成した状態で使用することもで
きる。
【0041】そして、貼り合わせに際しては、例えば、
硫酸(HSO)と過酸化水素水(H)の混合
液(HSO:H=4:1)による洗浄及び純
水洗浄を順次施した後、スピン乾燥で基板表面に吸着す
る水分量を制御して、単結晶シリコン基板24とベース
シリコン基板18との貼り合わせ面を密着させる。これ
により、2枚のシリコン基板24,18はそれぞれの表
面に形成されたシラノール基、及び表面に吸着した水分
子の水素結合によって接着される。
【0042】この後、剥離工程P5では、貼り合わせた
2枚のシリコン基板24,18を、窒素雰囲気中あるい
は酸素雰囲気中で、例えば1100℃で1時間程度の熱
処理を行うことで貼り合わせ面で脱水縮合反応を生じさ
せ、2枚のシリコン基板24,18を直接接合させて一
体化させる。この接合工程の高温熱処理においては、単
結晶シリコン基板24中に含まれる重金属不純物が酸素
偏析層25によりゲッタリングされると共に、その酸素
偏析層25により形成される欠陥層部分で単結晶シリコ
ン基板24が割れて剥離するようになる(図5(b)参
照)。
【0043】この場合、欠陥層Pは狭い領域で、しかも
貼り合わせ面から一定の距離に形成されているため、酸
化膜20の表面から剥離した欠陥層Pの面までの単結晶
シリコン膜23の厚みは一定で均一なものとなり、ま
た、上述したゲッタリングの効果により重金属不純物が
低濃度の良質な薄膜を得ることができる。
【0044】次に、剥離面研磨工程P5では、剥離され
た欠陥層Pの面を研磨処理により平坦化および平滑化し
て面粗度を向上させた状態に形成する。これによって、
ベースシリコン基板18上にパターン構造22を有した
状態で半導体膜23を所定厚さに形成したSOI基板1
7が形成される。
【0045】なお、本実施形態において形成するSOI
基板17を得るときに、単結晶シリコン基板24は、単
結晶シリコン膜23の品質を確保するために、通常の半
導体装置を形成する場合のものと同様に不純物濃度が一
定値に管理された製品ウェハを用いることが望ましいの
に対して、貼り合わせるベースシリコン基板18は、酸
化膜20を介して単結晶シリコン膜23を保持する剛性
を有する基板としての機能を果すことで十分であるか
ら、不純物濃度を特に管理していないダミーウェハを用
いることができる。
【0046】したがって、ベースシリコン基板18とし
ては安価なものを用いることができ、さらに、剥離後の
単結晶シリコン基板24は表面を研磨等の平坦化処理を
行うことで再び他のSOI基板17を製造するためのも
のとして使用することができるようになり、資源の有効
活用ができると共に、総じてコストの低減を図ることが
できるものである。
【0047】このような第2の実施形態によれば、半導
体層用基板としての単結晶シリコン基板24にイオン注
入工程P1で酸素イオンを注入することにより酸素偏析
層25を設けるので、水素イオンを用いた場合に比べて
高い熱処理を行なっても剥離が起こらないようにするこ
とができ、これによって、剥離工程P5までの間に実施
するパターン構造形成工程P2の処理工程で比較的高温
での熱処理が可能となり、成膜工程や熱処理工程の制約
が少なくなって成膜の品質向上を図れると共に、製造工
程の自由度が高くなる。
【0048】また、第2の実施形態によれば、単結晶シ
リコン基板24に酸素偏析層25を設け、これを高温熱
処理を行なって欠陥層を形成して剥離を行なうので、そ
の熱処理のときに単結晶シリコン基板24内に含まれる
重金属不純物を酸素偏析層25によりゲッタリングする
ことができ、生成しようとする単結晶シリコン膜23に
含まれる重金属不純物の濃度を低く良質なものとするこ
とができる。
【0049】(第3の実施形態)図6ないし図8は本発
明の第3の実施形態を示すもので、以下、第2の実施形
態と異なる部分について説明する。本実施形態において
は、図6に示すように、半導体基板としてのSOI基板
26は、絶縁膜としての酸化膜20が半導体層としての
単結晶シリコン膜27の面に部分的に露出するようにし
て形成することにより研磨ストッパ28として設けられ
ている。そして、パターン構造29としては、ベースシ
リコン基板18にパターン部として埋め込み形成された
多結晶シリコン膜21が酸化膜20を介して形成される
と共に、その上層に素子形成用の単結晶シリコン膜27
が島状に形成されており、研磨ストッパ28により絶縁
分離された状態とされている。
【0050】図7および図8は、SOI基板26の製造
工程に対応した状態の各断面を示すもので、イオン注入
工程P1は、第1の実施形態と同様にして行なわれ、半
導体層用基板としての単結晶シリコン基板24に酸化膜
20aを形成した状態で、酸素イオンを所定エネルギー
で加速してイオン注入することにより、所定深さに酸素
偏析層25を形成する(図7(a)参照)。
【0051】次に、パターン形成工程P2においては、
第1の実施形態と異なり、単結晶シリコン基板24にあ
らかじめ研磨ストッパ28の形成用に凹部24aをフォ
トリソグラフィ処理でドライエッチング等により形成
し、この凹部24aに対応して酸化膜が形成されて研磨
ストッパ28として設けられる(図7(b)参照)。以
降の工程については、第1の実施形態とほぼ同様であ
る。
【0052】平坦化処理工程P3では、平坦化処理用膜
19を表面に形成して(図7(c)参照)、所定厚さま
で研磨により除去して平坦化をはかる(図8(a)参
照)。以下、貼り合わせ工程P4および剥離工程P5で
は、前述同様にして単結晶シリコン基板24の表面にベ
ース基板18を対向させた状態で貼り合わせを行ない、
熱処理を行なって剥離をする(図8(b)参照)。
【0053】上述の状態では、剥離した面の研磨ストッ
パ28が形成されている部分に、極薄いシリコン膜24
bが残った状態になっており、これを剥離面研磨工程P
5にて研磨処理を行なって除去する。このとき、研磨処
理が進んでシリコン膜24b部分がなくなると、研磨ス
トッパ28の表面が研磨面として露出するようになる。
シリコン酸化膜である研磨ストッパ28はシリコン膜2
4bの研磨レートよりも遅いので、研磨により発生する
熱量の変化が増大するようになる。これを温度センサ等
により検出することで研磨面が研磨ストッパ28の表面
に達したことを検知することができ、この時点で研磨処
理を停止する。
【0054】これにより、半導体層として薄く均一な厚
さで精度の良い単結晶シリコン膜27を得ることができ
るようになる。また、形成された半導体層となる単結晶
シリコン膜27はそのままの状態で絶縁分離された島状
に形成されるので、あらかじめ必要な形状に形成してお
くことにより、その後形成する素子の製造工程を簡略化
することができる。
【0055】なお、上述の研磨ストッパ28は、好まし
くは研磨面の面積で30〜50%の比率を占めるように
パターン構造29を形成すると良い。また、上述したよ
うな研磨速度の違いに起因して発生する発熱量の変化を
検知する方法以外に、何らかの方法により検知をするこ
とができれば、研磨ストッパ28の面積やパターニング
を適宜に行なうことができる。
【0056】(第4の実施形態)図9は本発明の第4の
実施形態を示すもので、以下、第1の実施形態と異なる
部分について説明する。なお、この第4の実施形態にお
いては、形成しようとする半導体基板としてのSOI基
板30は、本発明における第2の目的で掲げた、素子形
成用の半導体層である単結晶シリコン膜31を例えば1
0μm以上の厚い膜として得るようにするものであり、
例えば、パワー系の素子やあるいはマイクロアクチュエ
ータなどの素子の作成に適している。
【0057】同図(d)は、半導体基板としてのSOI
基板30の概略的構成を断面で示すもので、支持基板と
してのベースシリコン基板12に絶縁膜としての酸化膜
13を介して半導体層としての単結晶シリコン膜31が
配設されている。この単結晶シリコン膜31は、後述す
るようにして厚さ寸法が10μm〜数十μmの厚さに形
成される。
【0058】このSOI基板30の製造工程について概
略的に説明する。まず、単結晶シリコン膜31を得るた
めの半導体層用基板である単結晶シリコン基板32は、
CZ法などにより製造されたもので内部に含まれる初期
酸素濃度が高いシリコン基板である。この単結晶シリコ
ン基板32の表面に酸化膜13を形成した状態で、貼り
合わせ工程において、支持基板としてのベースシリコン
基板12を貼り合わせる(同図(a)参照)。
【0059】次に、高温で長時間の熱処理を行なう(同
図(b)参照)。これにより、単結晶シリコン基板32
中に酸化シリコン析出物やそれによって発生する積層欠
陥,転移等が偏析した酸素偏析層としての欠陥層33部
分で剥離されるようになり、ベースシリコン基板12上
に酸化膜13を介して単結晶シリコン膜31を形成する
ことができる(同図(c)参照)。この後、剥離面研磨
工程において剥離面Pを研磨して剥離面の段差を平坦化
し、これによってSOI基板30を得る(同図(d)参
照)。
【0060】上述の場合に、欠陥層33は、単結晶シリ
コン基板32の内部で、表面から数十μm以上の深さに
全域に形成されるので、この欠陥層33部分で剥離を行
なうことにより、ベースシリコン基板12側に残る単結
晶シリコン膜31としては、膜厚を数十μm程度の厚さ
のものを形成することができるようになる。したがっ
て、イオン注入法により欠陥層33を形成する場合に比
べて、原理的に厚い膜を形成することができる。また、
酸化シリコン析出物に起因した欠陥層33においては、
重金属不純物をゲッタリングする作用があるので、結果
的に単結晶シリコン膜31として得る部分の重金属不純
物濃度を低減した良質のものを得ることができるように
なる。
【0061】(第5の実施形態)図10ないし図13は
本発明の第5の実施形態を示すもので、以下、第4の実
施形態と異なる部分について説明する。なお、この実施
形態においては、第2の実施形態における構造つまりパ
ターン構造を有する構成のSOI基板34を第4の実施
形態による製造方法を適用して得るようにしたもので、
この場合においても、形成される半導体層としての単結
晶シリコン膜35は数十μm程度の厚いものが形成され
る。
【0062】図10はSOI基板34の全体構成の断面
を模式的に示すもので、その構造は、ベース基板として
のベースシリコン基板18上に多結晶シリコン膜,アモ
ルファスシリコン膜あるいは酸化シリコン膜などの平坦
化処理用膜19が形成され、この上に酸化シリコンなど
の絶縁膜20および多結晶シリコン膜21などからなる
パターン構造22が形成され、さらに、その上に素子形
成用の半導体層としての単結晶シリコン膜35が形成さ
れている。
【0063】次に、上記構成のSOI基板34を製造す
る方法について図11ないし図13を参照して説明す
る。図11はSOI基板34を製造する場合の全体の工
程の流れを概略的に示しており、パターン構造形成工程
T1,平坦化処理工程T2,張り合わせ工程T3,剥離
工程T4および剥離面研磨工程T5の順に加工工程が進
められるもので、第2の実施形態における工程P1〜P
6のうちのイオン注入工程P1を省いた工程T1〜T5
を行なうものである。
【0064】まず、パターン構造形成工程T1では、初
期酸素濃度が高濃度の単結晶シリコン基板36に、前述
同様にして酸化膜20,多結晶シリコン膜21をパター
ニングしてパターン構造22を形成する(図12(a)
参照)。次に、このパターン構造22を有する単結晶シ
リコン基板24を、ベースシリコン基板18に貼り合わ
せるために表面を平坦にする必要がある。そこで、平坦
化処理工程T2として、単結晶シリコン基板36の表面
上に平坦化処理用膜19を所定膜厚で堆積する(図12
(b)参照)。
【0065】次に、ベースシリコン基板18との貼り合
わせ用に成膜した平坦化処理用膜19を研磨し、下地の
パターン構造22に起因する表面段差をなくすと共に、
表面の面粗度も向上させる(図12(c)参照)。続い
て、貼り合わせ工程T3では、単結晶シリコン基板36
の研磨面とベースシリコン基板18を貼り合わせた上
で、接合用の熱処理を行う(図13(a)参照)。ここ
で、ベースシリコン基板18は少なくとも貼り合わせる
面が鏡面研磨されている。
【0066】この後、剥離工程T4では、貼り合わせた
2枚のシリコン基板36,18を、窒素雰囲気中あるい
は酸素雰囲気中で、例えば1100℃で1時間程度の熱
処理を行うことで、酸素偏析層33を欠陥層にすると共
に重金属不純物をゲッタリングし、この後、欠陥層部分
で剥離させる(図13(b)参照)。これによって、ベ
ースシリコン基板18上に数十μm以上の膜厚の単結晶
シリコン膜31を形成することができる。
【0067】次に、剥離面研磨工程T5では、剥離され
た欠陥層Pの面を研磨処理により平坦化および平滑化し
て面粗度を向上させた状態に形成する。これによって、
ベースシリコン基板18上にパターン構造22を有した
状態で数十μm以上の膜厚の厚い単結晶シリコン膜31
を形成したSOI基板34を得ることができる。
【0068】(第6の実施形態)図14ないし図16は
本発明の第6の実施形態を示すもので、この実施形態に
おいては、第4の実施形態に示した基本的な製造方法を
利用して第3の実施形態に示した構造の半導体基板とし
てのSOI基板37を製造する方法を示すものである。
【0069】すなわち、SOI基板37は、図14に示
すように、絶縁膜としての酸化膜20が半導体層として
の単結晶シリコン膜38の面に部分的に露出するように
して形成することにより研磨ストッパ28として設けら
れている。パターン構造29としては、ベースシリコン
基板18に多結晶シリコン膜21が酸化膜20を介して
形成され、その上層に素子形成用の単結晶シリコン膜3
8が島状に形成されており、研磨ストッパ28により絶
縁分離された状態とされている。
【0070】図15および図16は、SOI基板37の
製造工程に対応した状態の各断面を示すもので、単結晶
シリコン基板36は、前述同様にして初期酸素濃度が高
いものを用いている。パターン形成工程T1では、単結
晶シリコン基板36にあらかじめ研磨ストッパ28の形
成用に凹部36aを形成し、この凹部36aに対応して
酸化膜を形成し研磨ストッパ28を設けている(図15
(a)参照)。以降の工程については、第3の実施形態
とほぼ同様である。
【0071】平坦化処理工程T2では、平坦化処理用膜
19を表面に形成し(図15(b)参照)、所定厚さま
で研磨により除去して平坦化する(図15(c)参
照)。以下、貼り合わせ工程T3および剥離工程T4で
は、単結晶シリコン基板36の表面にシリコンベース基
板18を対向させた状態で貼り合わせを行ない(図16
(a)参照)、高温熱処理を行なって剥離をする(図1
6(b)参照)。
【0072】この後、剥離した面の研磨ストッパ28が
形成されている部分に残った極薄いシリコン膜36bを
剥離面研磨工程T5にて研磨処理により除去する。この
とき、研磨処理が進んでシリコン膜36b部分がなくな
ると、研磨ストッパ28の表面が研磨面として露出し、
研磨により発生する熱量の変化が増大するのを温度セン
サ等により検出して研磨処理を停止する。
【0073】これにより、半導体層として薄く均一な厚
さで精度の良い単結晶シリコン膜38を得ることができ
るようになる。また、形成された半導体層となる単結晶
シリコン膜38はそのままの状態で絶縁分離された島状
に形成されるので、あらかじめ必要な形状に形成してお
くことにより、その後形成する素子の製造工程を簡略化
することができる。
【0074】本発明は、上記実施形態にのみ限定される
ものではなく、次のように変形また拡張できる。半導体
層用基板15,24,32,36としては、シリコン以
外の材料として、4族元素を主体とした単結晶であれ
ば、例えば、Ge(ゲルマニウム),SiC(炭化シリ
コン),SiGe(シリコンゲルマニウム)あるいはダ
イヤモンドなどの基板を用いることができる。この場合
において、SiC基板などを用いる場合には、基板自体
が非常に高価なものであるので、剥離後に研磨して再生
しすることにより、資源の有効活用およびコストダウン
の効果が大きくなる。パターン構造22,29は、必要
に応じて複数の半導体層からなる構成として形成するこ
とができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示すSOI基板の製
造過程の模式的な縦断側面図
【図2】本発明の第2の実施形態を示すSOI基板の模
式的な縦断側面図
【図3】製造工程を概略的に示す図
【図4】製造過程を示す図(その1)
【図5】製造過程を示す図(その2)
【図6】本発明の第3の実施形態を示す図2相当図
【図7】製造過程を示す図(その1)
【図8】製造過程を示す図(その2)
【図9】本発明の第4の実施形態を示す図2相当図
【図10】本発明の第5の実施形態を示す図2相当図
【図11】図3相当図
【図12】図4相当図
【図13】図5相当図
【図14】本発明の第6の実施形態を示す図2相当図
【図15】図4相当図
【図16】図5相当図
【図17】従来例を示す図1相当図
【符号の説明】
11,17,26,30,34,37はSOI基板(半
導体基板)、12,18はベースシリコン基板(支持基
板)、13,20,20a,20bは酸化膜(絶縁
膜)、14,23,27,31,35,38は単結晶シ
リコン膜(半導体層)、15,24,32,36は単結
晶シリコン基板(半導体層用基板)、16,25は酸素
偏析層、19は平坦化処理用膜、21は多結晶シリコン
膜(半導体層)、22,29はパターン構造、28は研
磨ストッパ、33は欠陥層(酸素偏析層)である。

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 素子形成用の半導体層(14,23,2
    7,31,35,38)を支持基板(12,18)上に
    絶縁状態で設けてなる半導体基板(11,17,26,
    30,34,37)の製造方法において、 内部に酸素偏析層(16,25,33)が設けられ前記
    半導体層(14,23,27,31,35,38)を形
    成するための半導体層用基板(15,24,32,3
    6)に対して前記支持基板(12,18)を貼り合わせ
    る貼り合わせ工程(P4,T3)と、 前記半導体層用基板(15,24,32,36)および
    前記支持基板(12,18)に熱処理を行なって前記酸
    素偏析層(16,25,33)により形成される剥離用
    欠陥層部分で前記半導体層用基板(15,24,32,
    36)を剥離する剥離工程(P5,T4)と、 この剥離工程(P5,T4)による剥離面を研磨する剥
    離面研磨工程(P6,T5)とを設けたことを特徴とす
    る半導体基板の製造方法。
  2. 【請求項2】 請求項1に記載の半導体基板(11,1
    7,26)の製造方法において、 前記半導体層用基板(15,24)に対して酸素イオン
    を注入することにより前記酸素偏析層(16,25)を
    形成するイオン注入工程(P1)を設けたことを特徴と
    する半導体基板の製造方法。
  3. 【請求項3】 請求項1に記載の半導体基板(30,3
    4,37)の製造方法において、 前記半導体層用基板(32,36)は、内部に含有して
    いる初期酸素濃度が高いシリコン基板を用い、熱処理に
    より前記酸素偏析層(33)を形成することを特徴とす
    る半導体基板の製造方法。
  4. 【請求項4】 請求項1ないし3のいずれかに記載の半
    導体基板(17,26,34,37)の製造方法におい
    て、 前記半導体層用基板(24,36)に前記酸素偏析層
    (25,33)が設けられた状態で表面にパターン構造
    (22,29)を形成するパターン構造形成工程(P
    2,T1)を有することを特徴とする半導体基板の製造
    方法。
  5. 【請求項5】 請求項4に記載の半導体基板(17,2
    6,34,37)の製造方法において、 前記パターン構造形成工程(P2,T1)は、前記半導
    体層用基板(24,36)に対して成膜処理あるいはエ
    ッチング処理などにより表面に段差を有するパターン構
    造(22,29)を形成するようにしたことを特徴とす
    る半導体基板の製造方法。
  6. 【請求項6】 請求項4または5に記載の半導体基板
    (17,26,34,37)の製造方法において、 前記パターン構造形成工程(P2,T1)は、前記半導
    体層用基板(24,36)に対して成膜処理あるいはエ
    ッチング処理などにより表面に選択的に質の異なる膜を
    分布するようにしてパターン構造(22,29)を形成
    することを特徴とする半導体基板の製造方法。
  7. 【請求項7】 請求項4ないし6のいずれかに記載の半
    導体基板(17,26,34,37)の製造方法におい
    て、 前記パターン構造形成工程(P2,T1)が終了した後
    に、前記半導体層用基板(24,36)の表面に平坦化
    処理用膜(19)を形成すると共に、その表面を研磨処
    理を行なって平坦化する平坦化処理工程(P3,T2)
    を設けたことを特徴とする半導体基板の製造方法。
  8. 【請求項8】 請求項4ないし7のいずれかに記載の半
    導体基板(17,26,34,37)の製造方法におい
    て、 前記パターン構造形成工程(P2,T1)は、前記剥離
    面研磨工程(P6,T5)で研磨終了を検出するための
    研磨ストッパ(28)のパターン構造(22,29)を
    前記半導体層用基板(24,36)に形成する処理工程
    を含んでいることを特徴とする半導体基板の製造方法。
  9. 【請求項9】 請求項8に記載の半導体基板(17,2
    6,34,37)の製造方法において、 前記研磨ストッパ(28)は、前記剥離面研磨工程(P
    6,T5)における研磨中に発熱量の変化を検出するこ
    とにより研磨終了を検知可能となるように研磨速度が異
    なる材質で形成されていることを特徴とする半導体基板
    の製造方法。
  10. 【請求項10】 請求項8または9記載の半導体基板
    (17,26,34,37)の製造方法において、 前記研磨ストッパ(28)は、前記半導体層用基板(2
    4,36)に対する研磨速度よりも遅い研磨速度の材料
    により形成されていることを特徴とする半導体基板の製
    造方法。
JP13989097A 1997-04-28 1997-05-29 半導体基板の製造方法 Pending JPH10335254A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP13989097A JPH10335254A (ja) 1997-05-29 1997-05-29 半導体基板の製造方法
US09/066,971 US6191007B1 (en) 1997-04-28 1998-04-28 Method for manufacturing a semiconductor substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP13989097A JPH10335254A (ja) 1997-05-29 1997-05-29 半導体基板の製造方法

Publications (1)

Publication Number Publication Date
JPH10335254A true JPH10335254A (ja) 1998-12-18

Family

ID=15255996

Family Applications (1)

Application Number Title Priority Date Filing Date
JP13989097A Pending JPH10335254A (ja) 1997-04-28 1997-05-29 半導体基板の製造方法

Country Status (1)

Country Link
JP (1) JPH10335254A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100409435B1 (ko) * 2002-05-07 2003-12-18 한국전자통신연구원 반도체 소자의 활성층 제조 방법 및 그를 이용한 모스트랜지스터 제조 방법
JP2007251172A (ja) * 2006-03-13 2007-09-27 Soi Tec Silicon On Insulator Technologies Sa 薄膜を製造する方法
CN115188825A (zh) * 2022-07-04 2022-10-14 弘大芯源(深圳)半导体有限公司 一种制造抗辐射金属氧化物半导体场效应器件及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100409435B1 (ko) * 2002-05-07 2003-12-18 한국전자통신연구원 반도체 소자의 활성층 제조 방법 및 그를 이용한 모스트랜지스터 제조 방법
JP2007251172A (ja) * 2006-03-13 2007-09-27 Soi Tec Silicon On Insulator Technologies Sa 薄膜を製造する方法
CN115188825A (zh) * 2022-07-04 2022-10-14 弘大芯源(深圳)半导体有限公司 一种制造抗辐射金属氧化物半导体场效应器件及其制造方法
CN115188825B (zh) * 2022-07-04 2024-01-30 弘大芯源(深圳)半导体有限公司 一种制造抗辐射金属氧化物半导体场效应器件及其制造方法

Similar Documents

Publication Publication Date Title
JP3395661B2 (ja) Soiウエーハの製造方法
JP3911901B2 (ja) Soiウエーハおよびsoiウエーハの製造方法
JP3900741B2 (ja) Soiウェーハの製造方法
US7067430B2 (en) Method of making relaxed silicon-germanium on insulator via layer transfer with stress reduction
JP2000294754A (ja) 半導体基板及び半導体基板の製造方法並びに半導体基板製造装置
KR20070116224A (ko) 접합 웨이퍼의 제조방법 및 접합 웨이퍼
JPH11121377A (ja) 半導体材料薄膜の製造のための改良型スマート・カット・プロセス
KR20100014968A (ko) 패턴화된 얇은 soi
WO2007125771A1 (ja) Soiウエーハの製造方法
JPH10242154A (ja) 薄膜半導体基板の表面処理方法
JP3707200B2 (ja) 半導体基板の製造方法
JPH1174208A (ja) 半導体基板の製造方法
JPH1174209A (ja) 半導体基板の製造方法
JPH1140786A (ja) 半導体基板及びその製造方法
JPH09260620A (ja) 結合ウエーハの製造方法およびこの方法で製造される結合ウエーハ
WO2007072624A1 (ja) Soi基板の製造方法およびsoi基板
JPH05235007A (ja) 半導体基板の製造方法
JPH10335254A (ja) 半導体基板の製造方法
JPH11145481A (ja) 半導体基板およびその製造方法
JPH0964319A (ja) Soi基板およびその製造方法
JP3484961B2 (ja) Soi基板の製造方法
JPH11186186A (ja) 半導体基板の製造方法
JPH10308354A (ja) 半導体基板の製造方法
JP2004096044A (ja) 基板及びその製造方法
JP3371756B2 (ja) 半導体基板の製造方法