JP2003017671A - 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 - Google Patents
半導体基板及び電界効果型トランジスタ並びにこれらの製造方法Info
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- JP2003017671A JP2003017671A JP2001200121A JP2001200121A JP2003017671A JP 2003017671 A JP2003017671 A JP 2003017671A JP 2001200121 A JP2001200121 A JP 2001200121A JP 2001200121 A JP2001200121 A JP 2001200121A JP 2003017671 A JP2003017671 A JP 2003017671A
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Abstract
(57)【要約】
【課題】 半導体基板及び電界効果型トランジスタ並び
にこれらの製造方法において、欠陥が少ないと共にリー
ク電流が小さく、低コストに製造することを可能にし、
しかもＳＯＩ層の厚さを薄い厚さで精度よく制御できる
ようにすること。 【解決手段】 第１のＳｉ基板ＳＵＢ１上に、直接又は
他の層を介して第１のＳｉＧｅ層２、該第１のＳｉＧｅ
層上にＳｉをエピタキシャル成長させた第１の歪みＳｉ
層３及び第２のＳｉＧｅ層４をこの順にエピタキシャル
成長して第１の基板Ａを形成する工程と、第１の基板の
表面上からイオンを第１の歪みＳｉ層あるいはその近傍
に注入する工程と、該工程後に第１の基板の表面と表面
にＳｉ又はその酸化膜を有する第２の基板Ｂの表面とを
密着させ接合する工程と、該工程後に第１の歪みＳｉ層
あるいはその界面で劈開して第１の基板を剥離する工程
とを備える。
にこれらの製造方法において、欠陥が少ないと共にリー
ク電流が小さく、低コストに製造することを可能にし、
しかもＳＯＩ層の厚さを薄い厚さで精度よく制御できる
ようにすること。 【解決手段】 第１のＳｉ基板ＳＵＢ１上に、直接又は
他の層を介して第１のＳｉＧｅ層２、該第１のＳｉＧｅ
層上にＳｉをエピタキシャル成長させた第１の歪みＳｉ
層３及び第２のＳｉＧｅ層４をこの順にエピタキシャル
成長して第１の基板Ａを形成する工程と、第１の基板の
表面上からイオンを第１の歪みＳｉ層あるいはその近傍
に注入する工程と、該工程後に第１の基板の表面と表面
にＳｉ又はその酸化膜を有する第２の基板Ｂの表面とを
密着させ接合する工程と、該工程後に第１の歪みＳｉ層
あるいはその界面で劈開して第１の基板を剥離する工程
とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、高速ＭＯＳＦＥＴ
等に用いられる半導体基板及び電界効果型トランジスタ
並びにこれらの製造方法に関する。
等に用いられる半導体基板及び電界効果型トランジスタ
並びにこれらの製造方法に関する。
【０００２】
【従来の技術】近年、Ｓｉ（シリコン）基板上にＳｉＧ
ｅ（シリコンゲルマニウム）層を介してエピタキシャル
成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯ
ＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。
この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大
きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、その
ためＳｉのバンド構造が変化して縮退が解けてキャリア
移動度が高まる。したがって、この歪みＳｉ層をチャネ
ル領域として用いることにより通常の１．３〜８倍程度
の高速化が可能になるものである。また、プロセスとし
てＣＺ法による通常のＳｉ基板を基板として使用でき、
従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするも
のである。
ｅ（シリコンゲルマニウム）層を介してエピタキシャル
成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯ
ＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。
この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大
きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、その
ためＳｉのバンド構造が変化して縮退が解けてキャリア
移動度が高まる。したがって、この歪みＳｉ層をチャネ
ル領域として用いることにより通常の１．３〜８倍程度
の高速化が可能になるものである。また、プロセスとし
てＣＺ法による通常のＳｉ基板を基板として使用でき、
従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするも
のである。
【０００３】しかしながら、ＦＥＴのチャネル領域とし
て要望される上記歪みＳｉ層をエピタキシャル成長する
には、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル
成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の
違いから、転位等により結晶性に問題があった。このた
めに、従来、以下のような種々の提案が行われていた。
て要望される上記歪みＳｉ層をエピタキシャル成長する
には、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル
成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の
違いから、転位等により結晶性に問題があった。このた
めに、従来、以下のような種々の提案が行われていた。
【０００４】例えば、ＳｉＧｅのＧｅ組成比を一定の緩
い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲ
ルマニウム）組成比をステップ状（階段状）に変化させ
たバッファ層を用いる方法、Ｇｅ組成比を超格子状に変
化させたバッファ層を用いる方法及びＳｉのオフカット
基板を用いてＧｅ組成比を一定の傾斜で変化させたバッ
ファ層を用いる方法等が提案されている（U.S.Patent
5,442,205、U.S.Patent5,221,413、PCT WO98/00857、特
開平6-252046号公報等）。
い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲ
ルマニウム）組成比をステップ状（階段状）に変化させ
たバッファ層を用いる方法、Ｇｅ組成比を超格子状に変
化させたバッファ層を用いる方法及びＳｉのオフカット
基板を用いてＧｅ組成比を一定の傾斜で変化させたバッ
ファ層を用いる方法等が提案されている（U.S.Patent
5,442,205、U.S.Patent5,221,413、PCT WO98/00857、特
開平6-252046号公報等）。
【０００５】一方、絶縁膜である埋め込み酸化膜（ＢＯ
Ｘ層と呼ばれる）の上にＳｉ単結晶薄膜（ＳＯＩ層と呼
ばれる）を形成したＳＯＩ(Silicon On Insulator)基板
が、次世代素子用の基板として種々の開発が行われてい
る。このＳＯＩ基板は、基板とデバイス作製層であるＳ
ＯＩ層が電気的に分離しているため、高い絶縁耐圧が得
られるもので、寄生容量が低く、耐放射性能力が大きい
と共に基板バイアス効果が無い等の特徴がある。このた
め、高速性、低消費電力、ソフトエラーフリー等の効果
が期待されている。
Ｘ層と呼ばれる）の上にＳｉ単結晶薄膜（ＳＯＩ層と呼
ばれる）を形成したＳＯＩ(Silicon On Insulator)基板
が、次世代素子用の基板として種々の開発が行われてい
る。このＳＯＩ基板は、基板とデバイス作製層であるＳ
ＯＩ層が電気的に分離しているため、高い絶縁耐圧が得
られるもので、寄生容量が低く、耐放射性能力が大きい
と共に基板バイアス効果が無い等の特徴がある。このた
め、高速性、低消費電力、ソフトエラーフリー等の効果
が期待されている。
【０００６】このＳＯＩ基板の作製技術として代表的な
ものに、いわゆる基板貼り合わせ技術とＳＩＭＯＸ(Sep
aration by IMplanted OXygen)技術とがある。基板貼り
合わせ技術は、２枚の基板の片方又は両方に酸化膜を形
成しておき、酸化膜を間に２枚の基板を貼り合わせるも
ので、貼り合わせは、２枚の基板を機械的に密着させて
熱処理すること等により行い、ＳＯＩ層は、貼り合わせ
た基板を研削及び研磨により鏡面加工して作製される。
基板貼り合わせによるＳＯＩ膜の結晶性はバルクシリコ
ン基板と同等であるため、欠陥等の問題が少なく、ＳＯ
Ｉ層に形成するデバイスの特性に優れている。
ものに、いわゆる基板貼り合わせ技術とＳＩＭＯＸ(Sep
aration by IMplanted OXygen)技術とがある。基板貼り
合わせ技術は、２枚の基板の片方又は両方に酸化膜を形
成しておき、酸化膜を間に２枚の基板を貼り合わせるも
ので、貼り合わせは、２枚の基板を機械的に密着させて
熱処理すること等により行い、ＳＯＩ層は、貼り合わせ
た基板を研削及び研磨により鏡面加工して作製される。
基板貼り合わせによるＳＯＩ膜の結晶性はバルクシリコ
ン基板と同等であるため、欠陥等の問題が少なく、ＳＯ
Ｉ層に形成するデバイスの特性に優れている。
【０００７】また、ＳＩＭＯＸ技術は、Ｓｉ基板に酸素
をイオン注入し、高温で熱処理することにより、酸素が
過飽和に含まれている領域を酸化膜に変換するもので、
ＢＯＸ層上にＳｉ薄膜が残りＳＯＩが形成される技術で
ある。一方、基板貼り合わせ技術の新たな技術として、
水素イオン剥離法（スマートカット法とも呼ばれる）と
いう手法が開発されており、この技術は、二枚のＳｉ基
板のうち酸化膜を形成した一方の上面から水素イオンを
注入した後、イオン注入面を酸化膜を介して他方の基板
と密着させ、その後熱処理を加えることにより基板内部
に微小気泡層を形成させ、微小気泡層を劈開面として一
方の基板を薄膜状に剥離し、さらに熱処理を加えて強固
に結合したＳＯＩ基板とするものである（例えばU.S.Pa
tent 5,882,987）。この技術は、基板を研削及び研磨に
より薄膜化する必要が無く、膜厚の均一な薄膜が容易に
得ることができると共に剥離した基板の再利用が可能と
なるものである。また、シリコン基板表面に多孔質Ｓｉ
層及びＳｉ単結晶層を介してＳｉＯ3層を形成し、この
シリコン基板をＳｉＯ2層を重ね合わせ面として支持基
板に貼り合わせ、更に上記シリコン基板及び多孔質Ｓｉ
層を高圧水流ではぎ取る高圧水流分離法(T.Yoneyama,US
Patent,5371037,US filed:August 9.1991,US patent D
ecember 6.1994)などが知られている。
をイオン注入し、高温で熱処理することにより、酸素が
過飽和に含まれている領域を酸化膜に変換するもので、
ＢＯＸ層上にＳｉ薄膜が残りＳＯＩが形成される技術で
ある。一方、基板貼り合わせ技術の新たな技術として、
水素イオン剥離法（スマートカット法とも呼ばれる）と
いう手法が開発されており、この技術は、二枚のＳｉ基
板のうち酸化膜を形成した一方の上面から水素イオンを
注入した後、イオン注入面を酸化膜を介して他方の基板
と密着させ、その後熱処理を加えることにより基板内部
に微小気泡層を形成させ、微小気泡層を劈開面として一
方の基板を薄膜状に剥離し、さらに熱処理を加えて強固
に結合したＳＯＩ基板とするものである（例えばU.S.Pa
tent 5,882,987）。この技術は、基板を研削及び研磨に
より薄膜化する必要が無く、膜厚の均一な薄膜が容易に
得ることができると共に剥離した基板の再利用が可能と
なるものである。また、シリコン基板表面に多孔質Ｓｉ
層及びＳｉ単結晶層を介してＳｉＯ3層を形成し、この
シリコン基板をＳｉＯ2層を重ね合わせ面として支持基
板に貼り合わせ、更に上記シリコン基板及び多孔質Ｓｉ
層を高圧水流ではぎ取る高圧水流分離法(T.Yoneyama,US
Patent,5371037,US filed:August 9.1991,US patent D
ecember 6.1994)などが知られている。
【０００８】さらに、基板貼り合わせ技術として、Ｓｉ
Ｇｅ層を介してＳｉ単結晶薄膜をエピタキシャル成長さ
せたＳｉ基板に水素をイオン注入し、このエピタキシャ
ル膜を酸化膜付きＳｉ基板に接合後、剥離することで薄
膜ＳＯＩ基板を製造する技術が、U.S.Patent 6,033,974
において提案されている。すなわち、この技術では、Ｓ
ｉ基板上にＳｉＧｅ層をエピタキシャル成長させた後に
ＳＯＩ層となるＳｉ膜をエピタキシャル成長し、ＳｉＧ
ｅ層に水素イオン注入することで、この膜を高応力膜と
する。
Ｇｅ層を介してＳｉ単結晶薄膜をエピタキシャル成長さ
せたＳｉ基板に水素をイオン注入し、このエピタキシャ
ル膜を酸化膜付きＳｉ基板に接合後、剥離することで薄
膜ＳＯＩ基板を製造する技術が、U.S.Patent 6,033,974
において提案されている。すなわち、この技術では、Ｓ
ｉ基板上にＳｉＧｅ層をエピタキシャル成長させた後に
ＳＯＩ層となるＳｉ膜をエピタキシャル成長し、ＳｉＧ
ｅ層に水素イオン注入することで、この膜を高応力膜と
する。
【０００９】次に、この水素注入後のＳｉＧｅ層を有す
るＳｉ基板を、酸化膜を形成したＳｉ基板に貼り合わせ
た後に、基板周縁からＳｉＧｅ膜に窒素ガスを吹き付け
ることにより、ＳｉＧｅ層から剥離させ、表面荒さが良
好なＳＯＩ基板が得られる。この技術は、多くのイオン
注入が必要となるスマートカット法に比べて、イオン注
入が少なくてすみ、物理的ダメージが少ないという特徴
がある。また、スマートカット法では、水素イオン注入
による微小気泡層で剥離させるために剥離後の表面荒さ
があまりよくないのに対し、ＳｉＧｅ層を剥離層とする
上記技術では、剥離後の表面荒さが良好であるという利
点がある。
るＳｉ基板を、酸化膜を形成したＳｉ基板に貼り合わせ
た後に、基板周縁からＳｉＧｅ膜に窒素ガスを吹き付け
ることにより、ＳｉＧｅ層から剥離させ、表面荒さが良
好なＳＯＩ基板が得られる。この技術は、多くのイオン
注入が必要となるスマートカット法に比べて、イオン注
入が少なくてすみ、物理的ダメージが少ないという特徴
がある。また、スマートカット法では、水素イオン注入
による微小気泡層で剥離させるために剥離後の表面荒さ
があまりよくないのに対し、ＳｉＧｅ層を剥離層とする
上記技術では、剥離後の表面荒さが良好であるという利
点がある。
【００１０】近年、これらのＳＯＩ基板上に高速化が可
能な上記歪みＳｉ層を形成した半導体基板の開発が行わ
れている。例えば、ＳＯＩ基板の作製技術としてＳＩＭ
ＯＸ技術と歪み緩和ＳｉＧｅ層の再成長技術とを組み合
わせてＳｉＧｅ層中に埋め込み酸化膜を形成したものが
提案されている（第４７回応用物理学関係連合講演会講
演予稿集,p.884,30p-YK-11,（2000）等）。
能な上記歪みＳｉ層を形成した半導体基板の開発が行わ
れている。例えば、ＳＯＩ基板の作製技術としてＳＩＭ
ＯＸ技術と歪み緩和ＳｉＧｅ層の再成長技術とを組み合
わせてＳｉＧｅ層中に埋め込み酸化膜を形成したものが
提案されている（第４７回応用物理学関係連合講演会講
演予稿集,p.884,30p-YK-11,（2000）等）。
【００１１】
【発明が解決しようとする課題】しかしながら、上記従
来の技術では、以下のような課題が残されている。すな
わち、上記ＳＩＭＯＸ技術を利用した歪みＳｉ層の形成
技術では、酸素イオン注入工程及びその後のアニール工
程で歪み緩和ＳｉＧｅ層に多数の欠陥が残ってしまう不
都合がある。その結果、デバイス特性においてリーク電
流が高くなってしまう。また、歪み緩和ＳｉＧｅ層とＢ
ＯＸ層との界面のラフネスが大きいと共にパーティクル
が多く、さらには製造コストが高いという不都合もあ
る。また、ＳＯＩ層の厚さを薄い厚さで精度良く制御す
ることが難しいという難点がある。
来の技術では、以下のような課題が残されている。すな
わち、上記ＳＩＭＯＸ技術を利用した歪みＳｉ層の形成
技術では、酸素イオン注入工程及びその後のアニール工
程で歪み緩和ＳｉＧｅ層に多数の欠陥が残ってしまう不
都合がある。その結果、デバイス特性においてリーク電
流が高くなってしまう。また、歪み緩和ＳｉＧｅ層とＢ
ＯＸ層との界面のラフネスが大きいと共にパーティクル
が多く、さらには製造コストが高いという不都合もあ
る。また、ＳＯＩ層の厚さを薄い厚さで精度良く制御す
ることが難しいという難点がある。
【００１２】本発明は、前述の課題に鑑みてなされたも
ので、欠陥が少ないと共にリーク電流が小さく、低コス
トに製造することができしかもＳＯＩ層の厚さを薄い厚
さで精度よく制御できる半導体基板及び電界効果型トラ
ンジスタ並びにこれらの製造方法を提供することを目的
とする。
ので、欠陥が少ないと共にリーク電流が小さく、低コス
トに製造することができしかもＳＯＩ層の厚さを薄い厚
さで精度よく制御できる半導体基板及び電界効果型トラ
ンジスタ並びにこれらの製造方法を提供することを目的
とする。
【００１３】
【課題を解決するための手段】本発明は、前記課題を解
決するために以下の構成を採用した。すなわち、本発明
の半導体基板の製造方法は、Ｓｉ基板上に絶縁層を介し
てＳｉＧｅ層を備えた半導体基板の製造方法であって、
第１のＳｉ基板上に、直接又は他の層を介して第１のＳ
ｉＧｅ層、該第１のＳｉＧｅ層上にＳｉをエピタキシャ
ル成長させた第１の歪みＳｉ層及び第２のＳｉＧｅ層を
この順にエピタキシャル成長して第１の基板を形成する
工程と、前記第１の基板の表面上からイオンを前記第１
の歪みＳｉ層あるいはその近傍に注入する工程と、該工
程後に前記第１の基板の表面と表面にＳｉ又はその酸化
膜を有する第２の基板の表面とを密着させ接合する工程
と、該工程後に前記第１の歪みＳｉ層あるいはその界面
で劈開して前記第１の基板の少なくとも第１のＳｉ基板
から第１のＳｉＧｅ層までを含む部分を剥離する工程と
を備えることを特徴とする。
決するために以下の構成を採用した。すなわち、本発明
の半導体基板の製造方法は、Ｓｉ基板上に絶縁層を介し
てＳｉＧｅ層を備えた半導体基板の製造方法であって、
第１のＳｉ基板上に、直接又は他の層を介して第１のＳ
ｉＧｅ層、該第１のＳｉＧｅ層上にＳｉをエピタキシャ
ル成長させた第１の歪みＳｉ層及び第２のＳｉＧｅ層を
この順にエピタキシャル成長して第１の基板を形成する
工程と、前記第１の基板の表面上からイオンを前記第１
の歪みＳｉ層あるいはその近傍に注入する工程と、該工
程後に前記第１の基板の表面と表面にＳｉ又はその酸化
膜を有する第２の基板の表面とを密着させ接合する工程
と、該工程後に前記第１の歪みＳｉ層あるいはその界面
で劈開して前記第１の基板の少なくとも第１のＳｉ基板
から第１のＳｉＧｅ層までを含む部分を剥離する工程と
を備えることを特徴とする。
【００１４】この半導体基板の製造方法では、まず、第
１のＳｉ基板上に、直接又は他の層を介して第１のＳｉ
Ｇｅ層、該第１のＳｉＧｅ層上にＳｉをエピタキシャル
成長させた第１の歪みＳｉ層及び第２のＳｉＧｅ層をこ
の順にエピタキシャル成長することにより、欠陥の少な
い良質な第２のＳｉＧｅ層を形成しておく。次に、第１
の基板の表面上からイオンを第１の歪みＳｉ層あるいは
その近傍に注入することにより、その領域を高応力膜と
し、この第１の基板の表面と第２の基板の表面とを密着
させ接合し、さらに高応力膜となって劈開が容易になっ
た第１の歪みＳｉ層あるいはその界面で第１の基板の少
なくとも第１のＳｉ基板から第１のＳｉＧｅ層までを含
む部分を剥離する。このとき、第２の基板上には、良質
な第２のＳｉＧｅ層が転写された状態となる。また、本
発明の半導体基板の製造方法は、前記イオンを注入する
工程は、注入されたイオンの濃度を前記第１のＳｉＧｅ
層内の前記第１の歪みＳｉ層近傍で最大とする技術が採
用される。すなわち、この半導体基板の製造方法では、
注入されたイオンの濃度を前記第１のＳｉＧｅ層内の前
記第１の歪みＳｉ層近傍で最大とすることにより、応力
を前記第１のＳｉＧｅ層と前記第１の歪みＳｉ層との界
面に集中させ、その界面付近における劈開が容易にな
る。その結果、劈開後において良好な表面ラフネスを有
する表面を得ることができる。また同時に、イオン注入
の影響の少ない良質な第２のＳｉＧｅ層を転写すること
ができる。また、本発明の半導体基板の製造方法は、前
記イオンを注入する工程は、注入されたイオンの濃度を
前記第１の歪みＳｉ層内で最大とする技術が採用され
る。すなわち、この半導体基板の製造方法では、注入さ
れたイオンの濃度を前記第１の歪みＳｉ層近傍で最大と
することにより、応力を前記第１の歪みＳｉ層に集中さ
せ、その層付近における劈開が容易になる。その結果、
劈開後において良好な表面ラフネスを有する表面を得る
ことができる。また同時に、イオン注入の影響の少ない
良質な第２のＳｉＧｅ層を転写することができる。
１のＳｉ基板上に、直接又は他の層を介して第１のＳｉ
Ｇｅ層、該第１のＳｉＧｅ層上にＳｉをエピタキシャル
成長させた第１の歪みＳｉ層及び第２のＳｉＧｅ層をこ
の順にエピタキシャル成長することにより、欠陥の少な
い良質な第２のＳｉＧｅ層を形成しておく。次に、第１
の基板の表面上からイオンを第１の歪みＳｉ層あるいは
その近傍に注入することにより、その領域を高応力膜と
し、この第１の基板の表面と第２の基板の表面とを密着
させ接合し、さらに高応力膜となって劈開が容易になっ
た第１の歪みＳｉ層あるいはその界面で第１の基板の少
なくとも第１のＳｉ基板から第１のＳｉＧｅ層までを含
む部分を剥離する。このとき、第２の基板上には、良質
な第２のＳｉＧｅ層が転写された状態となる。また、本
発明の半導体基板の製造方法は、前記イオンを注入する
工程は、注入されたイオンの濃度を前記第１のＳｉＧｅ
層内の前記第１の歪みＳｉ層近傍で最大とする技術が採
用される。すなわち、この半導体基板の製造方法では、
注入されたイオンの濃度を前記第１のＳｉＧｅ層内の前
記第１の歪みＳｉ層近傍で最大とすることにより、応力
を前記第１のＳｉＧｅ層と前記第１の歪みＳｉ層との界
面に集中させ、その界面付近における劈開が容易にな
る。その結果、劈開後において良好な表面ラフネスを有
する表面を得ることができる。また同時に、イオン注入
の影響の少ない良質な第２のＳｉＧｅ層を転写すること
ができる。また、本発明の半導体基板の製造方法は、前
記イオンを注入する工程は、注入されたイオンの濃度を
前記第１の歪みＳｉ層内で最大とする技術が採用され
る。すなわち、この半導体基板の製造方法では、注入さ
れたイオンの濃度を前記第１の歪みＳｉ層近傍で最大と
することにより、応力を前記第１の歪みＳｉ層に集中さ
せ、その層付近における劈開が容易になる。その結果、
劈開後において良好な表面ラフネスを有する表面を得る
ことができる。また同時に、イオン注入の影響の少ない
良質な第２のＳｉＧｅ層を転写することができる。
【００１５】また、本発明の半導体基板の製造方法は、
前記第１の基板を形成する工程は、前記第２のＳｉＧｅ
層上に直接又はＳｉ層を介してＳｉ酸化膜を形成してお
く技術が採用される。すなわち、この半導体基板の製造
方法では、第２のＳｉＧｅ層上に直接又はＳｉ層を介し
てＳｉ酸化膜を形成しておくことにより、第１及び第２
の基板を接合させる際に、Ｓｉ酸化膜が密着されること
になり、良好な接合を行うことができる。
前記第１の基板を形成する工程は、前記第２のＳｉＧｅ
層上に直接又はＳｉ層を介してＳｉ酸化膜を形成してお
く技術が採用される。すなわち、この半導体基板の製造
方法では、第２のＳｉＧｅ層上に直接又はＳｉ層を介し
てＳｉ酸化膜を形成しておくことにより、第１及び第２
の基板を接合させる際に、Ｓｉ酸化膜が密着されること
になり、良好な接合を行うことができる。
【００１６】また、本発明の半導体基板の製造方法は、
前記ＳｉＧｅ層の少なくとも一部にＧｅ組成比を表面に
向けて漸次増加させた傾斜組成領域を形成することが好
ましい。すなわち、この半導体基板の製造方法では、Ｓ
ｉＧｅ層の少なくとも一部にＧｅ組成比を表面に向けて
漸次増加させた傾斜組成領域を形成することにより、Ｓ
ｉＧｅ層中の特に表面付近における転位の発生や成長を
抑制することができ、ＳｉＧｅ層表面の転位密度を低減
することができる。
前記ＳｉＧｅ層の少なくとも一部にＧｅ組成比を表面に
向けて漸次増加させた傾斜組成領域を形成することが好
ましい。すなわち、この半導体基板の製造方法では、Ｓ
ｉＧｅ層の少なくとも一部にＧｅ組成比を表面に向けて
漸次増加させた傾斜組成領域を形成することにより、Ｓ
ｉＧｅ層中の特に表面付近における転位の発生や成長を
抑制することができ、ＳｉＧｅ層表面の転位密度を低減
することができる。
【００１７】また、本発明の半導体基板の製造方法は、
前記歪みＳｉ層の厚さを、前記第１のＳｉＧｅ層に対す
る臨界膜厚未満にすることが好ましい。すなわち、この
半導体基板の製造方法では、歪みＳｉ層の厚さを第１の
ＳｉＧｅ層に対する臨界膜厚（転位が発生して格子緩和
が生ずる膜厚）未満にすることにより、歪みＳｉ層に転
位及び格子緩和が発生せず、ＳｉＧｅ層においても転位
の発生が抑制される。
前記歪みＳｉ層の厚さを、前記第１のＳｉＧｅ層に対す
る臨界膜厚未満にすることが好ましい。すなわち、この
半導体基板の製造方法では、歪みＳｉ層の厚さを第１の
ＳｉＧｅ層に対する臨界膜厚（転位が発生して格子緩和
が生ずる膜厚）未満にすることにより、歪みＳｉ層に転
位及び格子緩和が発生せず、ＳｉＧｅ層においても転位
の発生が抑制される。
【００１８】また、本発明の半導体基板の製造方法は、
前記イオンを、水素イオンとする技術が採用される。す
なわち、この半導体基板の製造方法では、歪みＳｉ層あ
るいはその近傍に水素イオンが注入されることにより、
ＳｉやＳｉＧｅ結晶の格子間に水素原子が蓄積され、応
力や歪みを有効に導入することができ、接合後に容易に
歪みＳｉ層あるいはその界面で劈開、剥離させることが
できる。また、水素は半導体基板から容易に取り除くこ
とができ、しかも、半導体基板中に残留した水素が悪影
響を及ぼすことも少ない。
前記イオンを、水素イオンとする技術が採用される。す
なわち、この半導体基板の製造方法では、歪みＳｉ層あ
るいはその近傍に水素イオンが注入されることにより、
ＳｉやＳｉＧｅ結晶の格子間に水素原子が蓄積され、応
力や歪みを有効に導入することができ、接合後に容易に
歪みＳｉ層あるいはその界面で劈開、剥離させることが
できる。また、水素は半導体基板から容易に取り除くこ
とができ、しかも、半導体基板中に残留した水素が悪影
響を及ぼすことも少ない。
【００１９】また、本発明の半導体基板の製造方法は、
前記第１の基板の一部を剥離する工程において、前記第
１及び／または第２の基板の周縁に流体を当てることに
より行われる技術が採用される。すなわち、この半導体
基板の製造方法では、接合された基板の周縁に窒素圧縮
ガス等の流体を吹き付ける等して当てることにより、水
素イオン注入で高応力化されている歪みＳｉ層あるいは
その界面から容易に剥離を行うことができる。
前記第１の基板の一部を剥離する工程において、前記第
１及び／または第２の基板の周縁に流体を当てることに
より行われる技術が採用される。すなわち、この半導体
基板の製造方法では、接合された基板の周縁に窒素圧縮
ガス等の流体を吹き付ける等して当てることにより、水
素イオン注入で高応力化されている歪みＳｉ層あるいは
その界面から容易に剥離を行うことができる。
【００２０】また、本発明の半導体基板の製造方法は、
前記流体を水又は不活性ガスとすること技術が採用され
る。例えば、不活性ガスとしては、窒素等が用いられ
る。
前記流体を水又は不活性ガスとすること技術が採用され
る。例えば、不活性ガスとしては、窒素等が用いられ
る。
【００２１】本発明の半導体基板は、Ｓｉ基板上に絶縁
層あるいは絶縁層及びＳｉ層を介してＳｉＧｅ層が形成
された半導体基板であって、上記本発明のＳｉＧｅ層を
備えた半導体基板の製造方法によって作成されたことを
特徴とする。本発明の半導体基板の製造方法は、Ｓｉ基
板上に絶縁層あるいは絶縁層及びＳｉ層を介してＳｉＧ
ｅ層を備え、さらに該ＳｉＧｅ層を介して歪みＳｉ層を
備えた半導体基板の製造方法であって、上記本発明の半
導体基板の製造方法により作製された半導体基板の前記
ＳｉＧｅ層上に前記歪みＳｉ層を形成することを特徴と
する。また、本発明の半導体基板は、Ｓｉ基板上に絶縁
層あるいは絶縁層及びＳｉ層を介してＳｉＧｅ層が形成
され、さらに該ＳｉＧｅ層を介して歪みＳｉ層が形成さ
れた半導体基板であって、上記本発明の歪みＳｉ層を備
えた半導体基板の製造方法により作製されたことを特徴
とする。
層あるいは絶縁層及びＳｉ層を介してＳｉＧｅ層が形成
された半導体基板であって、上記本発明のＳｉＧｅ層を
備えた半導体基板の製造方法によって作成されたことを
特徴とする。本発明の半導体基板の製造方法は、Ｓｉ基
板上に絶縁層あるいは絶縁層及びＳｉ層を介してＳｉＧ
ｅ層を備え、さらに該ＳｉＧｅ層を介して歪みＳｉ層を
備えた半導体基板の製造方法であって、上記本発明の半
導体基板の製造方法により作製された半導体基板の前記
ＳｉＧｅ層上に前記歪みＳｉ層を形成することを特徴と
する。また、本発明の半導体基板は、Ｓｉ基板上に絶縁
層あるいは絶縁層及びＳｉ層を介してＳｉＧｅ層が形成
され、さらに該ＳｉＧｅ層を介して歪みＳｉ層が形成さ
れた半導体基板であって、上記本発明の歪みＳｉ層を備
えた半導体基板の製造方法により作製されたことを特徴
とする。
【００２２】上記半導体基板の製造方法では、上記発明
の半導体基板の製造方法により作製された半導体基板の
ＳｉＧｅ層上に歪みＳｉ層を形成し、また上記半導体基
板では、上記本発明の歪みＳｉ層を備える半導体基板の
製造方法により作製されているので、表面状態が良好な
ＳｉＧｅ層上にＳｉ層が成膜され、良質な歪みＳｉ層を
有するＳＯＩ構造が形成される。
の半導体基板の製造方法により作製された半導体基板の
ＳｉＧｅ層上に歪みＳｉ層を形成し、また上記半導体基
板では、上記本発明の歪みＳｉ層を備える半導体基板の
製造方法により作製されているので、表面状態が良好な
ＳｉＧｅ層上にＳｉ層が成膜され、良質な歪みＳｉ層を
有するＳＯＩ構造が形成される。
【００２３】本発明の電界効果型トランジスタの製造方
法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳ
ｉ層にチャネル領域が形成される電界効果型トランジス
タの製造方法であって、上記歪みＳｉ層を備える半導体
基板の製造方法により形成された前記歪みＳｉ層に前記
チャネル領域を形成することを特徴とする。また、本発
明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタ
キシャル成長された歪みＳｉ層にチャネル領域が形成さ
れる電界効果型トランジスタであって、上記本発明の電
界効果型トランジスタの製造方法により作製されたこと
を特徴とする。
法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳ
ｉ層にチャネル領域が形成される電界効果型トランジス
タの製造方法であって、上記歪みＳｉ層を備える半導体
基板の製造方法により形成された前記歪みＳｉ層に前記
チャネル領域を形成することを特徴とする。また、本発
明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタ
キシャル成長された歪みＳｉ層にチャネル領域が形成さ
れる電界効果型トランジスタであって、上記本発明の電
界効果型トランジスタの製造方法により作製されたこと
を特徴とする。
【００２４】上記電界効果型トランジスタの製造方法で
は、上記歪みＳｉ層を備える半導体基板の製造方法によ
り作製された半導体基板の歪みＳｉ層にチャネル領域を
形成し、上記電界効果型トランジスタでは、上記本発明
の電界効果型トランジスタの製造方法により作製されて
いるので、ＳＯＩ構造における良質な歪みＳｉ層により
高特性な電界効果型トランジスタを高歩留まりで得るこ
とができる。
は、上記歪みＳｉ層を備える半導体基板の製造方法によ
り作製された半導体基板の歪みＳｉ層にチャネル領域を
形成し、上記電界効果型トランジスタでは、上記本発明
の電界効果型トランジスタの製造方法により作製されて
いるので、ＳＯＩ構造における良質な歪みＳｉ層により
高特性な電界効果型トランジスタを高歩留まりで得るこ
とができる。
【００２５】
【発明の実施の形態】以下、本発明に係る半導体基板及
び電界効果型トランジスタ並びにこれらの製造方法の第
１実施形態を、図１から図６を参照しながら説明する。
び電界効果型トランジスタ並びにこれらの製造方法の第
１実施形態を、図１から図６を参照しながら説明する。
【００２６】本発明に係る半導体基板は、Ｓｉウェーハ
（Ｓｉ基板）上にＳｉ酸化膜及びＳｉＧｅ層を介して歪
みＳｉ層を形成したＳＯＩウェーハ（ＳＯＩ基板）であ
り、その構造を製造工程と併せて以下に説明する。
（Ｓｉ基板）上にＳｉ酸化膜及びＳｉＧｅ層を介して歪
みＳｉ層を形成したＳＯＩウェーハ（ＳＯＩ基板）であ
り、その構造を製造工程と併せて以下に説明する。
【００２７】〔Ａ板（第１の基板）作製工程〕まず、鏡
面研磨された第１のＳｉ基板ＳＵＢ１を洗浄した後、こ
の第１のＳｉ基板ＳＵＢ１をエピタキシャル成長装置内
に設置して水素ベークを行う。この後、図１の（ａ）に
示すように、この第１のＳｉ基板ＳＵＢ１上に、Ｇｅ組
成比を漸次増加させたＳｉＧｅの傾斜組成層（傾斜組成
領域）１、Ｇｅ組成比が傾斜組成層１の最終的なＧｅ組
成比と同じでかつ一定のＳｉＧｅの第１の均一組成層
（第１のＳｉＧｅ層）２、該第１の均一組成層２上にＳ
ｉをエピタキシャル成長させた第１の歪みＳｉ層３及び
Ｇｅ組成比が第１の均一組成層２と同じで一定のＳｉＧ
ｅの第２の均一組成層（第２のＳｉＧｅ層）４をこの順
にエピタキシャル成長してＡ板（第１の基板）Ａを形成
する。なお、第１の歪みＳｉ層３の厚さを、第１の均一
組成層２に対する臨界膜厚（転位が発生して格子緩和が
生ずる膜厚）未満に設定する。
面研磨された第１のＳｉ基板ＳＵＢ１を洗浄した後、こ
の第１のＳｉ基板ＳＵＢ１をエピタキシャル成長装置内
に設置して水素ベークを行う。この後、図１の（ａ）に
示すように、この第１のＳｉ基板ＳＵＢ１上に、Ｇｅ組
成比を漸次増加させたＳｉＧｅの傾斜組成層（傾斜組成
領域）１、Ｇｅ組成比が傾斜組成層１の最終的なＧｅ組
成比と同じでかつ一定のＳｉＧｅの第１の均一組成層
（第１のＳｉＧｅ層）２、該第１の均一組成層２上にＳ
ｉをエピタキシャル成長させた第１の歪みＳｉ層３及び
Ｇｅ組成比が第１の均一組成層２と同じで一定のＳｉＧ
ｅの第２の均一組成層（第２のＳｉＧｅ層）４をこの順
にエピタキシャル成長してＡ板（第１の基板）Ａを形成
する。なお、第１の歪みＳｉ層３の厚さを、第１の均一
組成層２に対する臨界膜厚（転位が発生して格子緩和が
生ずる膜厚）未満に設定する。
【００２８】なお、上記エピタキシャル成長は、例えば
減圧ＣＶＤ(Chemical Vapor Deposition)、ＭＢＥ(Mole
cular Beam Epitaxy)、ＧＳＭＢＥ(Gas Source MBE)又
はＵＨＶ−ＣＶＤ(Ultra High Vacuum Chemical Vapor
Deposition)等により行われる。また、第１のＳｉ基板
ＳＵＢ１上の上記各層における厚さ方向のＧｅ組成比
を、図２のグラフに示す。
減圧ＣＶＤ(Chemical Vapor Deposition)、ＭＢＥ(Mole
cular Beam Epitaxy)、ＧＳＭＢＥ(Gas Source MBE)又
はＵＨＶ−ＣＶＤ(Ultra High Vacuum Chemical Vapor
Deposition)等により行われる。また、第１のＳｉ基板
ＳＵＢ１上の上記各層における厚さ方向のＧｅ組成比
を、図２のグラフに示す。
【００２９】次に、図１の（ｂ）に示すように、上記Ａ
板Ａの第２の均一組成層４上から第１の歪みＳｉ層３あ
るいはその近傍に水素イオンを注入する。このとき、第
１の歪みＳｉ層３は、水素イオンの介在により応力が増
加し、高応力層となる。
板Ａの第２の均一組成層４上から第１の歪みＳｉ層３あ
るいはその近傍に水素イオンを注入する。このとき、第
１の歪みＳｉ層３は、水素イオンの介在により応力が増
加し、高応力層となる。
【００３０】〔Ｂ板（第２の基板）作製工程〕一方、鏡
面研磨された第２のＳｉ基板ＳＵＢ２を洗浄した後、図
３の（ａ）に示すように、該第２のＳｉ基板ＳＵＢ２上
にＢＯＸ層となる第１のＳｉ酸化膜（ＳｉＯ2）５を熱
酸化により形成し、Ｂ板（第２の基板）Ｂを作製する。
面研磨された第２のＳｉ基板ＳＵＢ２を洗浄した後、図
３の（ａ）に示すように、該第２のＳｉ基板ＳＵＢ２上
にＢＯＸ層となる第１のＳｉ酸化膜（ＳｉＯ2）５を熱
酸化により形成し、Ｂ板（第２の基板）Ｂを作製する。
【００３１】〔貼り合わせ工程〕次に、Ａ板Ａ及びＢ板
Ｂを洗浄した後、図３の（ａ）（ｂ）に示すように、Ａ
板Ａの表面とＢ板Ｂの表面とを第１のＳｉ酸化膜５を介
して密着させ、接合する。
Ｂを洗浄した後、図３の（ａ）（ｂ）に示すように、Ａ
板Ａの表面とＢ板Ｂの表面とを第１のＳｉ酸化膜５を介
して密着させ、接合する。
【００３２】〔剥離工程〕そして、上記貼り合わされた
Ａ板Ａ及びＢ板Ｂの周縁に、図４の（ａ）に示すよう
に、窒素の圧縮ガス又は高圧水（流体）を吹き付けて、
第１の歪みＳｉ層３付近で劈開してＡ板ＡをＢ板Ｂから
剥離する。このとき、Ｂ板Ｂには、図５の（ａ）に示す
ように、第２の均一組成層４が第１のＳｉ酸化膜５を介
して転写されて、ＳＯＩ構造が形成される。すなわち、
水素イオン注入で第１の歪みＳｉ層３が高応力化されて
いるため、窒素の圧縮ガス又は高圧水が当たることによ
り容易にこの部分から劈開されて剥離を行うことができ
る。
Ａ板Ａ及びＢ板Ｂの周縁に、図４の（ａ）に示すよう
に、窒素の圧縮ガス又は高圧水（流体）を吹き付けて、
第１の歪みＳｉ層３付近で劈開してＡ板ＡをＢ板Ｂから
剥離する。このとき、Ｂ板Ｂには、図５の（ａ）に示す
ように、第２の均一組成層４が第１のＳｉ酸化膜５を介
して転写されて、ＳＯＩ構造が形成される。すなわち、
水素イオン注入で第１の歪みＳｉ層３が高応力化されて
いるため、窒素の圧縮ガス又は高圧水が当たることによ
り容易にこの部分から劈開されて剥離を行うことができ
る。
【００３３】さらに、図５の（ｂ）に示すように、剥離
後のＢ板Ｂ表面に一部が残った第１の歪みＳｉ層３を、
選択的にエッチングする等して除去する。そして、露出
した第２の均一組成層４上に、図５の（ｃ）に示すよう
に、Ｓｉをエピタキシャル成長して第２の歪みＳｉ層６
を形成することにより、本実施形態の半導体ウェーハ
（半導体基板）が作製される。
後のＢ板Ｂ表面に一部が残った第１の歪みＳｉ層３を、
選択的にエッチングする等して除去する。そして、露出
した第２の均一組成層４上に、図５の（ｃ）に示すよう
に、Ｓｉをエピタキシャル成長して第２の歪みＳｉ層６
を形成することにより、本実施形態の半導体ウェーハ
（半導体基板）が作製される。
【００３４】なお、上記剥離工程で剥離させたＡ板Ａ
は、表面に一部が残った第１の歪みＳｉ層３のみを、選
択的にエッチングする等して除去し、露出した第１の均
一組成層２上に第１の歪みＳｉ層３及び第２の均一組成
層４を再び形成することにより、Ａ板として再利用して
もよい。
は、表面に一部が残った第１の歪みＳｉ層３のみを、選
択的にエッチングする等して除去し、露出した第１の均
一組成層２上に第１の歪みＳｉ層３及び第２の均一組成
層４を再び形成することにより、Ａ板として再利用して
もよい。
【００３５】このように本実施形態では、水素イオン注
入により高応力膜となって劈開が容易になった第１の歪
みＳｉ層３でＡ板Ａを剥離するので、Ｂ板Ｂの第１のＳ
ｉ酸化膜５上には、良質な第２の均一組成層４が転写さ
れた状態となり、Ｂ板Ｂ表面に残った第１の歪みＳｉ層
３を除去し、欠陥の少ない第２の均一組成層４上にＳｉ
をエピタキシャル成長することで、下地層に欠陥が非常
に少ないため欠陥が少ない良質な第２の歪みＳｉ層６を
ＳＯＩ構造上に形成することができる。
入により高応力膜となって劈開が容易になった第１の歪
みＳｉ層３でＡ板Ａを剥離するので、Ｂ板Ｂの第１のＳ
ｉ酸化膜５上には、良質な第２の均一組成層４が転写さ
れた状態となり、Ｂ板Ｂ表面に残った第１の歪みＳｉ層
３を除去し、欠陥の少ない第２の均一組成層４上にＳｉ
をエピタキシャル成長することで、下地層に欠陥が非常
に少ないため欠陥が少ない良質な第２の歪みＳｉ層６を
ＳＯＩ構造上に形成することができる。
【００３６】また、本実施形態では、接合されたＡ板Ａ
の周縁に窒素圧縮ガス等の流体を吹き付ける等して当て
ることにより、水素イオン注入で高応力化されている第
１の歪みＳｉ層３から容易に剥離を行うことができる。
また、第１の歪みＳｉ層３の厚さを、第１の均一組成層
２に対する臨界膜厚未満にすることにより、第１の歪み
Ｓｉ層３に転位及び格子緩和が発生せず、第１の均一組
成層２においても転位の発生が抑制される。また、傾斜
組成層１を形成しているので、ＳｉＧｅ層中の転位の発
生や成長を抑制することができ、第１の均一組成層２表
面の転位密度を低減することができ、良質な第１の歪み
Ｓｉ層３及び第２の均一組成層４を得ることができる。
の周縁に窒素圧縮ガス等の流体を吹き付ける等して当て
ることにより、水素イオン注入で高応力化されている第
１の歪みＳｉ層３から容易に剥離を行うことができる。
また、第１の歪みＳｉ層３の厚さを、第１の均一組成層
２に対する臨界膜厚未満にすることにより、第１の歪み
Ｓｉ層３に転位及び格子緩和が発生せず、第１の均一組
成層２においても転位の発生が抑制される。また、傾斜
組成層１を形成しているので、ＳｉＧｅ層中の転位の発
生や成長を抑制することができ、第１の均一組成層２表
面の転位密度を低減することができ、良質な第１の歪み
Ｓｉ層３及び第２の均一組成層４を得ることができる。
【００３７】次に、本発明に係る上記実施形態の半導体
基板を用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）
を、その製造プロセスと合わせて図６を参照して説明す
る。
基板を用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）
を、その製造プロセスと合わせて図６を参照して説明す
る。
【００３８】図６は、本発明の電界効果型トランジスタ
の概略的な構造を示すものであって、この電界効果型ト
ランジスタを製造するには、上記の製造工程で作製した
半導体基板表面の第２の歪みＳｉ層６上にＳｉＯ2のゲ
ート酸化膜７及びゲートポリシリコン膜８を順次堆積す
る。そして、チャネル領域となる部分上のゲートポリシ
リコン膜８上にゲート電極（図示略）をパターニングし
て形成する。
の概略的な構造を示すものであって、この電界効果型ト
ランジスタを製造するには、上記の製造工程で作製した
半導体基板表面の第２の歪みＳｉ層６上にＳｉＯ2のゲ
ート酸化膜７及びゲートポリシリコン膜８を順次堆積す
る。そして、チャネル領域となる部分上のゲートポリシ
リコン膜８上にゲート電極（図示略）をパターニングし
て形成する。
【００３９】次に、ゲート酸化膜７もパターニングして
ゲート電極下以外の部分を除去する。さらに、ゲート電
極をマスクに用いたイオン注入により、第２の歪みＳｉ
層６及び第２の均一組成層４にｎ型あるいはｐ型のソー
ス領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。
この後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電
極及びドレイン電極（図示略）をそれぞれ形成して、第
２の歪みＳｉ層６がチャネル領域となるｎ型あるいはｐ
型のＭＯＳＦＥＴが製造される。
ゲート電極下以外の部分を除去する。さらに、ゲート電
極をマスクに用いたイオン注入により、第２の歪みＳｉ
層６及び第２の均一組成層４にｎ型あるいはｐ型のソー
ス領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。
この後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電
極及びドレイン電極（図示略）をそれぞれ形成して、第
２の歪みＳｉ層６がチャネル領域となるｎ型あるいはｐ
型のＭＯＳＦＥＴが製造される。
【００４０】このように作製されたＭＯＳＦＥＴでは、
上記製法で作製された半導体基板の第２の歪みＳｉ層６
にチャネル領域が形成されるので、良質な歪みＳｉ層に
より高特性なＭＯＳＦＥＴを高歩留まりで得ることがで
きる。
上記製法で作製された半導体基板の第２の歪みＳｉ層６
にチャネル領域が形成されるので、良質な歪みＳｉ層に
より高特性なＭＯＳＦＥＴを高歩留まりで得ることがで
きる。
【００４１】次に、本発明に係る第２実施形態を、図７
及び図８を参照しながら説明する。
及び図８を参照しながら説明する。
【００４２】第２実施形態と第１実施形態との異なる点
は、第１実施形態ではＡ板Ａの表面に第２の均一組成層
４を形成した状態でＢ板Ｂと接合しているのに対し、第
２実施形態では、図７の（ａ）に示すように、第２の均
一組成層４上にさらにＳｉ層１０を形成し、図７の
（ｂ）に示すように、このＳｉ層１０を熱酸化して第２
のＳｉ酸化膜１１としてＡ板Ａ’を作製する点である。
そして、本実施形態では、図７の（ｃ）に示すように、
第２のＳｉ酸化膜１１上から水素イオンを注入した後
に、図８の（ａ）（ｂ）に示すように、第１のＳｉ酸化
膜５と第２のＳｉ酸化膜１１とを互いに接触させてＡ板
Ａ’とＢ板Ｂとを接合する点である。
は、第１実施形態ではＡ板Ａの表面に第２の均一組成層
４を形成した状態でＢ板Ｂと接合しているのに対し、第
２実施形態では、図７の（ａ）に示すように、第２の均
一組成層４上にさらにＳｉ層１０を形成し、図７の
（ｂ）に示すように、このＳｉ層１０を熱酸化して第２
のＳｉ酸化膜１１としてＡ板Ａ’を作製する点である。
そして、本実施形態では、図７の（ｃ）に示すように、
第２のＳｉ酸化膜１１上から水素イオンを注入した後
に、図８の（ａ）（ｂ）に示すように、第１のＳｉ酸化
膜５と第２のＳｉ酸化膜１１とを互いに接触させてＡ板
Ａ’とＢ板Ｂとを接合する点である。
【００４３】すなわち、本実施形態では、第２の均一組
成層４上に第２のＳｉ酸化膜１１を形成しておくことに
より、図８の（ａ）に示すように、Ａ板Ａ’とＢ板Ｂと
を接合させる際に、両基板表面のＳｉ酸化膜同士が密着
されることになり、良好な接合を行うことができる。
成層４上に第２のＳｉ酸化膜１１を形成しておくことに
より、図８の（ａ）に示すように、Ａ板Ａ’とＢ板Ｂと
を接合させる際に、両基板表面のＳｉ酸化膜同士が密着
されることになり、良好な接合を行うことができる。
【００４４】なお、本発明の技術範囲は上記各実施の形
態に限定されるものではなく、本発明の趣旨を逸脱しな
い範囲において種々の変更を加えることが可能である。
例えば、上記各実施形態では、Ｇｅ組成比を一定の増加
率で傾斜的に増加させたＳｉＧｅの傾斜組成層を形成し
たが、Ｇｅ組成比を階段状に増加させた傾斜組成層又は
階段状増加と一定傾斜状増加との組み合わせ、すなわち
一定の増加率で組成が傾斜した層をエピタキシャル成長
する工程と一定組成層をエピタキシャル成長する工程と
を複数回繰り返して、Ｇｅ組成比が成膜方向に傾斜をも
って階段状に変化するステップ傾斜層を傾斜組成層とし
ても構わない。また、例えば、上記実施形態の第２の歪
みＳｉ層６の上に更にＳｉＧｅ層を備えた半導体基板も
本発明に含まれる。また、第２のＳｉＧｅ層上に直接第
２の歪みＳｉ層６を成膜したが、第２のＳｉＧｅ層上に
さらに他のＳｉＧｅ層を成膜し、該ＳｉＧｅ層を介して
歪みＳｉ層をエピタキシャル成長しても構わない。ま
た、上記実施の形態では、注入されたイオンの濃度が第
１の歪みＳｉ層３内で最大となるようイオン注入した
が、第１のＳｉＧｅ層２内の前記第１の歪みＳｉ層３近
傍で最大となるようにイオン注入してもよい。この場
合、応力を第１のＳｉＧｅ層２と前記第１の歪みＳｉ層
３との界面に集中させ、その界面付近における劈開が容
易になる。また、イオン注入の方式としては、質量分離
式やプラズマ方式等のどの方式を採用しても構わない。
また、上記実施形態では、Ａ板Ａの作成工程において、
傾斜組成層１、第１のＳｉＧｅ層、第１の歪みＳｉ層３
及び第２のＳｉＧｅ層を連続的にエピタキシャル成長し
たが、傾斜組成層１又は第１のＳｉＧｅ層を形成した後
等に表面を研磨する工程や研磨後に他のＳｉＧｅ層をエ
ピタキシャル成長する工程を加えても構わない。また、
上記第２実施形態では、Ａ板Ａに形成した第２のＳｉ酸
化膜１１とＢ板Ｂに形成した第１のＳｉ酸化膜とを接合
したが、Ａ板Ａに第２のＳｉ酸化膜１１を形成する場
合、Ｂ板Ｂに第１のＳｉ酸化膜を形成しなくても構わな
い。また、上記実施形態では、Ｂ板ＢやＡ板Ａの表面に
一部が残った第１の歪みＳｉ層３を、選択的にエッチン
グする等して除去していたが、研磨や水素中でのアニー
ル処理等で除去しても構わない。
態に限定されるものではなく、本発明の趣旨を逸脱しな
い範囲において種々の変更を加えることが可能である。
例えば、上記各実施形態では、Ｇｅ組成比を一定の増加
率で傾斜的に増加させたＳｉＧｅの傾斜組成層を形成し
たが、Ｇｅ組成比を階段状に増加させた傾斜組成層又は
階段状増加と一定傾斜状増加との組み合わせ、すなわち
一定の増加率で組成が傾斜した層をエピタキシャル成長
する工程と一定組成層をエピタキシャル成長する工程と
を複数回繰り返して、Ｇｅ組成比が成膜方向に傾斜をも
って階段状に変化するステップ傾斜層を傾斜組成層とし
ても構わない。また、例えば、上記実施形態の第２の歪
みＳｉ層６の上に更にＳｉＧｅ層を備えた半導体基板も
本発明に含まれる。また、第２のＳｉＧｅ層上に直接第
２の歪みＳｉ層６を成膜したが、第２のＳｉＧｅ層上に
さらに他のＳｉＧｅ層を成膜し、該ＳｉＧｅ層を介して
歪みＳｉ層をエピタキシャル成長しても構わない。ま
た、上記実施の形態では、注入されたイオンの濃度が第
１の歪みＳｉ層３内で最大となるようイオン注入した
が、第１のＳｉＧｅ層２内の前記第１の歪みＳｉ層３近
傍で最大となるようにイオン注入してもよい。この場
合、応力を第１のＳｉＧｅ層２と前記第１の歪みＳｉ層
３との界面に集中させ、その界面付近における劈開が容
易になる。また、イオン注入の方式としては、質量分離
式やプラズマ方式等のどの方式を採用しても構わない。
また、上記実施形態では、Ａ板Ａの作成工程において、
傾斜組成層１、第１のＳｉＧｅ層、第１の歪みＳｉ層３
及び第２のＳｉＧｅ層を連続的にエピタキシャル成長し
たが、傾斜組成層１又は第１のＳｉＧｅ層を形成した後
等に表面を研磨する工程や研磨後に他のＳｉＧｅ層をエ
ピタキシャル成長する工程を加えても構わない。また、
上記第２実施形態では、Ａ板Ａに形成した第２のＳｉ酸
化膜１１とＢ板Ｂに形成した第１のＳｉ酸化膜とを接合
したが、Ａ板Ａに第２のＳｉ酸化膜１１を形成する場
合、Ｂ板Ｂに第１のＳｉ酸化膜を形成しなくても構わな
い。また、上記実施形態では、Ｂ板ＢやＡ板Ａの表面に
一部が残った第１の歪みＳｉ層３を、選択的にエッチン
グする等して除去していたが、研磨や水素中でのアニー
ル処理等で除去しても構わない。
【００４５】
【発明の効果】本発明によれば、以下の効果を奏する。
本発明の半導体基板の製造方法によれば、イオン注入に
より高応力膜となって劈開が容易になった第１の歪みＳ
ｉ層あるいはその界面で第１の基板の一部を剥離し、第
２の基板上に良質な第２のＳｉＧｅ層を転写することが
できる。また、本発明の半導体基板の製造方法によれ
ば、転写されるＳｉＧｅ層の膜厚をエピタキシャル成長
プロセスで高精度に制御することが可能であり、ＳＯＩ
層の厚さを薄い厚さで精度良く制御することができる。
また、劈開後の表面ラフネスが小さいため、劈開後の表
面処理が容易である。したがって、本発明の半導体基板
によれば、絶縁膜又はＳｉ酸化膜上に良質なＳｉＧｅ層
を有し、例えば歪みＳｉ層をＳｉ酸化膜上にＳｉＧｅ層
を介して設けるＳＯＩ基板として好適であり、そのＳＯ
Ｉ基板のＳＯＩ層の膜厚が薄い場合、特に有効である。
本発明の半導体基板の製造方法によれば、イオン注入に
より高応力膜となって劈開が容易になった第１の歪みＳ
ｉ層あるいはその界面で第１の基板の一部を剥離し、第
２の基板上に良質な第２のＳｉＧｅ層を転写することが
できる。また、本発明の半導体基板の製造方法によれ
ば、転写されるＳｉＧｅ層の膜厚をエピタキシャル成長
プロセスで高精度に制御することが可能であり、ＳＯＩ
層の厚さを薄い厚さで精度良く制御することができる。
また、劈開後の表面ラフネスが小さいため、劈開後の表
面処理が容易である。したがって、本発明の半導体基板
によれば、絶縁膜又はＳｉ酸化膜上に良質なＳｉＧｅ層
を有し、例えば歪みＳｉ層をＳｉ酸化膜上にＳｉＧｅ層
を介して設けるＳＯＩ基板として好適であり、そのＳＯ
Ｉ基板のＳＯＩ層の膜厚が薄い場合、特に有効である。
【００４６】また、本発明の歪みＳｉ層を備える半導体
基板の製造方法によれば、上記発明の半導体基板の製造
方法により作製された半導体基板のＳｉＧｅ層上に歪み
Ｓｉ層を形成し、また本発明の半導体基板によれば、上
記本発明の歪みＳｉ層を備える半導体基板の製造方法に
より作製されているので、例えば歪みＳｉ層をチャネル
領域とするＭＯＳＦＥＴ等を用いた集積回路用の基板と
して好適である。
基板の製造方法によれば、上記発明の半導体基板の製造
方法により作製された半導体基板のＳｉＧｅ層上に歪み
Ｓｉ層を形成し、また本発明の半導体基板によれば、上
記本発明の歪みＳｉ層を備える半導体基板の製造方法に
より作製されているので、例えば歪みＳｉ層をチャネル
領域とするＭＯＳＦＥＴ等を用いた集積回路用の基板と
して好適である。
【００４７】さらに、本発明の電界効果型トランジスタ
の製造方法によれば、上記歪みＳｉ層を備える半導体基
板の製造方法により作製された半導体基板の歪みＳｉ層
にチャネル領域を形成し、また本発明の電界効果型トラ
ンジスタによれば、上記本発明の電界効果型トランジス
タの製造方法により作製されているので、良質な歪みＳ
ｉ層により高特性なＭＯＳＦＥＴを高歩留まりで得るこ
とができる。
の製造方法によれば、上記歪みＳｉ層を備える半導体基
板の製造方法により作製された半導体基板の歪みＳｉ層
にチャネル領域を形成し、また本発明の電界効果型トラ
ンジスタによれば、上記本発明の電界効果型トランジス
タの製造方法により作製されているので、良質な歪みＳ
ｉ層により高特性なＭＯＳＦＥＴを高歩留まりで得るこ
とができる。
【図１】 本発明に係る第１実施形態において、Ａ板作
製工程を模式的に示す断面図である。
製工程を模式的に示す断面図である。
【図２】 本発明に係る第１実施形態において、第１の
Ｓｉ基板上に積層する各層の厚さ方向に対するＧｅ組成
比を模式的に示すグラフである。
Ｓｉ基板上に積層する各層の厚さ方向に対するＧｅ組成
比を模式的に示すグラフである。
【図３】 本発明に係る第１実施形態において、貼り合
わせ工程を模式的に示す断面図である。
わせ工程を模式的に示す断面図である。
【図４】 本発明に係る第１実施形態において、剥離工
程を模式的に示す断面図である。
程を模式的に示す断面図である。
【図５】 本発明に係る第１実施形態において、剥離工
程後の工程を模式的に示す断面図である。
程後の工程を模式的に示す断面図である。
【図６】 本発明に係る第１実施形態におけるＭＯＳＦ
ＥＴを示す概略的な断面図である。
ＥＴを示す概略的な断面図である。
【図７】 本発明に係る第２実施形態において、Ａ板作
製工程を模式的に示す断面図である。
製工程を模式的に示す断面図である。
【図８】 本発明に係る第２実施形態において、貼り合
わせ工程を模式的に示す断面図である。
わせ工程を模式的に示す断面図である。
１ 傾斜組成層（傾斜組成領域）
２ 第１の均一組成層（第１のＳｉＧｅ層）
３ 第１の歪みＳｉ層
４ 第２の均一組成層（第２のＳｉＧｅ層）
５ 第１のＳｉ酸化膜
６ 第２の歪みＳｉ層
７ ゲート酸化膜
８ ゲートポリシリコン膜
１０ Ｓｉ層
１１ 第２のＳｉ酸化膜
Ａ Ａ板（第１の基板）
Ｂ Ｂ板（第２の基板）
Ｄ ドレイン領域
Ｓ ソース領域
ＳＵＢ１ 第１のＳｉ基板
ＳＵＢ２ 第２のＳｉ基板
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/161 Ｈ０１Ｌ 29/78 ６１８Ｂ
29/786 ６１８Ｅ
Ｆターム(参考） 5F048 AC01 BA03 BA10 BA14 BA16
BB05 BD00 BD09 BG05 BG15
5F110 AA01 AA30 BB03 CC02 DD05
DD13 EE09 FF02 GG01 GG02
GG12 GG19 GG36 GG41 GG42
GG47 GG60 HJ13 QQ17 QQ30
Claims (14)
- 【請求項１】 Ｓｉ基板上に絶縁層を介してＳｉＧｅ層
を備えた半導体基板の製造方法であって、 第１のＳｉ基板上に、直接又は他の層を介して第１のＳ
ｉＧｅ層、該第１のＳｉＧｅ層上にＳｉをエピタキシャ
ル成長させた第１の歪みＳｉ層及び第２のＳｉＧｅ層を
この順にエピタキシャル成長して第１の基板を形成する
工程と、 前記第１の基板の表面上からイオンを前記第１の歪みＳ
ｉ層あるいはその近傍に注入する工程と、 該工程後に前記第１の基板の表面と表面にＳｉ又はその
酸化膜を有する第２の基板の表面とを密着させ接合する
工程と、 該工程後に前記第１の歪みＳｉ層あるいはその界面で劈
開して前記第１の基板の少なくとも第１のＳｉ基板から
第１のＳｉＧｅ層までを含む部分を剥離する工程とを備
えることを特徴とする半導体基板の製造方法。 - 【請求項２】 請求項１に記載の半導体基板の製造方法
において、 前記イオンを注入する工程は、注入されたイオンの濃度
を前記第１のＳｉＧｅ層内の前記第１の歪みＳｉ層近傍
で最大とすることを特徴とする半導体基板の製造方法。 - 【請求項３】 請求項１に記載の半導体基板の製造方法
において、 前記イオンを注入する工程は、注入されたイオンの濃度
を前記第１の歪みＳｉ層内で最大とすることを特徴とす
る半導体基板の製造方法。 - 【請求項４】 請求項１から３のいずれかに記載の半導
体基板の製造方法において、 前記第１の基板を形成する工程は、前記第２のＳｉＧｅ
層上に直接又はＳｉ層を介してＳｉ酸化膜を形成してお
くことを特徴とする半導体基板の製造方法。 - 【請求項５】 請求項１から４のいずれかに記載の半導
体基板の製造方法において、 前記第１のＳｉＧｅ層の少なくとも一部にＧｅ組成比を
表面に向けて漸次増加させた傾斜組成領域を形成するこ
とを特徴とする半導体基板の製造方法。 - 【請求項６】 請求項１から５のいずれかに記載の半導
体基板の製造方法において、 前記歪みＳｉ層の厚さを、前記第１のＳｉＧｅ層に対す
る臨界膜厚未満にすることを特徴とする半導体基板の製
造方法。 - 【請求項７】 請求項１から６のいずれかに記載の半導
体基板の製造方法において、 前記イオンを、水素イオンとすることを特徴とする半導
体基板の製造方法。 - 【請求項８】 請求項１から７のいずれかに記載の半導
体基板の製造方法において、 前記第１の基板の一部を剥離する工程は、前記第１及び
／または第２の基板の周縁に流体を当てることにより行
われることを特徴とする半導体基板の製造方法。 - 【請求項９】 請求項８に記載の半導体基板の製造方法
において、 前記流体を、水又は不活性ガスとすることを特徴とする
半導体基板の製造方法。 - 【請求項１０】 Ｓｉ基板上に絶縁層あるいは絶縁層及
びＳｉ層を介してＳｉＧｅ層を備え、さらに該ＳｉＧｅ
層を介して歪みＳｉ層を備えた半導体基板の製造方法で
あって、 請求項１から９のいずれかに記載の半導体基板の製造方
法により作製された半導体基板の前記ＳｉＧｅ層上に前
記歪みＳｉ層を形成することを特徴とする半導体基板の
製造方法。 - 【請求項１１】 ＳｉＧｅ層上にエピタキシャル成長さ
れた歪みＳｉ層にチャネル領域が形成される電界効果型
トランジスタの製造方法であって、 請求項１０に記載の半導体基板の製造方法により形成さ
れた前記歪みＳｉ層に前記チャネル領域を形成すること
を特徴とする電界効果型トランジスタの製造方法。 - 【請求項１２】 Ｓｉ基板上に絶縁層あるいは絶縁層及
びＳｉ層を介してＳｉＧｅ層が形成された半導体基板で
あって、 請求項１から９のいずれかに記載の半導体基板の製造方
法により作製されたことを特徴とする半導体基板。 - 【請求項１３】 Ｓｉ基板上に絶縁層あるいは絶縁層及
びＳｉ層を介してＳｉＧｅ層が形成され、さらに該Ｓｉ
Ｇｅ層を介して歪みＳｉ層が形成された半導体基板であ
って、請求項１０に記載の半導体基板の製造方法により
作製されたことを特徴とする半導体基板。 - 【請求項１４】 ＳｉＧｅ層上にエピタキシャル成長さ
れた歪みＳｉ層にチャネル領域が形成される電界効果型
トランジスタであって、 請求項１１に記載の電界効果型トランジスタの製造方法
により作製されたことを特徴とする電界効果型トランジ
スタ。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001200121A JP4296726B2 (ja) | 2001-06-29 | 2001-06-29 | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 |
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| JP2001200121A JP4296726B2 (ja) | 2001-06-29 | 2001-06-29 | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 |
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|---|---|
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-
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- 2001-06-29 JP JP2001200121A patent/JP4296726B2/ja not_active Expired - Fee Related
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