JP4545586B2 - 歪み半導体材料から成る層の転移方法 - Google Patents

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Description

本発明は、ドナーウエハの薄い層を受け基板へ転移させることにより、例えば絶縁体上に半導体を形成した構造の形成に関する。
本発明は、特に、歪み層を備える電子構造を製造するために、かかる転移を行なうことに関する。
ここでの“歪み層”という表現は、エピタキシ等の結晶成長中に主に弾性的に引っ張られるか、或いは圧縮された状態でその結晶構造に歪みが加えられた半導体材料であって、少なくとも１つの格子定数が、この材料の名目格子定数と実質的に異なる必要がある半導体材料から成るあらゆる層を意味する。なお、名目格子定数とは、そのバルク形態が平衡状態にある材料の格子定数のことである。
逆に“緩和層”という用語は、（Ｘ線回折またはラマン分光法によって測定された）結晶緩和率が５０％を上回る半導体材料から成る層を意味する。緩和率が１００％の層は、層の材料の名目格子定数と略同じ格子定数を有する。
転移の目的は、特に“絶縁体上に半導体を形成した”（ここでは“ＳｅＯＩ”とも称す）構造を製造することである。
半導体中に及ぼされたかかる歪みは、実際に利用価値のある物理的および電気的な特性の少なくとも一方を示してもよい。
そのため、例えば、引っ張り歪みが加えられたシリコン層（歪みＳｉ層とも呼ばれる）の主要な利点は、主に荷電粒子（例えば正孔または電子）が緩和Ｓｉ層中で通常見出される移動性よりも高い移動性を有するという点である。
この点に関し、歪みＳｉ層は、緩和Ｓｉ層内での荷電粒子移動性よりも高い荷電粒子移動性１００％に達する場合がある。
かかる歪みＳｉ層を製造するため、シリコンおよびゲルマニウムから成るベース上で、エピタキシによりシリコン膜を成長させることが知られている。
平衡状態のゲルマニウムは平衡状態のシリコンの格子定数よりも僅かに大きい（約４％程度大きい）格子定数を有するため、シリコン中に所定量のゲルマニウムが存在することにより、シリコンのみから成るベースと比べて格子定数を僅かに拡大させることができる。
したがって、このシリコン−ゲルマニウムベース（ＳｉＧｅベースとも呼ばれる）は、エピタキシャル成長したＳｉ膜に歪みを加え、それにより格子定数をそれ自体の格子定数とほぼ等しくする。
実際には、バルクＳｉＧｅから成る基板は市販されておらず、また、ＳｉＧｅベースは一般に緩和ＳｉＧｅ層がバッファ層を介して形成される単結晶Ｓｉ支持基板から成る。
“バッファ層”という用語は、格子定数が異なる２つの結晶構造間にある中間層であって、第１の構造の格子定数と略同じ格子定数をその表面の一方の領域に有し、第２の構造の格子定数と略同じ格子定数をその表面の他方の領域に有する中間層を意味する。
Ｓｉ支持基板と緩和ＳｉＧｅ層との間に挿入されたバッファ層は一般にＳｉＧｅから成る。この場合、ゲルマニウムの量的な比率は、支持基板の厚さに伴い、緩和層へ向かって次第に拡大する。
したがって、
− 支持基板から緩和層に向かってゲルマニウム含有量を徐々に拡大させることができ、
− 格子定数の差に伴う欠陥を覆い隠すように制限することができ、
− 緩和ＳｉＧｅ層の表面上にエピタキシャル成長するＳｉ膜に対して十分な厚みの緩和ＳｉＧｅ層に安定性を与えることにより、緩和ＳｉＧｅ層の格子定数に影響を与えることなく、Ｓｉ膜の格子定数を変えることができる。
かかる全ての理由により、バッファ層は十分に厚くなければならず、一般に１〜３ミクロンの値を有する。
本発明の適用分野において、このタイプのウエハは、少なくとも１つの材料層が除去されて受け基板に転移するという意味では、ドナーとして使用される。
この転移は、一般に、ドナーウエハを受け基板に対して結合する第１のステップを含む。
第２のステップは、ドナーウエハから余分な部分を除去することにより、結合領域に隣接する少なくとも１つの薄い層のみを結合したドナーウエハに保持させておくことから成る。
したがって、Ｓｉ層またはＳｉＧｅ層等の半導体層を転移させるための幾つかのプロセスおよび技術が提案されてきた。この場合、ドナーウエハは、単結晶シリコン支持基板と所定厚のＳｉＧｅとを備える。
マサチューセッツ工科大学のZhi-Yuan Cheng等は、“電子移動性評価のための、絶縁体上にＳｉＧｅが形成された（ＳＧＯＩ）基板およびＭＯＳＦＥＴ製造”と題する文献において、ＳｉＧｅバッファ層を備える前記ドナーウエハから層を転移させるための２つの周知な技術を提案した。すなわち、
− 第１の層転移技術は“エッチバック”と呼ばれている。このエッチバックは、ドナーウエハを受け基板に対して結合した後、化学機械的な手段により単結晶Ｓｉ支持基板およびＳｉＧｅバッファ層を除去することから成る。
特に、“選択”エッチングと呼ばれるエッチングは、表面層の緩和ＳｉＧｅよりも簡単にバッファ層の歪みＳｉＧｅをエッチングすることができるため、バッファ層を除去するために使用される。この場合、緩和ＳｉＧｅ層は、エッチングのための“停止層”として振る舞う。これは、エッチングが少なくとも部分的には、緩和ＳｉＧｅ層のレベルで止まるためである。
最後に、ＳｉＧｅの上に歪みＳｉが形成された構造を製造するため、緩和ＳｉＧｅ層上に歪みＳｉ膜がエピタキシャル成長する。
この最終的な構造においては、緩和材料から成る層（この場合、ＳｉＧｅの層）が歪み材料から成る層（この場合、Ｓｉ膜）と酸化物との間に介挿される。これにより、Ｓｉ／ＳｉＧｅ結合において期待される技術的性能、特にその電気的性能が実質的に低減される場合もある。
したがって、例えば、ＳｉＧｅ層は回路キャパシタンスを拡大させる傾向があり、そのため、Ｓｉ／ＳｉＧｅ活性部分内に形成される電子部品の切換え速度を低下させる場合がある。
絶縁体上に２つの層を有するこの組み合わせを備える、かかる構造の活性部分に電子部品を製造することは、特に絶縁体との組み合わせにおける側方絶縁領域の形成により、製造における複雑化を招くおそれがある。
また、このプロセスは、絶縁体上にＳｉ／ＳｉＧｅが形成された構造の製造に対して適用が制限されるとともに、例えば絶縁体上に歪みＳｉが形成された構造の製造に対して解決策を何ら与えるものではない。
他のエッチバック技術およびプロセスは、例えば特許文献ＵＳ５０１３６８１において提案されている。この特許文献では、特に歪みが加えられていないＳｉ層が転移する。
− Zhi-Yuan Cheng等による文献で報告された第２の層転移技術は、当業者に知られている、本出願人の“スマートデタッチメント（登録商標）”技術に基づく。この技術の内容は、ウエハリダクション技術を扱う多くの研究で見出すことができる。すなわち、この技術では、結合前に緩和ＳｉＧｅ層中に種が注入されることにより、緩和ＳｉＧｅ層中に脆化領域が形成され、結合後、この脆化領域でドナーウエハが分離される。
したがって、ここで得られるものは、緩和ＳｉＧｅの一部から剥離したドナーウエハであり、他方で、共に結合されて除去された緩和ＳｉＧｅの薄層と受け基板とを備える構造がある。
スマートデタッチメント（登録商標）技術は、エッチバック技術とは異なり、ドナーウエハを廃棄せずに再利用できる点で有利である。
前述した２つの技術を同時に使用する他のプロセスが、提案されてきた。
すなわち、特許文献US5882987およびUS6323108は、単結晶Ｓｉベース支持基板とＳｉＧｅ層と酸化された支持基板に対して結合したエピタキシャル成長したＳｉ膜とが連続的に形成されるドナーウエハからＳｅＯＩ構造を形成するプロセス全体を開示している。
結合前にＳｉ支持基板中に脆化領域を形成し、結合後にこの脆化領域でドナーウエハの分離を行なうスマートカット（登録商標）技術が使用される。
したがって、Ｓｉ支持基板の一部とＳｉＧｅ層とエピタキシャル成長したＳｉ膜とが連続的に形成される構造が除去され、アセンブリ全体が酸化された受け基板に対して結合する。
その後、２つの連続する選択エッチング工程がかかる構造上で行なわれることにより、最初に、ＳｉＧｅ層が停止層を形成するようにエッチング液を用いてＳｉ支持基板の残存部分が除去され、その後、Ｓｉ膜が停止層を形成するようにエッチング液を用いてＳｉＧｅ層が除去される。
最終的に得られる構造は、表面にＳｉ層を有するＳｅＯＩ構造である。
このプロセスの主な目的は、シリコン層の品質に不利益を及ぼすような仕上げステップを回避できるプロセスを使用し、非常に薄く、厚さが均一なシリコン層を有するＳｅＯＩ構造を製造することである。
しかし、このプロセスの主な目的は、歪みシリコン層を有するＳｅＯＩ構造を製造することではない。
また、このプロセスの実施中にＳｅＯＩ構造を製造するために使用されるＳｉＧｅ層は、０．０１〜０．２ミクロンの一般的な厚さを有する。以上から分かるように、この厚さは、Ｓｉ支持基板と緩和ＳｉＧｅ層との間のバッファ層の役割を満たすには不十分である。
したがって、ＳｉＧｅ層上にエピタキシャル成長し、最終的なＳｅＯＩ構造のＳｉ層を構成する膜のＳｉは、殆ど歪みが加えられていないか、或いは全く歪みが加えられない。そのため、歪みＳｉ層を備える構造の製造に関連する該文献の主題である、前述した本発明の主な目的を満たして、特にＳｅＯＩ構造における有用な電気的特性から利益を得ることはできない。
したがって、この種のプロセスは、歪みＳｉ層を備える構造の製造に適していないと考えられる。
L. J. Huang等によるＩＢＭの文献（“ウエハボンディングによって形成されるＳｅＯＩ及び高性能電界トランジスタのための層転移”、応用物理学術誌レター、26/02/2001、第７８刊、第９号）は、例えば、単結晶Ｓｉ支持基板とＳｉＧｅバッファ層と緩和ＳｉＧｅ層とが連続して形成されるドナーウエハから、歪みシリコンを有するＳｉ／ＳＧＯＩ構造を製造するプロセスを開示している。
ここで使用されるプロセスでは、緩和ＳｉＧｅ層においてスマートカット（登録商標）技術を使用することにより、酸化された受け基板に対する結合後であって、且つ予め形成された脆化領域での分離後に、緩和ＳｉＧｅを有するＳＧＯＩ構造を製造できる。
最後に、Ｓｉ／ＳＧＯＩ構造を製造するため、歪みＳｉ膜が緩和ＳｉＧｅ層上でエピタキシャル成長する。
この最終的な構造において、緩和材料から成る層（すなわち、ＳｉＧｅ層）は、歪み材料から成る層（すなわち、Ｓｉ膜）の下側にある。このことは、前述したように、特にこの場合に期待される歪み材料層の電子的性能において不利である。
また、かかるプロセスは、例えば絶縁体上にＳｉ／ＳｉＧｅが形成された構造の製造に対して適用が制限されるとともに、例えば絶縁体上に歪みＳｉが形成された構造の製造に対して何ら解決策を与えるものではない。
特許文献WO01/99169は、Ｓｉ基板とＳｉＧｅバッファ層と緩和ＳｉＧｅ層と随意的な歪みＳｉ層またはＳｉＧｅ層とが連続的に形成されるウエハから、随意的な他の歪みＳｉ層またはＳｉＧｅ層上に緩和ＳｉＧｅ層が配置されて成る最終的な構造を製造するプロセスを提案している。
かかる構造を製造するために使用される技術は、ウエハを受け基板に対して結合した後、Ｓｉ基板およびＳｉＧｅバッファ層を選択的にエッチングすることにより、残しておくことが望ましくない材料をウエハから除去することを含む。
この技術によると、特に薄く、厚さが均一な層厚を得ることができるが、化学的なエッチングによりＳｉ基板およびＳｉＧｅバッファ層が破壊されるおそれがある。
したがって、かかるプロセスは、新たな層の転移のためにウエハの一部、特にバッファ層の少なくとも一部を再利用することができない。
特許文献WO02/15244は、転移前に設けられ、緩和ＳｉＧｅ層／歪みＳｉ／ＳｉＧｅ層／バッファＳｉＧｅ層／Ｓｉサブトラクト構造を備えるソースウエハについて記載している。
この場合、転移は歪みＳｉ層のレベルでスマートカット（登録商標）プロセスを行なうことから成る。
かかる条件において、この歪みＳｉ層は犠牲層であり、形成された最終的な構造において有用な層にはなり得ない。
特許文献WO02/15244も同様に、ＳｉＧｅ層を（緩和ＳｉＧｅ層／ＳｉＧｅバッファ層／Ｓｉ基板構造を連続的に備えるソースウエハから）転移させ、且つ転移したＳｉＧｅ上にＳｉ層を成長させた後における歪みＳｉ／ＳＧＯＩ構造の製造について記載している。
かかるプロセスは、絶縁体上に歪みシリコンが形成された簡単な構造の製造に対して解決策を与えない。
前述した不利益およびその他の欠点等を回避するために、本発明の第１の態様は、ドナーウエハから得られる歪み半導体材料から成る薄い層を備える構造を製造する方法であって、前記ドナーウエハは格子定数マッチング層を備え、前記格子定数マッチング層は上側層を備え、前記上側層は第１の格子定数を有する半導体材料から選択される材料から成り、
（ａ）半導体材料から選択される材料から成る膜を前記マッチング層の前記上側層上に成長させるステップであって、前記膜が前記第１の格子定数と実質的に異なる名目格子定数を有する材料から成り、成長した前記膜が、その下側にある前記マッチング層の前記上側層の前記第１の格子定数を維持し、歪みを加えるのに十分に小さな厚みを有するステップと、
（ｂ）前記マッチング層中に脆化領域を形成するステップと、
（ｃ）前記膜上で前記ドナーウエハと受け基板とを結合させるステップと、
（ｄ）前記ドナーウエハの一部を除去するステップであって、前記脆化領域のレベルで分離するためにエネルギを供給することを含み、前記ドナーウエハの一部が前記膜を含み、それにより、製造する構造を形成するステップと、
を含むことを特徴とする構造の製造方法を提案する。
本発明に係るプロセスの他の好ましい態様は以下の通りである：
− ステップ（ｄ）の後、マッチング層の除去されなかった部分の表面上で、表面粗さを補正するためのプロセスを行なう；
− 前記ステップ（ｄ）は、エネルギ供給後に残存する前記マッチング層を除去することを更に含む；
− 残存する前記マッチング層の部分の除去は、前記膜を構成する材料に対して残存する前記マッチング層を選択エッチングする少なくとも１つの工程を含む；
− 膜の材料と略同じ材料を前記膜上で成長させることを更に含む；
− 材料の成長によって肉厚化された前記膜は、
・標準臨界厚さよりも重要な厚さを有し、標準臨界厚さを越えると一般にこの材料の実質的な弾性歪みが止まり；また、
・ 実質的に弾性的な歪みが加えられる；
− 前記ステップ（ａ）の後、少なくとも１つの成長層を前記膜上に成長させるステップが更に行なわれ、これにより、前記膜は実質的に弾性的で歪んだ状態を維持する；
− 前記成長層が前記第１の格子定数とほぼ同じ名目格子定数を有する；
− 前記ステップ（ａ）と前記ステップ（ｃ）との間で、前記膜の歪み状態を実質的に低下させない層を前記膜上に成長させるステップが更に行なわれ、これらの成長層は、前記第１の格子定数を有する層と前記第１の格子定数を有するように歪が加えられた層とがそれぞれ交互に配置されて成る多層構造を形成し、前記膜上に直接に形成される成長層は前記第１の格子定数を有する層である；
− 前記ステップ（ａ）と前記ステップ（ｃ）との間で、前記受け基板と前記ドナーウエハとの間に少なくとも１つの結合層を形成するステップが更に行なわれ、前記結合層は、前記受け基板上および前記ドナーウエハの結合面上の少なくとも一方に形成される；
− 前記結合層がシリカから成る；
− 前記結合ステップ（ｃ）が分子付着（ウエハボンディング）によって行なわれる。
− 前記結合は、結合を強化するために熱処理を伴う；
− 前記脆化領域は、前記ステップ（ｂ）において、原子種を注入深さとほぼ同じ深さで前記マッチング層中に注入することにより形成される；
− 前記ステップ（ａ）の前に、前記膜の下側の層を多孔質化することにより前記ステップ（ｂ）において前記脆化領域が形成される；
− 歪み材料から成る前記膜がシリコンによって形成され、前記マッチング層がシリコンゲルマニウムによって形成され、前記マッチング層は、ゲルマニウム濃度が厚さに伴って拡大するバッファ層と、歪み膜の下側で緩和する上側層とを備える；
− 前記ステップ（ｄ）中のエネルギ供給後に除去されない前記マッチング層の一部は、前記マッチング層の前記上側緩和シリコンゲルマニウム層の少なくとも一部である；
− 前記成長層は、前記マッチング層の前記緩和上側層のゲルマニウム濃度と略同じゲルマニウム濃度を有する緩和シリコンゲルマニウムによって形成されている；
− 前記受け基板がシリコンによって形成されている；
− 前記ウエハがカーボンを含む少なくとも１つの層を備え、前記層中のカーボン濃度が実質的に５０％以下である；
− 前記ウエハがカーボンを含む少なくとも１つの層を備え、前記層中のカーボン濃度が実質的に５％以下である。
第２の態様において、本発明は、前述した方法によって製造される絶縁体上に半導体を形成した以下の構造を提供する：
− 先行する請求項のいずれか１項に記載の方法にしたがって製造される、基板上に半導体を形成した中間構造であって、所定厚の前記半導体が前記マッチング層の一部と前記膜とを含み、前記基板が前記受け基板である中間構造において、前記マッチング層の一部の自由表面は、分離後の脆化領域の表面の特徴を呈していることを特徴とする中間構造；
− 前記マッチング層の残存部分の材料とほぼ同じ半導体材料から成り、前記基板と前記膜との間に配置される層を更に備えることを特徴とする請求項８に記載の方法にしたがって製造される中間構造；
− 前記厚みの半導体が前記膜と前記膜上の多層構造とから成り、前記多層構造は、第１の格子定数を有する層と前記第１の格子定数を有するように歪が加えられた層とがそれぞれ交互に配置されて成り（前記膜に直接に隣接する成長層は第１の格子定数を有する層であり）、前記基板が前記受け基板であり、前記膜が前記多層構造上にあり、前記多層構造が前記基板上に形成されることを特徴とする構造；
− 絶縁体上に半導体を形成した構造であって、その半導体層は、厚さが標準臨界厚さより大きい場合であっても弾性的に歪みが加えられる膜を備え、標準臨界厚さを越えると一般に前記膜の材料の実質的な弾性的な歪みが治まることを特徴とする構造；
− 前記構造の所定厚の前記半導体の下側にある電気的絶縁材料から成る層を備え、これにより、前記構造は、絶縁体上に半導体を形成した構造になることを特徴とする、上記４つの構造のいずれかに記載の構造；
− 前記膜がシリコンから成ることを特徴とする、上記５つの構造のいずれかに記載の構造；
− 前記膜に隣接するＳｉＧｅ層を備えることを特徴とする、上記に記載の構造。
本発明の更なる態様、目的、利点は、本発明の好ましいプロセスの実施に関する以下の詳細な説明から更に明らかとなる。それらは、非制限的な例示として与えられるものであり、添付の図面を参照する。
本発明の主な目的は、歪み材料から成る膜をドナーウエハから受け基板へ転移させるための信頼できるプロセスであって、そのアセンブリが該転移中に膜内の歪みを緩めることなく、所望の電子構造を形成するプロセスを提供することである。
以下、本発明に係るプロセスの一例について説明する。まず始めに、図１ａ，２ａ，３ａ，４ａを参照して、単結晶シリコン支持基板１とＳｉＧｅ格子定数一致層２とから成るドナーウエハ１０について説明する。
“格子定数一致層（格子定数マッチング層）”という表現は、バッファ層として振る舞い、転位等の構造的欠陥が数多く存在しない、実質的に緩和した材料から成る層をその表面上に有するあらゆる構造を示している。
したがって、この例においては、ＳｉＧｅバッファ層と緩和ＳｉＧｅ層とが表面上に連続的に形成されて、ＳｉＧｅマッチング層２を選択することが有益である。
バッファ層は、前述した理由により支持基板１との界面から均一に成長するゲルマニウム濃度を有することが好ましい。その厚さは、表面上で良好な構造的緩和を得るため、一般に１〜３ミクロンである。
緩和ＳｉＧｅ層はバッファ層の表面上にエピタキシ（エピタキシャル成長）によって有意に形成されており、その厚さは場合によっては大きく異なってもよい。一般的な厚さは、０．５〜１ミクロンである。
感知され得る電気的特性を有するべく十分な歪みが加えられるが、過度に歪みが加えられて構造的な欠陥が内部に出現しないようにエピタキシャル成長したＳｉ膜３を、次のステップ（図１ｂ，２ｂ，３ｂまたは４ｂに示す）中に得るためには、緩和ＳｉＧｅ層内のシリコン中のゲルマニウム濃度は一般に１５％〜３０％である。
３０％の限界は現在の技術における一般的な限界であるが、将来、この限界は変わるかもしれない。
図１ｂ，２ｂ，３ｂ，４ｂを参照すると、ＳｉＧｅマッチング層２上に、Ｓｉ膜３が成長している。
Ｓｉ膜３は、ＣＶＤ（化学蒸着）技術およびＭＢＥ（分子線エピタキシ）技術等の周知の技術を使用してエピタキシにより有意に形成される。
膜３のシリコンはマッチング層２により名目格子定数が高められ、その名目格子定数が成長基板の名目格子定数とほぼ一致するため、内部に引っ張り歪みが生じる。
内部結晶構造におけるかかる変化は、シリコン結晶のエネルギ帯構造を改質することにより、荷電粒子（例えば、正孔および電子）の移動性を高める。
したがって、本発明において望ましい電気的特性が得られる。
しかし、かなり薄いＳｉ膜３を形成する必要がある。なぜなら、膜厚が大き過ぎると、シリコンの名目格子定数に向かう歪みの少なくとも相対的な緩和が膜の厚み中に実際に生じるためである。
したがって、膜３の厚さは一般に２０ナノメートル未満であり、好ましくは１０〜２０ナノメートルである。２０ナノメートルを上回ると、本発明における望ましくない歪みの緩和が実質的に生じるおそれがあり、１０ナノメートルを下回ると、特定の電子部品の組み立てに問題を引き起こす膜厚となるおそれがあるためである。
歪みＳｉ膜３を含むこのドナーウエハ１０が形成されると、歪み膜３をドナーウエハ１０から受け基板４上へと転移させ、その全体のアセンブリが前記転移中に膜３内の歪みを緩めることなくその後に所望の電子構造２０を形成する信頼できるプロセスを実施することが１つの難点となる。
この特定の難点を解決するために、幾つかの実施方法が提案される。
第１の実施方法、すなわち、図１ｃおよび図２ｃを参照する本発明に係るプロセスにおいては、歪み膜３の表面に対して受け基板４が付着する。
この受け基板４は、例えばシリコンによって形成されてもよく、或いは他のタイプの材料から成っていてもよい。
受け基板４は、これを歪みＳｉ膜３に密着させて結合することにより付着する。結合においては、基板４と膜３との間で分子付着が有意に行なわれる。
この結合技術及びその変形技術は、特に、Q. Y. Tong、U. Gosele、Wileyによる“半導体ウエハボンディング”（サイエンス・アンド・テクノロジー、インターサイエンス・テクノロジー）と題する文献に記載されている。
結合は、必要に応じて、結合する各面の適当な前処理、熱エネルギの供給および更に別の結合層の供給の少なくとも一方を伴う。
したがって、例えば結合中に行なわれる熱処理により、結合を強化することができる
また、結合は、膜３と受け基板４との間に挿入される結合層によって補強されてもよい。この結合層は、膜３と受け基板４との間に存在する分子結合よりも強い分子結合を、受け基板４の結合面を構成する材料および膜３の両方との間で形成することができる。
したがって、シリコン酸化物（シリカまたはＳｉＯ２とも呼ばれる）は、かかる結合層を形成するために選択されてもよい材料である。これは、シリコン酸化物が膜３のシリコンとの良好な結合性を示すためである。シリカは、ＳｉＯ２を堆積させること、或いは各結合面を熱酸化することにより、膜３上および受け基板４上の少なくとも一方に形成してもよい。
受け基板４の結合面を構成する材料および随意的に形成される結合層の材料の少なくとも一方が電気的に絶縁されていることが有意である。そのため、歪みＳｉ膜３に直接に隣接する絶縁層が存在する。これは、導電材料または半導体材料を膜３に対して直接に隣接させてしまうと、このような２つの材料の組み合わせから成る構造において望まれる電気的効果を実際に弱めてしまう可能性があるためである。
絶縁材料を膜３に隣接させるというこの有意な選択は、最後に形成するのが望ましい構造２０がＳｅＯＩ構造である場合に特に必要となる。この場合、ＳｅＯＩ構造の半導体層は、転移した歪みＳｉ膜３となる。
また、歪みＳｉ膜３に対して結合した受け基板４により、歪みが加えられた膜３のＳｉの歪み構造状態をほぼ維持することができる。これは、その上で歪みＳｉ膜３がエピタキシャル成長するドナーウエハ１０が除去された場合であっても同様であり、膜３中の歪みは、主に、膜３と受け基板４との間に存在する結合力により、転移後に確保される。
したがって、膜３内の歪みを緩和することなく、膜３をドナーウエハ１０から受け基板４上へと転移させることができるため、前述した難点を解決できる。
また、受け基板４は、歪みＳｉ膜３を支持でき、歪みＳｉ膜３が外部から機械的応力を受けないようにする十分に強固な機械的支持体を構成する。
受け基板４が結合すると、歪みＳｉ膜３を受け基板へ転移させて所望の構造２０を形成するために、後述する１つまたは複数の好ましい技術を使用してドナーウエハ１０の一部が除去される。
図１ｄを参照する第１のケースにおいては、歪み膜３に対してマッチング層２側にあるドナーウエハ１０のほぼ全ての部分が除去される。
したがって、基板上に歪みＳｉが形成された最終的な構造が得られ、特に、歪みＳｉ膜３の下にある材料が電気的な絶縁体である場合には、絶縁体上に歪みＳｉが形成された最終的な構造（ここでは、ＳＯＩ構造とも呼ばれる）が得られる。
図２ｄを参照する第２のケースにおいては、支持基板１およびマッチング層２の一部が除去される。
したがって、基板上に歪みＳｉがあり、且つ歪みＳｉ上にＳｉＧｅが形成された最終的な構造が得られ、特に歪みＳｉ膜３の下にある材料が電気的な絶縁体である場合には、絶縁体上に歪みＳｉがあり、且つ歪みＳｉ上にＳｉＧｅが形成された最終的な構造（ＳｉＧｅ／ＳＯＩ構造とも呼ばれる）が得られる。
マッチング層２の一部の除去は、構造２０上にマッチング層２を残存させるように有意に行なわれ、このマッチング層２中には緩和ＳｉＧｅ層の少なくとも一部（前述したマッチング層２を形成する１つの特定の方法にしたがってバッファ層上でエピタキシャル成長した部分）のみが含まれる。
図３ｃおよび図４ｃを参照する、本発明に係るプロセスを実施する第２の方法においては、結合工程の前に歪みＳｉ膜３上にエピタキシ（例えばＣＶＤまたはＭＢＥ）により有意に緩和ＳｉＧｅ層６が成長する。
この層６中のＧｅ濃度は、この層が膜３の歪みに対して更に影響を与えないように、マッチング層２の結合面の近傍にあるＳｉＧｅのＧｅ濃度とほぼ同じであることが有益である。
１つの特定の実施方法においては、ＳｉＧｅ層上に更なる層がエピタキシャル成長されてもよい。例えば、歪みＳｉ層またはＳｉＣ層とＳｉＧｅ層またはＳｉＧｅＣ層とがそれぞれ交互に形成されることにより、多層構造が形成される。
図３ｄおよび図４ｄを参照すると、歪み膜３に結合した受け基板４に関して第１の実施方法で前述した方法とほぼ同じ方法により、緩和ＳｉＧｅ層６上に受け基板４が結合されている。
この時、ドナーウエハ１０の結合面は緩和ＳｉＧｅ層６の自由面である。
なお、第１の実施方法とは異なり、ここでの結合は必ずしも膜３中の歪みを保持する手段のみを構成するものではない。これは、緩和ＳｉＧｅ層６が十分に厚い場合に、これらの２つの層３，６が転移した後、緩和ＳｉＧｅ層６が膜３中の歪みの保持に関連するか、或いは歪みを保証すらする場合があるためである。
したがって、上記の点からＳｉＧｅエピタキシャル層６の厚さを注意深く選択することにより、Ｓｉ層内の更に大きいか、或いは更に小さい歪みの大きさを保持してもよい。
第１の実施方法の場合と同様に、受け基板４が結合した後、歪みＳｉ膜３を受け基板４へ転移させて所望の構造２０を形成するために、後述する１つまたは複数の好ましい技術を使用してドナーウエハ１０の一部が除去される。
図３ｅを参照する第１のケースにおいては、層６に対してマッチング層２側にあるドナーウエハ１０の全ての部分が除去される。
したがって、基板上に緩和ＳｉＧｅが形成され、緩和ＳｉＧｅ上に歪みＳｉが形成された最終的な構造が得られ、特に、緩和ＳｉＧｅ層６の下にある材料が電気的な絶縁体である場合には、絶縁体上に緩和ＳｉＧｅが形成され、且つ緩和ＳｉＧｅ上に歪みＳｉが形成された最終的な構造（ここでは、Ｓｉ／ＳＧＯＩ構造とも呼ばれる）が得られる。
図４ｅを参照する第２のケースにおいては、Ｓｉ支持基板１およびマッチング層２の一部が除去される。
したがって、基板上に緩和ＳｉＧｅが形成され、緩和ＳｉＧｅ上に歪みＳｉが形成され、且つ歪みＳｉ上にＳｉＧｅが形成された最終的な構造が得られ、特に、緩和ＳｉＧｅ層６の下に形成された材料が電気的な絶縁体である場合には、絶縁体上に緩和ＳｉＧｅが形成され、緩和ＳｉＧｅ上に歪みＳｉが形成され、且つ歪みＳｉ上にＳｉＧｅが形成された最終的な構造（ＳｉＧｅ／Ｓｉ／ＳＧＯＩ構造とも呼ばれる）が得られる。
マッチング層２の一部は、構造２０上にマッチング層２を残存させるように有意に除去され、このマッチング層２中には緩和ＳｉＧｅ層の少なくとも一部（前述したマッチング層２を形成する１つの特定の方法を使用してバッファ層上にエピタキシャル成長した部分）のみが存在する。
このように、本発明に係るプロセスによれば、歪み材料層を備える幾つかの構造（例えば図１ｄ，２ｄ，３ｅ，４ｅに示す構造）を形成することができる。この場合、各構造は非常に特有な電気的特性を有する。
図１ｄ，２ｄ，３ｅ，４ｅを参照すると、材料の除去は、かかる構造を形成する最後のステップを構成している。
第１の材料除去工程は、予め脆弱化したマッチング層２の領域でドナーウエハを分離することから成る。
２つの周知の非制限的な技術によって、かかる工程を行なってもよい。
当業者に知られたスマートデタッチメント（登録商標）技術と呼ばれる第１の技術（その内容は、ウエハリダクション技術を扱う多くの研究で見出すことができる）は、原子種（例えば水素イオン）を注入した後、この注入された領域（後に、脆化領域を形成する）を熱処理および機械的処理の少なくとも一方、或いは他のエネルギ供給に晒して、脆化領域で分離を行なうことから成る。
マッチング層２において形成される脆化領域から分離することにより、殆どのウエハ１０を除去して、マッチング層２の残存部分と、歪みＳｉ層３と、層６等の随意的にエピタキシャル成長した層と、随意的な結合層と、受け基板４とを備える構造を得ることができる。
第２の技術は、例えば特許文献EP-A-0849788に記載されているように少なくとも１つの多孔質層を形成することにより弱い界面を得た後、この弱い層を機械的な処理または他のエネルギ供給に晒して、この脆弱層で分離を行なうことから成る。
多孔質シリコンから成る脆弱層は、支持基板１中に形成され、支持基板１とマッチング層２との間に形成され、マッチング層２中（例えば、バッファ層と緩和層との間）に形成され、あるいは、マッチング層２上（すなわち、マッチング層２と歪みＳｉ膜３または随意的な緩和ＳｉＧｅ層６との間）に形成される。
支持基板１中に脆弱層を形成するため、単結晶Ｓｉ支持基板上に多孔質層が有意に成長した後、多孔質層上で第２の成長が行なわれ、それにより、支持基板のＳｉとほぼ同じ格子定数を有する無孔質Ｓｉ層が成長する。この場合、支持基板１は、支持基板と、多孔質層と、無孔質Ｓｉ層とから成る。
脆弱層を分離することにより、ウエハ１０の少なくとも一部を除去することができ、それにより、ウエハ１０の随意的な残存部分と、歪みＳｉ膜３と、層６等の随意的にエピタキシャル成長した層と、随意的に挿入された結合層と、受け基板４とを備えた構造を得ることができる。
分離後に残存する多孔質シリコンを除去するため、エッチング工程または熱処理等のウエハ１０の処理が有意に行なわれる。
多孔質層が支持基板１中にある場合には、その後にラッピング、化学機械研磨、および選択化学エッチングのいずれかが有意に行なわれ、支持基板１の残存部分が除去される。
かかる２つの非制限的な技術により、ウエハ１０の実質的部分を一括して迅速に除去することができる。
また、かかる２つの非制限的な技術により、ウエハ１０の除去された部分を、例えば本発明に係るプロセス等の他のプロセスでも再利用できる。
このように、除去される部分が支持基板である場合には、支持基板１の表面が研磨された後、マッチング層２、膜３、随意的なＳｉＧｅ層６および他の層のいずれかを再形成するための工程が前述したように行なわれてもよい。
除去される部分が支持基板１およびマッチング層２の少なくとも一部である場合には、マッチング層２の残存部分の表面が研磨された後、マッチング層２、膜３、ＳｉＧｅ層６および他の層のいずれかの、想定される再形成が前述したように行なわれてもよい。
例えば前述した２つの技術のいずれかにしたがってウエハ１０を分離した後に行なわれる第２の材料除去工程は、表面の欠陥を補正し、或いは必要に応じてマッチング層２の残存部分を除去することから成る。
マッチング層２の残存部分の全てを除去する（図１ｄおよび図３ｅ参照）ことが望ましい場合、この材料除去工程は、歪みＳｉ膜３がエッチングを殆ど受けないか、或いは全く受けないように選択化学エッチングを施してエッチング停止層を形成することにより行なわれてもよい。
この場合、マッチング層２の残存部分は、歪みＳｉ膜３に対して実質的な選択性を有するエッチング液、例えばＨＦ／Ｈ２Ｏ２／ＣＨ３ＣＯＯＨ（約１／１０００の選択性）またはＨＮＡ（フッ化水素硝酸酢酸溶液）を含む溶液を使用するウェットエッチングによりエッチングされてもよい。
材料を除去するために、プラズマエッチングやスパッタリング等のドライエッチング工程を行なってもよい。
この化学的な方法は、薄い層を非常に迅速に除去でき、ウエハの分離後に一般に行なわれる化学機械研磨仕上げ工程の使用を回避できるという主要な利点を有する。
したがって、この化学的な方法によれば、そのエピタキシ中に得られる歪みＳｉ膜３の表面を良質に維持できるとともに、歪みＳｉ膜の厚さ均一性を良好に維持することができる。また、材料除去が１つの化学的な工程によって完了する場合には、機械的な仕上げ工程を行なう必要がなくなる。すなわち、かかる機械的な仕上げ工程を行わなければならなくなる可能性が高い歪み硬化領域等の欠陥の発生が防止される。
しかし、幾つかの特定の場合には、小さな表面粗さを補償するためにソフトポリッシングを使用する。
しかし、特に厚い層が除去される場合には、これに先行して、機械的または化学機械的アブレーションによってマッチング層２の残存部分をラッピングおよび化学機械研磨（ＣＭＰ）の少なくとも一方により、化学エッチング工程が有意に行なわれてもよい。
マッチング層の一部５を残しておく（図２ｄおよび図４ｅ参照）ことが望ましい場合には、熱処理または研磨、好ましくは化学機械研磨（ＣＭＰ）を選択するとウエハ１０の分離中に生じるおそれがある、粗さ及び厚さの均一性を除去することが有益である。
しかし、マッチング層２中に存在するＧｅ濃度（マッチング層２の厚さに伴って拡大する）に対するエッチング選択性が使用されてもよい。この場合、エッチングはマッチング層２内にある緩和層上で速度が落ちるか、或いは停止する。
ＴＭＡＨを含む溶液を用いるウェットエッチングは、例えば、かかる選択エッチングを行なうのに非常に適している。この場合、マッチング層２の緩和層は２０％〜３０％のゲルマニウム濃度を有する。
かかる技術は、本明細書の一実施例によって提案されるが、何ら限界を規定するものではない。本発明は、本発明に係るプロセスにしたがってドナーウエハ１０から材料を除去するのに適した全てのタイプの技術を対象としている。
構造２０の１つの特定の実施形態においては、多層構造を形成するために、１つまたは複数のエピタキシャル堆積、例えばＳｉＧｅ層またはＳｉＧｅＣ層のエピタキシャル堆積、あるいは、歪みＳｉまたはＳｉＣ層のエピタキシャル堆積、あるいは、ＳｉＧｅ層またはＳｉＧｅＣ層と歪みＳｉ層またはＳｉＣ層とを交互に連続させるエピタキシャル堆積がドナーウエハ１０上で行なわれてもよい。
随意的に、Ｓｉを厚くするため、膜３上でＳｉ成長が行なわれる。
かかるＳｉ成長を行なう第１の利点は、膜の当初の厚さが増すことである。それにもかかわらず、ソフトポリッシングエッチングまたはイベントクリーニング工程によって薄肉化されてもよい。
第２の利点は、絶縁層が膜３の下側にあり、例えばＳｉＯ２またはＳｉ３Ｎ４のように粘性材料から成る場合に関連する。この場合、膜３の弾性応力を失うことなく膜３の厚さが“標準Ｓｉ臨界厚さ”よりも大きくなるように膜３を肉厚にすることができる。
“標準Ｓｉ臨界厚さ”は、膜３の応力比の値と、その上で膜３が成長するＳｉ１−ＸＧｅＸ基板のＧｅ濃度（すなわち、ｘの値）をこの応力比と直接に関連付けることができるという事実とから見出すことができる。すなわち、膜３の成長後に膜３の応力比が変わらなかった場合、関連するＧｅ濃度は、転移前に膜３が成長したＳｉ１−ＸＧｅＸ基板のＧｅ濃度である。
したがって、膜３の“標準臨界厚さ”値は、その上で膜３が成長するＳｉ１−ＸＧｅＸ基板のＧｅ濃度と直接に関連付けることができる。この場合、“標準臨界厚さ”の幾つかの例は、Friedrich Schafflerの“移動性が高いＳｉ構造およびＧｅ構造”（“半導体サイエンステクノロジー”12（1997）1515-1549）において見出すことができる。
したがって、本出願人は、粘性材料層とこの粘性材料層上の歪みＳｉ膜３とを含む構造においては、膜３の臨界厚さ（この臨界厚さを超えると、膜３は主に弾性的に歪まなくなる）が一般にその標準臨界厚さよりも大きいことに気付いた。
この特性は、Ｓｉ内部応力と適応しなければならない絶縁層の粘性に起因していてもよい。
このように、応力を実質的に損失することなく、膜３の厚さを約６０ナノメートル拡大できることが経験により分かった。
厚い歪みＳｉ層は、その後、活性層として使用することができる（したがって、かかる材料が示す電子の高い移動性を利用する）。
最終的な構造が完成した後、ドナーウエハ１０と受け基板４との間の結合界面を更に強化するため、例えばアニーリング工程のような仕上げ処理等の仕上げステップが随意的に行なわれてもよい。
本発明は、ＳｉＧｅ格子定数マッチング層２に限定されず、その範囲は、他のタイプのIII−Ｖ型材料またはエピタキシャル成長した膜３の材料、または別の半導体材料に歪みを加えることができる他の材料によってマッチング層を形成することにも及ぶ。
最後に、本発明は、歪みシリコン膜３の転移のみでなく、一般に、本発明のプロセスによって歪みが加えられ、転移され得るあらゆるタイプの半導体から成る膜の転移に関するものである。
半導体層中にカーボン等の他の構成要素が加えられてもよい。この場合、当該層中のカーボン濃度は実質的に５０％以下であり、更に好ましくは５％以下である。
本発明に係る歪みシリコンから成る薄い層を備える電子構造を製造するための、第１のプロセスの様々なステップを示す図。 本発明に係る歪みシリコンから成る薄い層を備える電子構造を製造するための、第２のプロセスの様々なステップを示す図。 本発明に係る歪みシリコンから成る薄い層を備える電子構造を製造するための、第３のプロセスの様々なステップを示す図。 本発明に係る歪みシリコンから成る薄い層を備える電子構造を製造するための、第４のプロセスの様々なステップを示す図。
符号の説明
１ 支持基板
２ 格子定数マッチング層
３ 膜
４ 受け基板
６ 成長層
１０ ドナーウエハ
２０ 中間構造

Claims (23)

  1. ドナーウエハ（１０）から得られる歪み半導体材料から成る薄い層を備える構造を製造する方法であって、前記ドナーウエハ（１０）が格子定数マッチング層（２）を備え、前記格子定数マッチング層が上側層を備え、前記上側層が第１の格子定数を有する半導体材料から選択される材料から成る方法において、
    （ａ）半導体材料から選択される材料から成る膜（３）を前記マッチング層（２）の前記上側層上に成長させるステップであって、前記膜（３）が前記第１の格子定数と異なる名目格子定数を有する材料から成り、成長した前記膜が、その下側にある前記マッチング層の前記上側層の前記第１の格子定数を維持し、歪みを加えるのに十分に小さな厚みを有するステップと、
    （ｂ）前記マッチング層（２）中に脆化領域を形成するステップと、
    （ｂ’）粘性を有する材料から成る層を、受け基板（４）の表面上に形成するステップと、
    （ｃ）前記膜（３）上で前記ドナーウエハ（１０）と前記受け基板（４）とを結合させるステップと、
    （ｄ）前記ドナーウエハ（１０）の一部を除去するステップであって、前記脆化領域のレベルで分離するためにエネルギを供給することを含み、前記ドナーウエハ（１０）の一部が前記膜（３）を含むステップと、
    （ｄ’）前記ステップ（ｄ）において残存する前記マッチング層（２）を除去した後、前記膜（３）と同じ材料を前記膜（３）上で成長させるステップと、
    を備えており、
    材料の成長によって肉厚化された前記膜（３）は、
    標準臨界厚さよりも大きな厚さを有し、標準臨界厚さを越えると一般にこの材料の弾性歪みが止まり、
    弾性的に歪んでいる、
    ことを特徴とする構造の製造方法。
  2. 前記ステップ（ｄ）の後、前記マッチング層の除去されなかった部分（５）の表面上で、表面粗さを補正するためのプロセスが行なわれることを特徴とする、先行する請求項１に記載の構造の製造方法。
  3. 前記ステップ（ｄ）は、前記エネルギ供給後に残存する前記マッチング層（２）を除去することを更に含むことを特徴とする、請求項１に記載の構造の製造方法。
  4. 残存する前記マッチング層の部分の除去は、前記膜（３）を構成する材料に対して残存する前記マッチング層（２）を選択エッチングする少なくとも１つの工程を含むことを特徴とする、請求項３に記載の構造の製造方法。
  5. 前記ステップ（ａ）の後、少なくとも１つの成長層（６）を前記膜（３）上に成長させるステップが更に行なわれ、これにより前記膜（３）は弾性的で歪んだ状態を維持することを特徴とする、請求項１乃至請求項４のいずれかに記載の構造の製造方法。
  6. 前記成長層（６）が前記第１の格子定数と同じ名目格子定数を有することを特徴とする、請求項５に記載の構造の製造方法。
  7. 前記ステップ（ａ）と前記ステップ（ｃ）との間で、前記膜（３）の歪み状態を実質的に低下させない層を前記膜（３）上に成長させるステップが更に行なわれ、これらの成長層は、前記第１の格子定数を有する層と前記第１の格子定数を有するように歪みが加えられた層とがそれぞれ交互に配置されて成る多層構造を形成し、前記膜（３）上に直接形成される成長層（６）は前記第１の格子定数を有する層であることを特徴とする、請求項１乃至請求項６のいずれかに記載の構造の製造方法。
  8. 前記ステップ（ａ）と前記ステップ（ｃ）との間で、前記受け基板（４）と前記ドナーウエハ（１０）との間に少なくとも１つの結合層を形成するステップが更に行なわれ、前記結合層は、前記受け基板（４）上および前記ドナーウエハ（１０）の結合面上の少なくとも一方に形成されることを特徴とする、請求項１乃至請求項７のいずれかに記載の構造の製造方法。
  9. 前記結合層がシリカから成ることを特徴とする、請求項８に記載の構造の製造方法。
  10. 前記結合ステップ（ｃ）が分子付着（ウエハボンディング）によって行なわれることを特徴とする、請求項１乃至請求項９のいずれかに記載の構造の製造方法。
  11. 前記結合は、結合を強化するために熱処理を伴うことを特徴とする、請求項１乃至請求項１０のいずれかに記載の構造の製造方法。
  12. 前記脆化領域は、前記ステップ（ｂ）において、原子種を所定の深さで前記マッチング層（２）中に注入することにより形成されることを特徴とする、請求項１乃至請求項１１のいずれかに記載の構造の製造方法。
  13. 前記ステップ（ａ）の前に、前記膜（３）の下側の層を多孔質化することにより前記ステップ（ｂ）において前記脆化領域が形成されることを特徴とする、請求項１乃至請求項１１のいずれかに記載の構造の製造方法。
  14. 歪み材料から成る前記膜（３）がシリコンによって形成され、前記マッチング層（２）がシリコンゲルマニウムによって形成され、前記マッチング層（２）は、ゲルマニウム濃度が厚さに伴って拡大するバッファ層と、歪み膜（３）の下側で緩和される上側層とを備えることを特徴とする、請求項１乃至請求項１３のいずれかに記載の構造の製造方法。
  15. 前記ステップ（ｄ）中のエネルギ供給後に除去されない前記マッチング層の一部（５）は、前記マッチング層（２）の前記上側緩和シリコンゲルマニウム層の少なくとも一部であることを特徴とする、請求項１４に記載の構造の製造方法。
  16. 前記成長層（６）は、前記マッチング層（２）の前記緩和上側層のゲルマニウム濃度と略同じゲルマニウム濃度を有する緩和シリコンゲルマニウムによって形成されることを特徴とする、請求項５乃至請求項７のうちのいずれかと組み合わされる、請求項１４又は請求項１５に記載の構造の製造方法。
  17. 前記受け基板（４）がシリコンによって形成されることを特徴とする、請求項１乃至請求項１６のいずれかに記載の構造の製造方法。
  18. 前記ウエハ（１０）がカーボンを含む少なくとも１つの層を備え、前記層中のカーボン濃度が実質的に５０％以下であることを特徴とする、請求項１乃至請求項１７のいずれかに記載の構造の製造方法。
  19. 前記ウエハ（１０）がカーボンを含む少なくとも１つの層を備え、前記層中のカーボン濃度が実質的に５％以下であることを特徴とする、請求項１８に記載の構造の製造方法。
  20. 請求項１に記載の方法にしたがって製造される、絶縁体上に半導体を形成した構造であって、その薄い歪み半導体層は、弾性的に歪んでいる膜（３）を備え、前記膜（３）の厚さは標準臨界厚さより厚く、前記標準臨界厚さを越えると一般に前記膜（３）の材料の弾性的な歪みが止まることを特徴とする構造。
  21. 前記受け基板（４）と前記膜（３）との間に、電気的絶縁材料から成る層を備えることにより、前記構造は、絶縁体上に半導体を形成した構造になることを特徴とする、請求項２０に記載の構造（２０）。
  22. 前記膜（３）がシリコンから成ることを特徴とする、請求項２０又は請求項２１に記載の構造。
  23. 前記受け基板（４）と前記膜（３）との間に、前記膜（３）と隣接するＳｉＧｅ層を備えることを特徴とする、請求項２２に記載の構造。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030227057A1 (en) 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7282449B2 (en) 2004-03-05 2007-10-16 S.O.I.Tec Silicon On Insulator Technologies Thermal treatment of a semiconductor layer
FR2867310B1 (fr) * 2004-03-05 2006-05-26 Soitec Silicon On Insulator Technique d'amelioration de la qualite d'une couche mince prelevee
FR2867307B1 (fr) 2004-03-05 2006-05-26 Soitec Silicon On Insulator Traitement thermique apres detachement smart-cut
US7217949B2 (en) * 2004-07-01 2007-05-15 International Business Machines Corporation Strained Si MOSFET on tensile-strained SiGe-on-insulator (SGOI)
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
FR2881877B1 (fr) * 2005-02-04 2007-08-31 Soitec Silicon On Insulator Transistor a effet de champ multi-grille a canal multi-couche
JP4654710B2 (ja) * 2005-02-24 2011-03-23 信越半導体株式会社 半導体ウェーハの製造方法
KR100714822B1 (ko) * 2005-07-29 2007-05-04 한양대학교 산학협력단 에스오아이 웨이퍼의 제조 방법
FR2892733B1 (fr) * 2005-10-28 2008-02-01 Soitec Silicon On Insulator Relaxation de couches
FR2883661B1 (fr) * 2006-05-04 2008-04-25 Soitec Silicon On Insulator Transistor a effet de champ multi-grille a canal multi-couche
WO2008149699A1 (en) * 2007-06-01 2008-12-11 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor substrate and semiconductor device
US8178419B2 (en) 2008-02-05 2012-05-15 Twin Creeks Technologies, Inc. Method to texture a lamina surface within a photovoltaic cell
CN103165512A (zh) * 2011-12-14 2013-06-19 中国科学院上海微系统与信息技术研究所 一种超薄绝缘体上半导体材料及其制备方法
US8916954B2 (en) 2012-02-05 2014-12-23 Gtat Corporation Multi-layer metal support
US8841161B2 (en) 2012-02-05 2014-09-23 GTAT.Corporation Method for forming flexible solar cells
US8785294B2 (en) 2012-07-26 2014-07-22 Gtat Corporation Silicon carbide lamina
WO2014022722A2 (en) * 2012-08-02 2014-02-06 Gtat Corporation Epitaxial growth on thin lamina
US8946054B2 (en) 2013-04-19 2015-02-03 International Business Machines Corporation Crack control for substrate separation
JP7201141B2 (ja) * 2016-01-20 2023-01-10 マサチューセッツ インスティテュート オブ テクノロジー キャリア基板上のデバイスの製造
FR3051595B1 (fr) * 2016-05-17 2022-11-18 Soitec Silicon On Insulator Procede de fabrication d'un substrat de type semi-conducteur contraint sur isolant
FR3051596B1 (fr) * 2016-05-17 2022-11-18 Soitec Silicon On Insulator Procede de fabrication d'un substrat de type semi-conducteur contraint sur isolant
US11559438B2 (en) 2017-11-15 2023-01-24 Smith & Nephew Plc Integrated sensor enabled wound monitoring and/or therapy dressings and systems

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3942672B2 (ja) * 1996-04-12 2007-07-11 キヤノンアネルバ株式会社 基板処理方法および基板処理装置
US5906951A (en) * 1997-04-30 1999-05-25 International Business Machines Corporation Strained Si/SiGe layers on insulator
JP4476390B2 (ja) * 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6323108B1 (en) * 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers
JP4226175B2 (ja) * 1999-12-10 2009-02-18 富士通株式会社 半導体装置およびその製造方法
KR100429869B1 (ko) * 2000-01-07 2004-05-03 삼성전자주식회사 매몰 실리콘 저머늄층을 갖는 ｃｍｏｓ 집적회로 소자 및기판과 그의 제조방법
WO2001054202A1 (en) * 2000-01-20 2001-07-26 Amberwave Systems Corporation Strained-silicon metal oxide semiconductor field effect transistors
AU2001268577A1 (en) * 2000-06-22 2002-01-02 Massachusetts Institute Of Technology Etch stop layer system
WO2002015244A2 (en) * 2000-08-16 2002-02-21 Massachusetts Institute Of Technology Process for producing semiconductor article using graded expitaxial growth
US6524935B1 (en) * 2000-09-29 2003-02-25 International Business Machines Corporation Preparation of strained Si/SiGe on insulator by hydrogen induced layer transfer technique
WO2002071493A2 (en) * 2001-03-02 2002-09-12 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed cmos electronics and high speed analog
US6603156B2 (en) * 2001-03-31 2003-08-05 International Business Machines Corporation Strained silicon on insulator structures

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