CN1971850A - 层的弛豫 - Google Patents

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Abstract

本发明提出一种用于电子学、光学或光电子学应用的弹性无应变晶体材料层的形成方法，其特征在于，该方法使用包括第一晶体层和第二晶体层的结构来实施，第一晶体层在拉力下(或分别在压力下)弹性应变以及第二晶体层在压力下(或分别在拉力下)弹性应变，第二层与第一层相邻，其中该方法包括在两层之间的扩散步骤以使两层各自成分间的差别逐渐地降低直到它们基本相同，然后这两层形成总体上具有均匀组成的晶体材料最终单层，其中最初选择这两层各自的组成、厚度和应变程度，以使得在扩散后构成最终层的材料总体上不再显示弹性应变。

Description

层的弛豫
技术领域
本发明涉及用于电子学、光学或光电子学应用的无应变晶体材料层的形成，更特别地本发明涉及包括所述层的结构的制造。
背景技术
当层的晶体结构在拉力或压力下(under tension or in compression)弹性应变时所述层在本文中被称为“应变的”，结果是其晶格参数基本不同于其组成材料的标称晶格参数，材料的标称晶格参数是其在块体形式和单晶条件下的晶格参数。
相反，如果层的组成晶体材料的晶格参数与其标称晶格参数基本一致，则层被称为“完全弛豫的(relaxed)”或“无应变的”。
因此，当无应变层在受到诸如热应力的外应力时其具有稳定的结晶结构。
能够在块体晶片中直接发现这种无应变层。然而，块体材料的制造局限于小部分材料，如硅、AsGa、锗、蓝宝石或其他。
为了制造由其他类型材料构成的无应变层，已知可以通过在衬底和层之间插入缓冲层而在由另一种晶体材料构成的块体衬底上在同一晶片中形成这样的层。
在这种构造中，“缓冲层”可理解为是使所形成层的晶格参数适应衬底的晶格参数的过渡层。这种缓冲层因此可以具有随着深度渐变的组成(composition)，缓冲层组分的渐变于是与介于衬底和所形成层的各自晶格参数之间的其晶格参数渐变直接相关。
可提及的一个实例是通过SiGe缓冲层从块体硅衬底形成SiGe层，该SiGe缓冲层具有在衬底和SiGe层之间逐渐增大的锗成分。
这样，“缓冲层”可以用于制造由不以或几乎不以块体形式存在的材料构成的无应变层。
此外，有利的是将所述无应变层结合到绝缘体上半导体结构，绝缘体上半导体结构由此包括在电绝缘层上的无应变层，所述绝缘材料包括块体衬底(例如玻璃衬底)或构成插入在无应变层和相邻块体衬底之间的厚层(诸如SiO2或Si3N4层)。这种绝缘体上半导体结构与块体结构相比具有更好的电和/或光学特性，因此改善了制造在无应变层中的组件的性能。
绝缘体上半导体层通常由从施主晶片到接收晶片的层转移制造，该施主晶片可以是块体或复合物，诸如包括缓冲层和次外延无应变层的晶片。
所述层转移技术包括晶片键合(bonding)步骤，施主晶片与接收晶片键合，然后是除去(lifting off)施主晶片的部分以在接收晶片上仅留下所述转移层的步骤。
例如，可通过以下方式缩减所述施主晶片：使用已知的如“回抛光(polish-back)”和/或“回蚀(etch-back)”的技术来化学-机械侵蚀背部(例如通过抛光、研磨、化学-机械平坦化、化学蚀刻、选择性化学蚀刻等)，或使用技术人员已知的称为Smart Cut的技术(例如，可以参考Jean-Pierre Colinge的题为“Silicon-on-Insulator Technology：Materials to VLSI，2ndEdition”的著作，Kluwer Academic Publishers，pp50-51)在待切割区域注入原子后切割施主晶片。
在国际专利申请WO-A-01/99169中描述了使用回蚀技术从包括缓冲层的复合施主晶片上转移无应变SiGe层的技术。
然而，所述无应变层转移技术是费时、昂贵的，并且导致在转移后施主晶片的损失。
WO-A-02/27783描述了Smart Cut技术用于转移无应变SiGe层。这种技术使得可恢复施主晶片被除去的部分用于可能的再利用。
然而，所述层转移不能保证其厚度的极好均一性，而且必须实施额外的抛光步骤以提高短程均一性。然而，所述抛光降低了长程均一性(即，在晶片中心和边缘之间测定的均一性)。
WO-A-02/15244和WO-A-04/06327描述了从包括位于缓冲层和无应变SiGe层之间的应变Si层的施主晶片转移无应变SiGe层的方法。该方法包括将无应变SiGe层和应变Si层转移到接收晶片上，然后选择性地移除与无应变SiGe层相对的应变Si层。这使用Smart Cut技术且不用进行最终抛光而生成了具有短程和长程均一性的最终无应变SiGe层。
然而，在转移应变Si层的过程中，施加了热处理并且可能会引起锗扩散到应变Si层中，因此降低了最终化学蚀刻必需的在应变Si层和无应变SiGe层之间的选择性。假定应变Si层是薄的，则选择性的损失可导致无应变SiGe受侵蚀，并因此导致其质量和短程厚度均一性的降低。
发明内容
本发明的主要目的是通过提出一种具有良好厚度均一性的完全弛豫层的形成方法以克服所有上述缺点。
本发明的另一个目的是制造具有无应变晶体材料层以及良好厚度均一性的绝缘体上半导体层。
本发明提出一种用于电子学、光学或光电子学应用的弹性无应变晶体材料层的形成方法以实现上述目的，其特征在于该方法是从包括在拉力下(或分别在压力下)弹性应变的第一晶体层和在压力下(或分别在拉力下)弹性应变的第二晶体层的结构实施的，该第二层与第一层相邻，其特征在于，该方法包括在这两层之间的扩散步骤以使这两层的各自组成之间的差别逐渐地降低直到它们相同，于是这两层形成总体上具有均匀组成的晶体材料的最终单层，其特征还在于最初选择这两层各自的组成、厚度和应变程度，以使得扩散后构成最终层的材料总体上不再显示弹性应变。
形成无应变层的该方法的其它特征如下所示：
·第一和第二应变层的晶格参数分别等于构成最终层的材料的标称晶格参数；
·第二层是在第一层上外延生长的层；
·第一层和第二层在它们各自的组成中具有至少一种相同的元素；
·第一层由Si1-xGex形成，第二层由Si1-yGey形成而最终层由Si1-zGez形成， x和 y分别在0(包括0)到1(包括1)的范围内， x明显不同于 y，且：
z＝(x*th1+y*th2)/(th1+th2)
th1是第一层的厚度；
th2是第二层的厚度；
以及第一和第二应变层的各自晶格参数分别等于Si1-zGez的标称晶格参数；
·所述结构还包括位于这两个晶体层之下的非晶材料层；
·该非晶材料层是电绝缘的；
·该非晶材料层至少包括如下材料之一：SiO2、Si3N4、SixOyNz；
·通过热处理实施扩散。
在第二方面，本发明提供一种包括用于电子学、光学或光电子学应用的弹性无应变晶体层的结构的制造方法，其特征在于包括以下步骤：
·在第一晶体层上晶体生长第二晶体层，该第一晶体层在拉力下(或分别在压力下)弹性应变，因此第二层通过第一层在压力下(或分别在拉力下)弹性应变，以及选择第二层的厚度在参考厚度的量级，该参考厚度相应于这样的厚度：使得组成第二层的元素的组合(assembly)与组成第一层的元素的组合一旦结合在一起，能够形成总体上无应变的均匀层；
·在两层之间扩散元素以使两层各自组成之间的差别逐渐地降低直到它们相同，然后这两层形成总体上具有均匀的且弹性无应变的组成的晶体材料最终单层，制造了至少部分的所述结构。
制造包括无应变层的结构的该方法的其它特征如下：
·选择第一层的晶格参数基本上等于组成最终层的材料的标称参数；
·还进行晶体生长以使第二层的厚度小于或等于临界厚度，超出该临界厚度则弹性应变会显著驰豫；
·而且，在晶体生长步骤之前，第一层与接收衬底键合，最终形成的所述结构由此包括所述最终层和所述接收衬底；
·键合通过在一个和/或另一个待键合面上形成的键合层实施；
·键合层包括下列两种材料中的至少之一：SiO2、Si3N4；
·键合是分子的且然后由合适的热处理加强；
·第一层在键合时包含在晶片中，且该方法还包括，在键合和晶体生长步骤之间，除去不包含第一层的晶片部分；
·通过至少一种下列技术除去不包含第一层的晶片部分：研磨、化学机械平坦化(CMP)、选择性CMP、化学蚀刻、选择性化学蚀刻；
·键合之前，本方法还包括，将原子种类注入到晶片中以在晶片中在基本上等于第一层厚度的深度处生成弱区；以及通过使弱区经受能够使弱键合断裂的应力而除去晶片部分，从而从晶片剩余部分分离所述第一层；
·而且，在除去部分的晶片和晶体生长之间，实施精整(finishing)第一层表面的步骤从而为第二层的晶体生长准备其表面；
·第一层由Si1-xGex形成，第二层由Si1-yGey形成而最终层由Si1-zGez形成， x和 y分别在0(包括0)到1(包括1)的范围内， x明显不同于 y，且：
z＝(x*th1+y*th2)/(th1+th2)
th1是第一层的厚度；
th2是第二层的厚度；
以及第一应变层的晶格参数基本等于Si1-zGez的标称晶格参数；
·第一层由应变Si形成并包括在应变的绝缘体上硅衬底(sSOI)中。
附图说明
本发明的其他特征、目的和优点记载在以下非限定性的说明中，并通过下列附图说明：
图1A-1C表示根据本发明制造包括无应变层的结构的方法中的不同步骤。
图2A和2B分别表示根据本发明在扩散前和后的绝缘体上半导体结构。
图3A-3E表示根据本发明制造包括无应变层的特定结构的方法中的不同步骤。
具体实施方式
本发明的方法包括在两个弹性应变晶体层之间的扩散步骤，从而形成具有弹性无应变均一组成的最终单晶体层。
在图1A中，所述无应变层由结构30形成，该结构30包括在拉力1(在图中由发散箭头表示拉力)下弹性应变的第一晶体层和在压力2(在图中由会聚箭头表示压力)下弹性应变的第二晶体层，第二层2与第一层1相邻。
在本发明的可选构造中，相反地，第一层1可以在压力下而第二层2在拉力下，而不用对然后进行的扩散步骤作任何改变。
结构30可以仅通过两层1和2形成，或其可包括在该两层1和2中的一个和/或另一个的一面上的支撑(比如加强层(stiffener)或生长衬底)。
在第一构造中，层2具有已在层1上外延生长的层的特征，于是所述层是生长衬底。或者，层1可具有在层2上外延生长层的特征，所述层于是用作生长衬底。
外延层的晶体生长可以使用已知的LPD、CVD和MBE(分别为低能沉积、化学气相沉积和分子束外延)技术获得。
为避免在外延生长层中出现塑性类型缺陷，同时保证想要的弹性应变，理想的是外延生长层的厚度低于临界厚度，该临界厚度基本确定为组成该两层1和2各自材料的标称晶格参数的差异的函数。该临界厚度可以由现有知识和出版物确定。作为实例，可以参考FriedrichSchaffler的文献“High Mobility Si and Ge Structures”(“SemiconductorScience Technology”12(1997)1515-1549)，从而确定对于Si1-xGex的层1和Si1-yGey( x不同于 y)的层2的临界厚度。
在第二构造中，已使用已知的键合技术(更多的细节可参见，例如，“Semiconductor Wafer Bonding Science and Technology”by Q.-Y.Tong and U.Gsele-a Wiley Interscience publication，Johnson Wiley&Sons，Inc)将层1和2键合到一起。因此，例如，可以选择亲水表面或致使亲水的表面的分子键合，或在对两个欲键合表面中的一个和/或另一个等离子体处理后键合，随后是传统的退火或RTA处理(快速热退火)。
在层1和2这两层互相键合的情况下，有必要选择键合技术，该技术不易受影响而防碍根据本发明随后进行的在这两层1-2之间的扩散。特别地，以已知的方法小心地准备欲键合的表面以有效地光滑并清洁所述表面，以使其不再具有可干扰扩散的污染物和单独颗粒。可以实施适于清洁欲键合表面的化学处理，如弱化学蚀刻、RCA处理、臭氧浴、漂洗等。也可以实施机械或化学-机械处理，如抛光、研磨、CMP(化学机械平坦化)或原子种类轰击。进一步地，键合将在没有(例如SiO2或Si3N4类型的)键合层或者有薄到基本上不能阻止或减缓层1和2之间扩散的键合层的条件下进行。
选择这两层1和2各自的组成、厚度和应变程度，使得进行扩散后，构成欲形成的最终无应变层的材料总体上不再弹性应变。
特别地，应变层1和2的晶格参数有利地分别等于构成欲形成的最终层的材料的标称晶格参数。
特别地，有利地选择应变层1和2各自的组成和厚度，以使得一旦将这两层1和2扩散到最终层中而实现均一性，最终层具有所期望的组成。
参考图1B，本方法包括在这两层1和2之间的扩散步骤，以使得它们各自组成之间的差别逐渐降低。
因此，该现象导致在层1和2的材料的构成元素之间的位移(displacements)，以逐渐降低它们在组成方面的差别(图中以箭头表示层1和2之间的位移)。
通过热处理有利地进行扩散，在一个或多个时间段内分别采用合适的一个或多个预先设定温度以获得所期望的结果，即，弹性无应变的最终层。作为实例，热处理可以在900℃至1200℃范围内的温度进行30分钟(min)至几小时(h)。
图1C示出了进行扩散后的结果：层1和2各自的组成基本上彼此相同，于是这两层1和2形成单一的最终层3，该层由具有均匀的且弹性无应变的组成的晶体材料形成。
在本发明的特别构造中，构成层1和2的材料最初可在其各自组成中具有至少一种相同的元素。因此，如果这两层1或2中的一层的组成包含这种元素比另一层多，则这种元素从该第一层到另一层就会发生更多的扩散，从而使该整体的组成均一化。
作为实例，考虑第一层1由Si1-xGex形成，第二层由Si1-yGey形成。根据本发明，选择它们的厚度和应变程度(也即，取决于其组成，它们各自的晶格参数)，以获得无应变Si1-zGez的最终层3( x和 y分别在0(包括0)到1(包括1)的范围内， x基本不同于 y)：
于是，选择 x、 y、th1、th2而使得：
z＝(x*th1+y*th2)/(th1+th2)    (1)
·th1是第一层1的厚度；
·th2是第二层2的厚度。
因此，第一和第二应变层1和2各自的晶格参数分别等于Si1-zGez的标称晶格参数。
显然，应注意th1和th2分别小于层1和2的临界厚度。
图2A显示了本发明在结构30最初是sSOI(绝缘体上应变硅)结构的情况下的特别实施，所述结构由此在第一构造中包括应变Si的第一层1和块体绝缘衬底(未示出)，或在第二构造中包括应变Si的第一层1、块体衬底20和插入绝缘层4(已示出)。
这种类型的sSOI衬底30是市场上可购买得到的。
在这个实例中，通过选择具有预定应变程度的sSOI衬底30而确定Si的第一层1的应变程度。从而选择欲形成的最终层3的晶格参数。
在第二步骤中，选择欲外延生长的第二层2的组成以及第一层1(可随后可选地进行改性)和第二层2的各自厚度，从而形成最终层3，该最终层3在通过扩散而均一化这两层1-2后，其标称晶格参数等于第一层1的标称晶格参数。
作为实例，如果第二层2的组成选为Si1-yGey，通过根据本发明参考第一层1的厚度而选择在sSOI衬底30上简单外延生长的Si1-yGey第二层的厚度(见上面式(1))，随后根据本发明通过热处理进行简单扩散步骤，则可获得无应变的Si1-zGez最终层3。
对Si1-yGey组成的最初选择也可受临界厚度限制的支配。事实上，如果选择了Ge的浓度 y超过预定限制浓度，则最终形成无应变Si1-zGez层3的待选择厚度th2就超过临界厚度。第二层2由此获得了塑性应变驰豫(位错、堆垛层错和/或其他塑性缺陷)；因此，最终层3的晶体质量差。
然而，外延生长的某些条件，如记载于D.C.Houghton的“StrainRelaxation Kinetics in Si1-zGez/Si Heterostructures”(J.Appl.Phys.70(4)，1991年8月15日)中，可以实现层的晶体生长超过理论临界厚度；可参考J.W.Matthews等的“Defects in Epitaxial Multilayers”(Journal ofCrystal Growth 27(1974)118-125)，其描述了超过临界厚度出现的物理现象，以及沉积技术对出现这种现象的影响。
从由此形成的结构30实施根据本发明的扩散。作为实例，可以选择约1050℃的温度进行约2小时。
图3A-3E显示了根据本发明的另一特定方法中的几个步骤，包括下列步骤：
(1)在施主表面10上外延生长弹性应变晶体材料的第一薄层1；
(2)在应变层1处将接收衬底20与施主表面10键合；
(3)除去施主表面10；
(4)晶体生长第二弹性应变层2；
(5)根据本发明扩散。
图3A显示了由施主衬底10和Si1-xGex的第一应变层1( x在0(包括0)到1(包括1)的范围)构成的晶片。
在施主衬底10的一种构造中，它是在支撑衬底(图3A中未显示)上包括缓冲层(如前文所定义)的假衬底(pseudo-substrate)。SiGe的缓冲层可以因此例如从块体单晶体Si的支撑衬底外延而形成，并且所述缓冲层总体上沿其厚度锗浓度增加，从而逐渐改变支撑衬底的Si和SiGe的标称晶格参数。设计缓冲层使得进一步包括弛豫的Si1-wGew上层( w不同于 x)，该上层具有预定的晶格参数并具有足够大的厚度，该厚度能够强加其晶格参数给下方的应变第一层1，而使层1基本上不影响上层的晶体结构。
不论选择用于施主衬底10的构造是什么，所述衬底10具有在应变层1中引发弹性应力和低密度塑性缺陷的晶体结构。
由于锗具有比硅大4.2％以上的晶格参数，如果 x小于 w，则选择构成所述应变层1的材料因此在拉力下应变，而如果 x大于 w，则材料是在压力下应变。
有利地，通过晶体生长在施主衬底10上形成第一应变层1，诸如使用已知技术LPD、CVD和MBE的外延。
优选沉积层1以使其具有基本上不变的厚度，使得其具有基本上不变的固有性能和/或以促进与接收衬底20的将来键合(如图3B所示)。
为避免应变层1驰豫或出现内部塑性类型的缺陷，优选保持层1的厚度低于弹性应变的临界厚度。
关于Si1-xGex层的临界厚度值，尤其可以参考Friedrich Schffler的文献“High Mobility Si and Ge Structures”(“Semiconductor ScienceTechnology”12(1997)1515-1549)。
对于其他材料，本领域技术人员可参考现有技术而得到对于选择用于在施主衬底10上形成的应变层1的材料的弹性应变的临界厚度。
因此，特别地通过调整生长参数，在驰豫的Si上外延生长的Si1-xGex层( x在0.10至0.30的范围)具有从200(埃)至2000的范围内的典型厚度，优选在200至500的范围。
一旦形成，应变层1由此具有的晶格参数基本接近其生长衬底10的晶格参数，并且应变层1具有的晶格参数基本等于根据本发明欲形成的无应变层的晶格参数。
图3B显示了施主衬底10与接收衬底20的键合。
键合以前，可以实施在欲键合的两个表面的至少其一上形成键合层的可选步骤，所述键合层在环境温度或更高的温度下具有结合性能。
因此，例如，形成SiO2或Si3N4层可以改善键合质量，特别是如果欲键合的另一表面由SiO2形成或含有Si。
然后通过沉积SiO2的原子种类或如果其表面含有Si则通过欲键合表面的热氧化，来有利地制造SiO2的键合层。
有利地在键合之前进行准备欲键合表面的步骤，以使表面尽可能光滑和尽可能干净。
键合操作本身通过使欲键合表面相接触而实施。利用欲键合表面的亲水性，键优选本性上是分子的。也可以等离子体处理键合表面。
可以对键合的组合件退火以加强键合，例如通过改变键的本性，诸如共价键或其它键。
因此，退火可以强化键，特别是如果键合层在键合之前已经形成。
可以从Q.Y.Tong，U.Gsele，Wiley的题为“Semiconductor WaferBonding”(Science and Technology，Interscience Technology)的文献得到关于键合技术的更多内容。
参考图3C，一旦键合了组合件，就移除施主衬底10。
第一层1中的应变由于结合力而因此基本上得到保存(更多细节尤其参见WO-A-04/006326，在此引作参考)。
在一种实施中，通过提供能量在存在于施主衬底10中的弱区处分离至少部分的施主衬底10而移除材料。
该弱区(未显示)是基本上平行于键合表面的区域，在那里具有弱化的键，当提供合适量的能量如热能和/或机械能时所述弱键能够断开。
弱区可以通过将原子种类注入施主衬底10中而形成。
注入的种类可以是氢、氦、这两类种类的混合物或其它，优选轻的种类。
所述注入可以在键合前，在形成应变层1之前或之后进行。
弱区中的键主要通过选择注入种类的剂量来弱化。在注入氢的例子中，通常剂量在1016cm-2至1017cm-2的范围内，更精确地在约2×1016cm-2至约7×1016cm-2的范围内。
然后通常通过提供机械和/或热能来进行在所述弱区处的分离。
关于该Smart Cut方法的更多细节，可以参考J.-P.Collinge的题为“Silicon-on-Insulator technology：Materials to VLSI，2ndEdition”的文献，“Kluwer Academic Publisher”出版，第50和51页。
在弱区分离后，移除施主衬底10的任选剩余部分，从而在接收衬底20上只剩下应变层1。
然后可以单独或结合使用精整(finishing)技术，如抛光、研磨、CMP、RTA、牺牲氧化、化学蚀刻(加强键合界面、消除粗糙、去除缺陷等)。
有利地，精整材料移除至少在最后采用选择性化学蚀刻，与机械方法结合或否则采用机械方法。
或者，对于除去施主衬底10的步骤，可实施不用分离以及不用弱区而移除材料的其他技术。
这包括进行化学蚀刻和/或化学-机械蚀刻。
作为例子，可以使用“回蚀”类的方法来选择性蚀刻欲除去的施主衬底10的材料。
这种技术包括“从背面”即从施主衬底10的自由面蚀刻施主衬底10。
可以进行采用适于要移除材料的蚀刻液的湿蚀刻。
还可以采用干蚀刻以移除材料，如等离子体蚀刻或通过溅射。
在蚀刻之前或之后可以机械侵蚀施主衬底10，如研磨、抛光、机械蚀刻或原子种类溅射。
蚀刻可以伴随机械侵蚀，如抛光，可选地与CMP方法中的机械研磨料的作用相结合。
在本文中作为例子提出所有上述从施主衬底10移除材料的技术，但不以任何方式构成限制，根据本发明的方法，本发明扩展至任何能够移除施主衬底10的所有类型的技术。
参考图3D，如上所述，依据本发明进行了Si1-yGey第二应变层2的外延。
如果第一层1在拉力下应变(即如果 x小于 w)，则选择第二层2以使得其在压力下(即 y大于 w)。
因此，如果第一层1在压力下(即如果 x大于 w)，则选择第二层2以使得其在拉力下(即 y小于 w)。
根据上述解释而确定组成、厚度和晶格参数的选择。
或者，第二层2可在键合前在第一层1上外延生长，然后在层2的表面上进行键合。这样就制成了具有接收衬底20接连层2然后层1的结构30(与图3D相反)。
参考图3E，实施根据本发明的扩散热处理，从而形成具有Si1-zGez最终层3的结构30。在接收衬底20是电绝缘体或在Si1-zGez层3和接收衬底20之间包括足够厚的键合层的情况下，所述结构是SiGeOI结构。
一旦获得了最终结构30，就可以实施如退火的精整处理。
于是可以在最终层3中制造电子学、光学或光电子学组件。
还可以在最终结构30上实施一个或多个任何种类的外延生长步骤(参考图1C、2B或3E)，诸如SiGe或SiGeC层的外延生长、或者应变的SiC或Si层的外延，或者交替SiGe或SiGeC层和应变的SiC或Si层的接续外延以形成多层结构。
本发明不限于Si或SiGe的应变层1和2，也可以扩展到其它类型的材料，诸如III-V或II-VI型合金或其它晶体材料。
在本文中讨论的晶体层中，可以加入其它成分，诸如掺杂元素或在考虑的层中碳浓度为50％或基本上更低的、或者更特别地浓度为5％或更少的碳。

Claims (22)

1、一种形成用于电子学、光学或光电子学应用的弹性无应变晶体材料层的方法，其特征在于，所述方法由包括在拉力下(或分别在压力下)弹性应变的第一晶体层和在压力下(或分别在拉力下)弹性应变的第二晶体层的结构实施，所述第二层与所述第一层相邻，所述方法包括在所述两层之间的扩散步骤以使所述两层各自组成间的差别逐渐降低直到它们基本相同，于是所述两层形成总体上具有均匀组成的晶体材料最终单层，并且最初选择所述两层各自的组成、厚度和应变程度，以使得扩散后构成最终层的材料总体上不再显示弹性应变。
2、根据前一权利要求的形成弹性无应变晶体材料层的方法，其中，所述第一和第二应变层的晶格参数分别等于构成所述最终层的材料的标称晶格参数。
3、根据前述任一权利要求的形成弹性无应变晶体材料层的方法，其中，所述第二层是在所述第一层上外延生长的层。
4、根据前述任一权利要求的形成弹性无应变晶体材料层的方法，其中，所述第一和第二层在它们各自的组成中具有至少一种相同的元素。
5、根据前一权利要求的形成弹性无应变晶体材料层的方法，其中，所述第一层由Si1-xGex形成，所述第二层由Si1-yGey形成，以及所述最终层由Si1-zGez形成， x和 y分别在0(包括0)到1(包括1)的范围内， x基本不同于 y，以及：
z＝(x*th1+y*th2)/(th1+th2)
th1是所述第一层的厚度；
th2是所述第二层的厚度；
且所述第一和第二应变层的各自晶格参数分别等于Si1-zGez的标称晶格参数。
6、根据前述任一权利要求的形成弹性无应变晶体材料层的方法，其中，所述结构进一步包括位于所述两层晶体层之下的非晶材料层。
7、根据前一权利要求的形成弹性无应变晶体材料层的方法，其中，所述非晶材料层是电绝缘的。
8、根据前一权利要求的形成弹性无应变晶体材料层的方法，其中，所述非晶材料层包括至少一种如下材料：SiO2、Si3N4、SixOyNz。
9、根据前述任一权利要求的形成弹性无应变晶体材料层的方法，其中，通过热处理进行扩散。
10、一种制造包括用于电子学、光学或光电子学应用的弹性无应变晶体层的结构的方法，其特征在于，包括以下步骤：
在第一晶体层上晶体生长第二晶体层，所述第一晶体层在拉力下(或分别在压力下)弹性应变，以使所述第二层通过所述第一层在压力下(或分别在拉力下)弹性应变，并且选择所述第二层的厚度为参考厚度的量级，所述参考厚度对应于这样的厚度，对于所述厚度，组成所述第二层的元素的组合以及组成所述第一层元素的组合一旦结合在一起能形成总体上无应变的均匀层；
在所述两层之间扩散元素以使所述两层各自的组成间的差别逐渐降低直到它们基本相同，所述两层于是形成晶体材料的最终单层，所述晶体材料的最终单层总体上具有均匀的和弹性无应变的组成，制造了至少部分的所述结构。
11、根据前一权利要求的制造结构的方法，其中，选择所述第一层的晶格参数，以使其基本上等于组成所述最终层的材料的标称晶格参数。
12、根据前两项权利要求中任一项的制造结构的方法，其中，还进行晶体生长以使所述第二层的厚度小于或等于临界厚度，超出所述临界厚度弹性应变将基本驰豫。
13、根据前三项权利要求中任一项的制造结构的方法，进一步包括，在所述晶体生长步骤前，将所述第一层与接收衬底键合，最终形成的所述结构由此包括所述最终层和所述接收衬底。
14、根据前一权利要求的制造结构的方法，其中，通过形成在欲键合面中的一个和/或另一个上的键合层来进行键合。
15、根据前一权利要求的制造结构的方法，其中，所述键合层包括下列两种材料中的至少一种：SiO2、Si3N4。
16、根据前两项权利要求中任一项的制造结构的方法，其中，键合是分子的，然后通过合适的热处理加强。
17、根据前三项权利要求中任一项的制造结构的方法，其中，所述第一层在键合时包括在晶片中，且所述方法进一步包括在键合和晶体生长步骤之间除去不包括所述第一层的晶片部分。
18、根据前一权利要求的制造结构的方法，其中，通过至少一种以下技术除去不包括所述第一层的晶片部分：研磨、CMP、选择性CMP、化学蚀刻、选择性化学蚀刻。
19、根据权利要求17的制造结构的方法，进一步包括，在键合以前，将原子种类注入到所述晶片中以在那里在基本等于所述第一层厚度的深度处生成弱区；且其中一部分是通过使所述弱区经受应力而除去，所述应力能够使弱键断裂，由此从所述晶片的剩余部分分离所述第一层。
20、根据权利要求17至19中任一项的制造结构的方法，进一步包括，在除去部分晶片和晶体生长之间精整所述第一层表面的步骤，以准备其表面用于所述第二层的晶体生长。
21、根据权利要求10至20中任一项的制造结构的方法，其中，所述第一层由Si1-xGex形成，所述第二层由Si1-yGey形成，所述最终层由Si1-zGez形成， x和 y分别在0(包括0)到1(包括1)的范围内， x基本不同于 y，以及：
z＝(x*th1+y*th2)/(th1+th2)
th1是所述第一层的厚度；
th2是所述第二层的厚度；
且所述第一应变层的晶格参数基本等于Si1-zGez的标称晶格参数。
22、根据权利要求10至21中任一项的制造结构的方法，其中，所述第一层由应变Si形成，并包括在绝缘体上应变硅衬底(sSOI)中。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109087978A (zh) * 2017-06-14 2018-12-25 日本奥兰若株式会社 光半导体元件、光组件及光模块

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5548351B2 (ja) * 2007-11-01 2014-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
DE102010046215B4 (de) 2010-09-21 2019-01-03 Infineon Technologies Austria Ag Halbleiterkörper mit verspanntem Bereich, Elektronisches Bauelement und ein Verfahren zum Erzeugen des Halbleiterkörpers.
FR3064398B1 (fr) * 2017-03-21 2019-06-07 Soitec Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3024258B2 (ja) 1991-05-22 2000-03-21 松下電器産業株式会社 化合物半導体装置の製造方法
US5461243A (en) * 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
JP2003536273A (ja) * 2000-06-22 2003-12-02 マサチューセッツ インスティテュート オブ テクノロジー エッチング阻止層システム
EP1309989B1 (en) * 2000-08-16 2007-01-10 Massachusetts Institute Of Technology Process for producing semiconductor article using graded expitaxial growth
US6524935B1 (en) * 2000-09-29 2003-02-25 International Business Machines Corporation Preparation of strained Si/SiGe on insulator by hydrogen induced layer transfer technique
US6515335B1 (en) * 2002-01-04 2003-02-04 International Business Machines Corporation Method for fabrication of relaxed SiGe buffer layers on silicon-on-insulators and structures containing the same
US6805962B2 (en) * 2002-01-23 2004-10-19 International Business Machines Corporation Method of creating high-quality relaxed SiGe-on-insulator for strained Si CMOS applications
FR2842349B1 (fr) * 2002-07-09 2005-02-18 Transfert d'une couche mince a partir d'une plaquette comprenant une couche tampon
FR2842350B1 (fr) * 2002-07-09 2005-05-13 Procede de transfert d'une couche de materiau semiconducteur contraint
JP3837527B2 (ja) * 2002-12-06 2006-10-25 国立大学法人東北大学 歪み半導体単結晶の作製方法
JP3967695B2 (ja) * 2003-08-27 2007-08-29 株式会社東芝 歪み緩和ＳｉＧｅ基板の製造方法
US7247534B2 (en) 2003-11-19 2007-07-24 International Business Machines Corporation Silicon device on Si:C-OI and SGOI and method of manufacture
WO2005112129A1 (ja) * 2004-05-13 2005-11-24 Fujitsu Limited 半導体装置およびその製造方法、半導体基板の製造方法
US7217949B2 (en) * 2004-07-01 2007-05-15 International Business Machines Corporation Strained Si MOSFET on tensile-strained SiGe-on-insulator (SGOI)
US7585792B2 (en) * 2005-02-09 2009-09-08 S.O.I.Tec Silicon On Insulator Technologies Relaxation of a strained layer using a molten layer
US7265004B2 (en) * 2005-11-14 2007-09-04 Freescale Semiconductor, Inc. Electronic devices including a semiconductor layer and a process for forming the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109087978A (zh) * 2017-06-14 2018-12-25 日本奥兰若株式会社 光半导体元件、光组件及光模块

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