JP3837527B2 - 歪み半導体単結晶の作製方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、高速電子デバイスなどにおける半導体として好適に用いることのできる歪み半導体単結晶の作製方法に関する。
【０００２】
【従来の技術】
「歪み」は、結晶の対称性やバンド構造を変化させることから、材料の特性を制御する因子として重要である。例えば、絶縁体上に形成された歪みシリコン単結晶膜は、無歪みのシリコン単結晶膜に比較して極めて高い電子移動度及び正孔移動度を有するとともに、寄生容量を低下させることができる。したがって、次世代の金属酸化物半導体（ＣＭＯＳ）のチャネル層としての期待が高まっている。
【０００３】
従来のこのような歪みシリコン単結晶膜の作製方法としては、種々の方法が提案されている。例えば、シリコン単結晶基板上にシリコンゲルマニウム単結晶の厚膜をエピタキシャル成長させ、前記シリコンゲルマニウム膜中に酸素イオンを注入するとともに、前記シリコンゲルマニウム膜を熱処理することにより絶縁体化して無歪みのシリコンゲルマニウム層を形成した後、この層上にシリコン単結晶膜をエピタキシャル成長させて、前記シリコン単結晶膜中に歪みを付加する方法が提案されている。
【０００４】
さらには、前記シリコンゲルマニウム膜の表面を熱酸化処理することにより絶縁体化して無歪みのシリコンゲルマニウム層を形成し、この層上に前記同様にシリコン単結晶膜をエピタキシャル成長させて、前記シリコン単結晶膜中に歪みを付加する方法が提案されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述したような方法は、いずれもプロセスが複雑であるとともに、イオン注入装置又は熱酸化装置などの高価な設備が必要となる。したがって、上述した歪み半導体単結晶の作製においては、歩留まり低下をもたらすとともに、コスト高をもたらす結果となっていた。
【０００６】
本発明は、歪み半導体単結晶を簡易かつ低コストで作製する方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成すべく、本発明は、
格子定数がａである無歪みの半導体単結晶Ａを準備する工程と、
前記半導体単結晶Ａ上に、単結晶状態において前記格子定数ａと異なる格子定数ｂを有するようなアモルファス半導体Ｂを形成する工程と、
前記半導体単結晶Ａ及び前記アモルファス半導体Ｂに対して加熱処理を施し、前記アモルファス半導体Ｂをエピタキシャル成長させるとともに、前記半導体単結晶Ａ及び前記アモルファス半導体Ｂ同士を固相相互拡散により混晶化して、前記格子定数ａ及び前記格子定数ｂの中間の格子定数ｃを有する無歪みの半導体混晶単結晶Ｃを形成する工程と、
前記半導体混晶単結晶Ｃ上にエピタキシャル成長を実施して、歪みが印加された半導体単結晶Ｄを形成する工程と、
を具えることを特徴とする、歪み半導体単結晶の作製方法に関する。
【０００８】
本発明によれば、歪み半導体単結晶Ｄの下地となる無歪み半導体混晶単結晶Ｃを作製するに当り、従来の技術同様に無歪みの半導体単結晶Ａを準備した後、この半導体単結晶Ａ上にアモルファス半導体Ｂを形成し、所定の加熱処理を施すようにしている。したがって、イオン注入装置や熱酸化処理などの高価な装置を使用することなく、極めて簡易に半導体混晶単結晶Ｃを作製することができる。
【０００９】
目的とする歪み半導体単結晶Ｄは、前記半導体混晶単結晶Ｃ上にエピタキシャル成長させて形成するので、本発明によれば、従来の方法と比較して、歪み半導体単結晶を極めて簡易に作製することができる。
【００１０】
なお、半導体単結晶Ａ上にアモルファス半導体Ｂを形成しているので、アモルファス半導体Ｂ中の格子定数差に起因した内部歪み緩和の結果として生じる転位の発生を抑制することができる。したがって、半導体混晶単結晶Ｃ中の転位密度、さらに目的とする歪み半導体単結晶Ｄ中の転位密度も低減することができるようになる。
【００１１】
また、アモルファス半導体Ｂ中には、未結合手が多く存在するため、従来のように結晶同士を積層した場合に比較して、半導体単結晶Ａとアモルファス半導体Ｂとの相互拡散を促進させることができる。したがって、半導体混晶単結晶Ｃをより簡易に形成することができるようになる。
【００１２】
【発明の実施の形態】
以下、本発明を発明の実施の形態に則して詳細に説明する。
図１〜図４は、本発明の作製方法を説明するための工程を概略的に示す図である。最初に、図１に示すように、格子定数がａである無歪みの半導体単結晶１１を準備し、この半導体単結晶１１上にアモルファス半導体１２をスパッタリング法などの公知の成膜手法を用いて形成する。アモルファス半導体１２は、結晶化した際の格子定数をｂとした場合に、前記格子定数ａと異なる半導体材料から構成する。
【００１３】
次いで、図２に示すように、アモルファス半導体１２上において保護膜１４を形成し、加熱処理を実施する。この加熱処理によって、アモルファス半導体１２をエピタキシャル成長させるとともに、半導体単結晶１１及びアモルファス半導体１２同士の固相相互拡散を生ぜしめて、図３に示すような、半導体混晶単結晶１３を形成する。半導体混晶単結晶１３は、半導体単結晶１１及びアモルファス半導体１２の混晶であるので、その格子定数ｃは前記格子定数ａと前記格子定数ｂとの中間の値を取る。
【００１４】
前記加熱処理は、６００℃／分以上で昇温速度で行うことが好ましい。これによって、アモルファス半導体１２の多結晶化を抑制し、目的とする半導体混晶単結晶を簡易に形成することができるようになる。
【００１５】
なお、前記加熱処理における到達温度及び保持時間については、半導体単結晶Ａの種類や厚さ、及びアモルファス半導体１２の種類や厚さなどに応じて適宜に選択する。保持時間については通常は数分程度である。
【００１６】
また、到達温度は半導体混晶単結晶１３の平均組成における固相線より低い温度、具体的には前記固相線よりも５℃〜１００℃低い温度で行うことが好ましい。これによって、半導体混晶単結晶１３中の組成分布を均一にすることができるようになる。
【００１７】
次いで、図４に示すように、保護膜１４を除去した後、半導体混晶単結晶１３上にエピタキシャル成長によって半導体単結晶１５を形成する。半導体単結晶１５の格子定数ｄは半導体混晶単結晶１３の格子定数ｃと異なるので、半導体単結晶１５をエピタキシャル成長を通じて半導体混晶単結晶１３上に形成することにより、半導体単結晶１５及び半導体混晶単結晶１３の格子定数差に起因した歪みが半導体単結晶１５に付加されるようになる。したがって、目的とする歪み半導体単結晶としての半導体単結晶１５を得ることができる。
【００１８】
なお、上述した保護膜１４は本発明の必須要件ではなく、本発明のおいては省略することもできる。しかしながら、保護膜１４を設けることによって、上述した加熱処理中において雰囲気中に含まれる不純物などがアモルファス半導体１２中に取り込まれてしまい、半導体混晶単結晶１３さらには目的とする歪み半導体単結晶１５中に前記不純物が取り込まれて劣化するのを抑制することができる。さらに、表面エネルギーを低減し、表面のラフニングを抑制する効果がある。
【００１９】
上述したように、半導体単結晶１５の下地である半導体混晶単結晶１３は、半導体単結晶１１とアモルファス半導体１２の混晶であるから、それらの組成比によって半導体混晶単結晶１３の格子定数ｃは変化する。したがって、半導体混晶単結晶１３の格子定数ｃと半導体単結晶１５の格子定数ｄとの差も変化するので、半導体単結晶１５に付加される歪みの大きさも変化する。換言すれば、半導体混晶単結晶１３中の組成比を制御することによって、半導体単結晶１５の歪み量を調節することができる。
【００２０】
半導体混晶単結晶１３の組成は、半導体単結晶１１及び１５、アモルファス半導体１２の種類や組成成分、及び半導体単結晶１５に付加すべき歪みの大きさなどに応じて適宜に設定する。しかしながら、半導体単結晶１１中の元素Ｅａとアモルファス半導体１２の元素Ｅｂとにおいて、量比（Ｅｂ／Ｅａ＋Ｅｂ）が０．１〜０．９となるように、半導体混晶単結晶１３の組成を制御することが好ましい。これによって、半導体単結晶１１及び１５の種類などによらず、半導体単結晶１５に対して最適な大きさの歪みを付加することができ、電子移動度及び正孔移動度などを簡易に向上させることができるとともに、寄生容量を簡易に低減することができ、ＣＭＯＳのチャネル層などとして好適に用いることができるようになる。
【００２１】
半導体混晶単結晶１３は半導体単結晶１１及びアモルファス半導体１２の固相相互拡散によって形成されているため、前記量比（Ｅｂ／Ｅａ＋Ｅｂ）は、図１に示す工程において、半導体単結晶１１の厚さｔ１及びアモルファス半導体１２の厚さｔ２を制御することによって調節することができる。半導体単結晶１１の厚さｔ１を大きくし、アモルファス半導体１２の厚さｔ２を小さくした場合においては、前記量比（Ｅｂ／Ｅａ＋Ｅｂ）を減少させることができ、半導体単結晶１１の厚さｔ１を小さくし、アモルファス半導体１２の厚さｔ２を大きくした場合においては、前記量比（Ｅｂ／Ｅａ＋Ｅｂ）を増大させることができる。
【００２２】
また、半導体単結晶１５の歪み量は半導体混晶単結晶１３の厚さｔ３によっても制御することができる。すなわち、半導体混晶単結晶１３の厚さｔ３が増大すれば、半導体混晶単結晶１３から半導体単結晶１５へ付加される歪み量が増大するため、半導体単結晶１５中における歪み量を増大することができる。また、半導体混晶単結晶１３の厚さｔ３が減少すれば、半導体混晶単結晶１３から半導体単結晶１５へ付加される歪み量が減少するため、半導体単結晶１５中における歪み量を減少させることができる。
【００２３】
なお、半導体混晶単結晶１３は、半導体単結晶１１とアモルファス半導体１２との固相相互拡散の結果として得られるものであるため、前述したように半導体単結晶１１の厚さｔ１とアモルファス半導体１２の厚さｔ２との制御することによって、半導体混晶単結晶１３の厚さｔ３を調節することができるようになる。
【００２４】
上述した作製方法は、例えば歪みシリコン単結晶を作製する場合などに好適に用いることができる。この場合、例えば半導体単結晶１１はシリコンから構成し、アモルファス半導体１２はゲルマニウムから構成することができる。この結果、半導体混晶単結晶１３はシリコンゲルマニウムの混晶から構成されることになる。そして、このシリコンゲルマニウム混晶上に、半導体単結晶１５として、エピタキシャル成長によりシリコン単結晶を作製すれば、このシリコン単結晶には前記シリコンゲルマニウム混晶から歪みが付加され、結果として歪みシリコン単結晶が得られるようになる。
【００２５】
この場合においては、半導体単結晶１１及び１５はシリコンから構成されるために、格子定数ａと格子定数ｄとは等しくなる。
【００２６】
このようにして作製された歪みシリコン単結晶などは、高い電子移動度と正孔移動度とを有し、寄生容量を低減することができるため、ＣＭＯＳのチャネル層として好適に使用することができる。また、このような歪みシリコン単結晶を含むＣＭＯＳを同一基板上に集積させて金属酸化物半導体集積回路（ＣＭＯＳ回路）を作製することもできるようになる。
【００２７】
図５は、上述したようにして作製した歪み半導体単結晶を含む多層構造の一例を示す構成図である。これは、歪み半導体単結晶を用いてＣＭＯＳを作製する場合を想定している。図５においては、半導体混晶単結晶１３が、所定の半導体基板１６上に形成された絶縁体１７上に形成され、前述したように半導体混晶単結晶１３上に歪み半導体単結晶１５が形成されている。
【００２８】
このような多層構造は、無歪みの半導体単結晶１１を半導体基板１６上に形成された絶縁体１７上に準備し、図１〜図４に示す工程を施すことによって得ることができる。無歪み半導体単結晶１１は公知の作製法を用いて準備することができる。
【００２９】
【実施例】
シリコン酸化層を内包するＳＯＩ（Si on Insulator）基板の表面Ｓｉ層に溶液処理を施し、厚さ５０ｎｍの無歪みシリコン単結晶とした。次いで、前記無歪みシリコン単結晶上にアモルファスゲルマニウムを厚さ５０ｎｍに形成した。次いで、前記アモルファスゲルマニウム上に保護膜としてのシリコン酸化膜を厚さ３５０ｎｍに形成した。次いで、このようにして得た積層構造を赤外線急速加熱炉中に設置し、６００℃／分の昇温速度で１０００℃（シリコンゲルマニウム混晶の固相線より６０℃低い温度）まで加熱し、１分間保持して加熱処理を実施し、シリコンゲルマニウム混晶を得た。
【００３０】
図６は、このようにして得たシリコンゲルマニウム混晶の組成分布を示すＳＥＭ写真である。図６から明らかなように、上記シリコンゲルマニウム混晶は均一な組成分布を有していることが判明した。
【００３１】
次いで、前記シリコンゲルマニウム混晶上にＭＢＥ法を用いたエピタキシャル成長によりシリコン単結晶を作製した。前記シリコン単結晶の歪み量をＸ線解析によるピークシフトから定量したところ、１％程度の歪みが発生していることが判明した。
【００３２】
以上、具体例を示しながら発明の実施の形態に則して本発明を説明してきたが、本発明は上記内容に限定されるものではなく、本発明の範疇を逸脱しない範囲において、あらゆる変形や変更が可能である。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、歪み半導体単結晶を簡易かつ低コストで作製する方法を提供することができる。
【図面の簡単な説明】
【図１】 本発明の作製方法における最初の工程を示す工程図である。
【図２】 図１に示す工程の次の工程を示す図である。
【図３】 図２に示す工程の次の工程を示す図である。
【図４】 図３に示す工程の次の工程を示す図である。
【図５】 本発明の作製方法によって得た歪み半導体単結晶を含む半導体多層構造の一例を示す図である。
【図６】 本発明の作製方法において得たシリコンゲルマニウム混晶の、顕微ラマン分光法により得た組成分布像である。
【符号の説明】
１１ 無歪み半導体単結晶
１２ アモルファス半導体
１３ 半導体混晶単結晶
１４ 保護膜
１５ 歪み半導体単結晶
１６ 半導体基板
１７ 絶縁体

Claims (11)

1. 格子定数がａである無歪みの半導体単結晶Ａを準備する工程と、
   前記半導体単結晶Ａ上に、単結晶状態において前記格子定数ａと異なる格子定数ｂを有するようなアモルファス半導体Ｂを形成する工程と、
   前記半導体単結晶Ａ及び前記アモルファス半導体Ｂに対して加熱処理を施し、前記アモルファス半導体Ｂをエピタキシャル成長させるとともに、前記半導体単結晶Ａ及び前記アモルファス半導体Ｂ同士を固相相互拡散により混晶化して、前記格子定数ａ及び前記格子定数ｂの中間の格子定数ｃを有する無歪みの半導体混晶単結晶Ｃを形成する工程と、
   前記半導体混晶単結晶Ｃ上にエピタキシャル成長を実施して、前記格子定数ｃと異なる格子定数ｄを有する、歪みが印加された半導体単結晶Ｄを形成する工程と、
   を具えることを特徴とする、歪み半導体単結晶の作製方法。
2. 前記半導体単結晶Ｄの歪み量は、前記半導体混晶単結晶Ｃ中の組成を制御することによって調整することを特徴とする、請求項１に記載の歪み半導体単結晶の作製方法。
3. 前記半導体単結晶Ｄの歪み量は、前記半導体混晶単結晶Ｃの厚さを制御することによって調整することを特徴とする、請求項１又は２に記載の歪み半導体単結晶の作製方法。
4. 前記半導体単結晶Ｄの歪み量は、前記半導体単結晶Ａ及び前記アモルファス半導体Ｂの膜厚比を制御することによって調節することを特徴とする、請求項２又は３に記載の歪み半導体単結晶の作製方法。
5. 前記半導体混晶単結晶Ｃ中の、前記半導体単結晶Ａ中の元素Ｅａと前記アモルファス半導体Ｂ中の元素Ｅｂにおいて、量比（Ｅｂ／Ｅａ＋Ｅｂ）が０．１〜０．９であることを特徴とする、請求項２〜４のいずれか一に記載の歪み半導体単結晶の作製方法。
6. 前記加熱処理は、６００℃／分以上の昇温速度で実施することを特徴とする、請求項１〜５のいずれか一に記載の歪み半導体単結晶の作製方法。
7. 前記加熱処理は、前記半導体混晶単結晶Ｃ中の平均組成における固相線より低い温度で実施することを特徴とする、請求項１〜６のいずれか一に記載の歪み半導体単結晶の作製方法。
8. 前記加熱処理は、前記半導体混晶単結晶Ｃ中の平均組成における固相線より５℃〜１００℃低い温度で実施することを特徴とする、請求項７に記載の歪み半導体単結晶の作製方法。
9. 前記加熱処理は、前記アモルファス半導体Ｂ上に保護膜を形成した後に実施し、前記保護膜は、前記加熱処理後において除去することを特徴とする、請求項１〜８のいずれか一に記載の歪み半導体単結晶の作製方法。
10. 前記半導体単結晶Ａはシリコンからなり、前記アモルファス半導体Ｂはゲルマニウムからなり、前記半導体混晶単結晶Ｃはシリコン及びゲルマニウムからなることを特徴とする、請求項１〜９のいずれか一に記載の歪み半導体単結晶の作製方法。
11. 前記半導体単結晶Ｄはシリコンからなることを特徴とする、請求項１０に記載の歪み半導体単結晶の作製方法。

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