JP4926652B2 - 層の緩和 - Google Patents

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Description

本発明は、電子工学、光学、又は光電子工学に応用するための、歪みのない結晶材料製の層の形成に関し、より詳細には、本発明は、前記層を備えた構造体の製造に関する。
本明細書では、層の結晶構造が、引張力下で、又は圧縮して弾性的に歪みを生じ、その結果、その層の格子定数が、その構成材料の公称格子定数とは実質的に異なる場合、この層は「歪みのある（ｓｔｒａｉｎｅｄ）」と呼ばれ、材料の公称格子定数とは、その材料がバルクの形で単結晶状態にあるときの、その材料の格子定数である。
一方、層を構成する結晶材料の格子定数が、その材料の公称格子定数とほぼ同一である場合、この層は「完全に緩和されている（ｃｏｍｐｌｅｔｅｌｙ ｒｅｌａｘｅｄ）」又は「歪みのない（ｕｎｓｔｒａｉｎｅｄ）」と呼ばれる。
従って、歪みのない層は、その層が熱応力等の外部応力にさらされたときにも、安定した結晶性構造体を有する。
かかる歪みのない層は、バルク・ウェハ中に直接（ｄｉｒｅｃｔｌｙ）見つけることが可能である。しかし、バルク材料の製造は、シリコン、ＡｓＧａ、ゲルマニウム、サファイヤ又はその他の少数の材料に限られる。
他の種類の材料によって構成された歪みのない層を製造するには、同じウェハ内において、別の結晶材料によって構成されたバルク基板上にかかる層を形成し、基板とこの層との間にバッファ層を挿入することが知られている。
かかる構成では、「バッファ層」は、形成される層の格子定数を、基板の格子定数と適応させる遷移層となることが理解される。従って、かかるバッファ層は、深さに伴って次第に変動する組成物を有することができ、その場合、バッファ層の構成要素におけるこの段階的な変動は、そのバッファ層の格子定数の、基板と、形成される層とのそれぞれの格子定数間での段階的な変動と直接関連する。
挙げられる一例に、シリコンのバルク基板から、基板とＳｉＧｅ層との間で次第に増大するゲルマニウム組成物を有するＳｉＧｅバッファ層を介して、ＳｉＧｅ層を形成する例がある。
従って、「バッファ層」は、バルクの形では存在しない、又はほとんど存在しない材料によって構成された、歪みのない層を製造するために使用されることができる。
更に、前記歪みのない層をセミコンダクタ・オン・インシュレータ構造体に組み込むことは有利となり得、その場合、セミコンダクタ・オン・インシュレータ構造体は、電気的に絶縁の層上に歪みのない層を備え、前記絶縁材料は、バルク基板（例えばガラス基板等）からなるか、又は、歪みのない層とその下にあるバルク基板との間に挿入される厚層（ＳｉＯ２又はＳｉ３Ｎ４製の層等）を構成する。かかるセミコンダクタ・オン・インシュレータ構造体は、バルク構造に比べられるとより優れた電気的及び／又は光学的特性を有し、それによって、歪みのない層に製造される構成部品の性能を向上させる。
セミコンダクタ・オン・インシュレータ層は、一般に、ドナー・ウェハから受側ウェハ（ｒｅｃｅｉｖｅｒ ｗａｆｅｒ）への層転写によって製造され、ドナー・ウェハは、バルク、又はバッファ層と歪みのないサブ・エピタキシャル層とを備えたウェハ等の複合体である場合が多い。
前記層転写技術は、ドナー・ウェハが受側ウェハと接合されるウェハ接合ステップと、その後の、ドナー・ウェハの一部分をリフト・オフして、受側ウェハ上に前記転写された層だけを残すステップとを備える。
ドナー・ウェハは、例えば、「研磨バック（ｐｏｌｉｓｈ−ｂａｃｋ）」及び／又は「エッチ・バック（ｅｔｃｈ−ｂａｃｋ）」として知られる技術を用いて、背面部分を（例えば、研磨、研削、化学機械的平坦化、化学的エッチング、選択的な化学的エッチング等により）化学機械的に攻撃（ａｔｔａｃｋ）することによって、或いは、切断されるべき区域（ｚｏｎｅ）における原子注入の後に、当業者には知られているＳｍａｒｔ Ｃｕｔ（登録商標）と呼ばれる技術（例として、Ｊｅａｎ−Ｐｉｅｒｒｅ Ｃｏｌｉｎｇｅによる著作、題名「Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ Ｔｅｃｈｎｏｌｏｇｙ： Ｍａｔｅｒｉａｌｓ ｔｏ ＶＬＳＩ、２ｎｄ Ｅｄｉｔｉｏｎ（シリコン・オン・インシュレータ技術：ＶＬＳＩ材料、第２版）」、Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ、５０〜５１頁を参照されてもよい）を用いて、ドナー・ウェハを切断することによって、薄化（ｒｅｄｕｃｅ）されることができる。
エッチ・バック技術を使用して、バッファ層を備えた複合ドナー・ウェハから、歪みのないＳｉＧｅ層を転写する技術が、国際特許出願公開ＷＯ０１／９９１６９号に記載されている。
しかし、前記歪みのない層の転写技術は、冗長で（ｌｅｎｇｔｈｙ）、コストがかかり、且つ、転写後にはドナー・ウェハが無駄になる（ｌｏｓｓ）ことになる。
国際公開ＷＯ０２／２７７８３号は、歪みのないＳｉＧｅ層を転写するためのＳｍａｒｔ Ｃｕｔ（登録商標）技術を記載している。この技術は、ドナー・ウェハのリフト・オフされた部分が、再利用可能なように回収（ｒｅｃｏｖｅｒ）されることを可能としている。
しかし、前記層転写は、その層の厚さに完全な均質性を保証することができず、短い範囲での均質性を増大させるための追加の研磨ステップが実施されなければならない。しかし、前記研磨は、長い範囲での均質性（すなわち、ウェハの中心と縁部との間で測定される均質性）を低減させてしまう。
国際公開ＷＯ０２／１５２４４号及びＷＯ０４／０６３２７号は、バッファ層と歪みのないＳｉＧｅ層との間に歪みのあるＳｉ層を含んだドナー・ウェハから、歪みのないＳｉＧｅ層を転写する方法を記載している。この方法は、歪みのないＳｉＧｅ層と、歪みのあるＳｉ層とを受側ウェハ上に転写し、次いで、歪みのないＳｉＧｅ層ではなく、歪みのあるＳｉを選択的に除去することにある。この方法は、Ｓｍａｒｔ Ｃｕｔ（登録商標）技術を用いて、短い、及び長い範囲において均質性を有する、ＳｉＧｅ製の歪みのない最終層を製造し、最後に研磨を実施する必要はない。
しかし、歪みのあるＳｉ層を転写する間、熱処理が施され、この熱処理が、ゲルマニウムの、歪みのあるＳｉ層中への拡散をもたらし得、従って、最後の化学的エッチングに必要となる、歪みのあるＳｉと歪みのないＳｉＧｅとの選択性を低減させることになる。歪みのあるＳｉ層が薄い場合、この選択性の損失によって、歪みのないＳｉＧｅ層までもが攻撃され得ることになり、従って、このＳｉＧｅ層の質、及びその層の短い範囲での厚さの均質性が低下する。
本発明の主な目的は、優れた厚さの均質性を有する、完全に緩和された層を形成する方法を提案することによって、これらの欠点を全て克服することである。
本発明の他の目的は、歪みのない結晶材料製の層を有し、且つ、優れた厚さの均質性を有する、セミコンダクタ・オン・インシュレータ層を製造することである。
本発明は、電子工学、光学又は光電子工学に応用するための、弾性的に歪みのない結晶材料製の層を形成する方法を提案することによって、これらの目的を達成するものであり、この方法は、引張力下で（又は圧縮して）弾性的に歪みのある第１の結晶層と、圧縮して（又は引張力下で）弾性的に歪みのある第２の結晶層とを備え、第２の層が第１の層に隣接している構造体から実施されることと、それらの２つの層間での拡散ステップを備え、それにより２つの層のそれぞれの組成物間の差が同一となるまで次第に低減し、その後、それらの２つの層が、全体として（ｉｎ ａｇｇｒｅｇａｔｅ）均質な組成物を有する、結晶材料製のただ単一の最終層を形成することと、２つの層それぞれの組成物と、厚さと、歪みの度合いとが最初に選択され、それにより、拡散後に、次いで最終層を構成する材料が、もはや全体として弾性的な歪みを示さないこととを特徴とする。
歪みのない層を形成するこの方法の、その他の特徴は、以下の通りである。
・第１及び第２の歪みのある層の格子定数は、最終層を構成する材料の公称格子定数にそれぞれ等しい。
・第２の層は、第１の層上にエピタキシャル成長された層である。
・第１及び第２の層は、それらのそれぞれの組成物中に、少なくとも１つの要素を共通して有する。
・第１の層はＳｉ１−ｘＧｅｘから形成され、第２の層はＳｉ１−ｙＧｅｙから形成され、且つ、最終層はＳｉ１−ｚＧｅｚから形成され、ｘとｙとは、０（含まれる）から１（含まれる）の範囲にそれぞれあり、ｘはｙとは実質的に異なり、且つ、
ｚ＝（ｘ＊ｔｈ１＋ｙ＊ｔｈ２）／（ｔｈ１＋ｔｈ２）であり、式中、
ｔｈ１は第１の層の厚さであり、
ｔｈ２は第２の層の厚さであり、
第１及び第２の歪みのある層のそれぞれの格子定数は、Ｓｉ１−ｚＧｅｚの公称格子定数にそれぞれ等しい。
・前記構造体は、２つの結晶層の下に配置された非晶質材料製の層を更に備える。
・非晶質材料製の層は、電気的に絶縁である。
・非晶質材料製の層は、以下の材料、すなわちＳｉＯ２、Ｓｉ３Ｎ４、ＳｉｘＯｙＮｚの少なくとも１つを備える。
・拡散は、熱処理によって実施される。
第２の態様では、本発明は、電子工学、光学、又は光電子工学に応用するための、弾性的に歪みのない結晶層を備えた構造体を製造する方法を提供し、以下のステップ、すなわち、
・引張力下で（又は圧縮して）弾性的に歪みのある第１の結晶層上に、第２の結晶層を結晶成長させ、従って、この第２の層は、第１の層によって、圧縮して（又は引張力下で）弾性的に歪みを生じ、且つ、第２の層の厚さは、基準厚さ程度のものとなるように選択され、この基準厚さは、第２の層を構成する要素のアセンブリと、第１の層を構成する要素のアセンブリとの厚さに対応し、これらの層は、一体に組み合わされた後は、全体として歪みのない均質な層を形成することができるステップと、
・それらの２つの層間で要素を拡散させ、それにより２つの層それぞれの組成物間の差が同一となるまで次第に低減され、その後それらの２つの層が、全体として均質で、弾性的に歪みのない組成物を有する結晶材料製のただ単一の最終層を形成し、それによって前記構造体の少なくとも一部分を製造するステップとを備えることを特徴とする。
歪みのない層を備えた構造体を製造するこの方法の他の特徴は、以下の通りである。
・第１の層の格子定数は、最終層を構成する材料の公称格子定数にほぼ等しくなるように選択される。
・結晶成長はまた、第２の層の厚さが、その厚さを超えると弾性的な歪みが実質的に緩和することになる臨界厚さ未満、又はそれに等しくなるように実施される。
・更に、結晶成長ステップの前に、第１の層が、受側基板と接合され、従って、最終的に形成される前記構造体は、前記最終層と、更には前記受側基板とを備える。
・接合は、接合されるべき面の一方及び／又は他方の上に形成された接合層によって実施される。
・接合層は、以下の２つの材料、すなわちＳｉＯ２、Ｓｉ３Ｎ４の少なくとも１つを備える。
・接合は分子的に行われ（ｍｏｌｅｃｕｌａｒ）、次いで適当な熱処理によって強化される。
・第１の層は、接合時にウェハ内に備えられ、この方法は、接合と結晶成長との両ステップの間に、ウェハの、第１の層を含まない部分をリフト・オフすることを更に備える。
・ウェハの、第１の層を含まない部分は、以下の技術、すなわち研削、化学機械的平坦化（ＣＭＰ）、選択的ＣＭＰ、化学的エッチング、選択的な化学的エッチングの少なくとも１つを用いてリフト・オフされる。
・この方法は、接合の前に、ウェハ中に原子種を注入して、その中に第１の層の厚さにほぼ等しい深さで弱化域を形成し、且つ、この弱化域を、弱化接合部を破断させることが可能な応力にさらし、それによって前記第１の層をウェハの残りの部分から切り離すことによってウェハ部分がリフト・オフされることを更に備える。
・更に、ウェハの一部分のリフト・オフと、結晶成長との間に、第２の層の結晶成長のために第１の層の表面を整える（ｐｒｅｐａｒｅ）ための、第１の層の表面の仕上げ加工（ｆｉｎｉｓｈｉｎｇ）ステップが実施される。
・第１の層はＳｉ１−ｘＧｅｘから形成され、第２の層はＳｉ１−ｙＧｅｙから形成され、且つ、最終層はＳｉ１−ｚＧｅｚから形成され、ｘとｙとは、０（含まれる）から１（含まれる）の範囲にそれぞれあり、ｘはｙとは実質的に異なり、且つ、
ｚ＝（ｘ＊ｔｈ１＋ｙ＊ｔｈ２）／（ｔｈ１＋ｔｈ２）であり、式中、
ｔｈ１は第１の層の厚さであり、
ｔｈ２は第２の層の厚さであり、
第１の歪みのある層の格子定数は、Ｓｉ１−ｚＧｅｚの公称格子定数にほぼ等しい。
・第１の層は、歪みのあるＳｉから形成され、且つ、歪みシリコン・オン・インシュレータ基板（ｓＳＯＩ）に備えられる。
その他の特性、目的、及び利点が、以下の図によって示される、本発明の以下の非限定的な説明において説明される。
本発明の方法は、弾性的に歪みのある２つの結晶層間での拡散ステップを備え、それにより弾性的に歪みのない均質な組成物を有する単一の最終結晶層を形成する。
図１Ａでは、前記歪みのない層は、引張力１（図では、引張力が外向き矢印によって概略的に示されている）下で弾性的に歪みのある第１の結晶層と、圧縮２（図では、圧縮が内向き矢印によって概略的に示されている）の状態で弾性的に歪みのある第２の結晶層とを備え、第２の層２が第１の層１に隣接している構造体３０から形成される。
本発明の代替構成では、上記とは反対に、第１の層１が圧縮し、且つ、第２の層２が引張力下にあってもよく、次いで実施される拡散ステップはどんな形にも改変する必要はない。
構造体３０は、２つの層１と２とのみによって形成されることも、又は、２つの層１と２との一方及び／又は他方の側に支持部（補強材又は成長基板等）を備えることもできる。
第１の構成では、層２は、層１上にエピタキシャル成長された層の特徴を有し、その場合、この層１が成長基板となる。或いは、層１が、層２上にエピタキシャル成長された層の特徴を有することもでき、その場合は、前記第２の層が成長基板として働く。
エピタキシャル層の結晶成長は、既知の、ＬＰＤ、ＣＶＤ、及びＭＢＥ（それぞれ、低パワー堆積（ｌｏｗ ｐｏｗｅｒ ｄｅｐｏｓｉｔｉｏｎ）、化学気相成長、及び分子線エピタキシである）技術を用いて得られたものでよい。
所望の弾性的な歪みを確保しながら、エピタキシャル成長層に塑性型欠陥が発生するのを回避するには、エピタキシャル成長層の厚さを、２つの層１と２とを構成するそれぞれの材料の公称格子定数の差に応じて基本的に決定される臨界厚さ未満とすることが望ましい。この臨界厚さは、従来の知識及び刊行物から決定されることができる。一例として、Ｆｒｉｅｄｒｉｃｈ Ｓｃｈａｆｆｌｅｒによる文献「Ｈｉｇｈ Ｍｏｂｉｌｉｔｙ Ｓｉ ａｎｄ Ｇｅ Ｓｔｒｕｃｔｕｒｅｓ（高移動度Ｓｉ及びＧｅ構造体）」（「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｃｉｅｎｃｅ Ｔｅｃｈｎｏｌｏｇｙ」１２（１９９７年）１５１５〜１５４９）を参照して、Ｓｉ１−ｘＧｅｘ層１と、Ｓｉ１−ｙＧｅｙ層２（ｘはｙとは異なる）との臨界厚さを決定することができる。
第２の構成では、層１と２とは、既知の接合技術を用いて一体に接合されている（更なる詳細については、例えば、Ｑ．−Ｙ．Ｔｏｎｇ及びＵ．Ｇｏｓｅｌｅによる「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗａｆｅｒ Ｂｏｎｄｉｎｇ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ（半導体ウェハ接合の科学及び技術）」、Ｗｉｌｅｙ Ｉｎｔｅｒｓｃｉｅｎｃｅ ｐｕｂｌｉｃａｔｉｏｎ、Ｊｏｈｎｓｏｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ、Ｉｎｃを参照されたい）。従って、例えば、親水性表面同士、又は親水性とされた表面同士の分子結合が選択されてもよく、又は、接合されるべき２つの表面の一方及び／又は他方のプラズマ処理後に接合させ、その後、従来のアニール又はＲＴＡ処理（高速熱アニール）が行われてもよい。
２つの層１と２とが互いに接合されている場合、本発明に従って次に実施される、２つの層１と２との間での拡散を妨げる恐れのない接合技術を選択することが重要である。特に、接合されるべき表面を、既知の対応で効果的に平滑化し、且つ清浄化するように整え、従って、それらの表面が、拡散を乱し得るどんな汚染物質又は分離粒子も有しないように注意が払われる。接合されるべき表面を清浄化するように適応された化学的処理、例えば、弱い化学的エッチング、ＲＣＡ処理、オゾン浴、水洗等が実施されてもよい。また、研磨、アブレージョン（ａｂｒａｓｉｏｎ）、ＣＭＰ（化学機械的平坦化）、又は原子種衝撃等の、機械的若しくは化学機械的処理が実施されてもよい。更に、接合は（例えばＳｉＯ２若しくはＳｉ３Ｎ４型の）接合層なしに、又は、２つの層１と２との間での拡散を実質的に阻止若しくは遅らせることができないほど薄い接合層を用いて実施されることになるであろう。
２つの層１と２とのそれぞれの組成物と、厚さと、歪みの度合いとは、拡散実施後に次いで形成されるべき歪みのない最終層を構成する材料が、全体として、もはや弾性的に歪みがなくなるように選択される。
特に、歪みのある層１と２との格子定数は、有利には、形成されるべき最終層を構成する材料の公称格子定数にそれぞれ等しい。
特に、歪みのある層１と２とのそれぞれの組成物と厚さとは、有利には、２つの層１と２との拡散による、最終層への均質化が実現された後に、この最終層が所望の組成物を有するように選択される。
図１Ｂを参照すると、この方法は、２つの層１と２との間での拡散ステップを備え、それにより、それらの層のそれぞれの組成物間の差は次第に低減される。
従って、この現象は、層１と２との間での、それらの材料の構成要素間の置換（ｄｉｓｐｌａｃｅｍｅｎｔ）を伴い、それにより、それらの層の組成物における差が次第に低減することになる（層１と２との間のこの置換が、図の矢印によって示されている）。
拡散は、有利には、所望の結果、すなわち弾性的に歪みのない最終層を得るために、１つ（又は複数）の期間の間で、所定の１つ（又は複数）の温度にそれぞれ適応された熱処理によって実施される。一例として、熱処理は、９００℃から１２００℃の範囲の温度で、３０分（ｍｉｎ）から数時間（ｈ）の間実施されてもよい。
図１Ｃは、拡散を実施した後に得られた結果を示し、２つの層１と２とのそれぞれの組成物は、互いにほぼ同一となっており、ここでは、２つの層１と２とは、均質で弾性的に歪みのない組成物を有する結晶材料から形成された、ただ単一の最終層３を形成している。
本発明の特定の構成では、層１と２とを構成する材料は、それらのそれぞれの組成物の少なくとも１つの要素を、最初から共通して有し得る。従って、２つの層１又は２の一方の組成物が、この要素を他方の層よりも多く備えるような場合、その要素は、その第１の層から他方の層へとより多く拡散することになり、その結果このアセンブリの組成物は均質となる。
一例として、第１の層１はＳｉ１−ｘＧｅｘから形成され、第２の層はＳｉ１−ｙＧｅｙから形成されると考える。本発明によれば、それらの層の厚さと、歪みの度合い（すなわち、それらの組成物に依存するそれらのそれぞれの格子定数）とは、歪みのないＳｉ１−ｚＧｅｚ最終層３を得るように選択され（ｘとｙとはそれぞれ、０（含まれる）から１（含まれる）の範囲にそれぞれあり、ｘはｙとは実質的に異なる）、その場合、ｘ、ｙ、ｔｈ１及びｔｈ２は、
ｚ＝（ｘ＊ｔｈ１＋ｙ＊ｔｈ２）／（ｔｈ１＋ｔｈ２） （１）
となるように選択され、式中、
・ｔｈ１は第１の層１の厚さであり、
・ｔｈ２は第２の層２の厚さである。
従って、第１及び第２の歪みのある層１と２とのそれぞれの格子定数は、Ｓｉ１−ｚＧｅｚの公称格子定数にそれぞれ等しい。
ｔｈ１とｔｈ２とは、それぞれ、層１と２との臨界厚さ未満となるように注意が払われるであろうことは明らかである。
図２Ａは、構造体３０が最初はｓＳＯＩ（歪みシリコン・オン・インシュレータ）構造体であり、従って、歪みのあるＳｉ製の第１の層１と、第１の構成にあるバルク絶縁基板（図示されず）とを備えている、又は、歪みのあるＳｉ製の第１の層１と、バルク基板２０と、第２の構成にある挿入された絶縁層４（図示されず）とを備えている場合の、本発明の特定の実装形態を示す。
この種のｓＳＯＩ基板３０は、市販されている。
この例では、Ｓｉ製の第１の層１の歪みの度合いは、所定の歪み度を有するｓＳＯＩ基板３０を選択することによって固定される。形成されるべき最終層３の格子定数は、それによって選択される。
第２のステップにおいて、エピタキシャルされるべき第２の層２の組成物と、第１の層１と第２の層２とのそれぞれの厚さ（この場合、第１の層１の厚さはオプションで変更され得る）とは、拡散による２つの層１〜２の均質化後に、第１の層１の公称格子定数に等しい公称格子定数を有する最終層３を形成するように選択される。
一例として、第２の層２の組成物がＳｉ１−ｙＧｅｙとなるように選択される場合、本発明によれば、第１の層１の厚さを基準として（上記の関係（１）参照）その第２の層の厚さを選択することにより、Ｓｉ１−ｙＧｅｙ製の第２の層をｓＳＯＩ基板３０上へ単にエピタキシャル成長させ、その後、本発明による熱処理による簡単な拡散ステップが行われると、Ｓｉ１−ｚＧｅｚ製の歪みのない最終層３が得られることになる。
また、Ｓｉ１−ｙＧｅｙ組成物の最初の選択は、臨界厚さに関する制限によって誘導され得る。実際に、Ｇｅの濃度ｙが所定の限界濃度よりも高く選択される場合、歪みのないＳｉ１−ｚＧｅｚ層３を最終的に形成するように選択されるべき厚さｔｈ２は、臨界厚さよりも大きくなってしまう。それにより得られる第２の層２は、塑性歪みが緩和している（転位、積層欠陥及び／又は他の塑性欠陥を有する）ことになり、従って、最終層３は、結晶性の質が低いものとなる。
しかし、Ｄ．Ｃ．Ｈｏｕｇｈｔｏｎによる「Ｓｔｒａｉｎ Ｒｅｌａｘａｔｉｏｎ Ｋｉｎｅｔｉｃｓ ｉｎ Ｓｉ１−ｚＧｅｚ／Ｓｉ ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ（Ｓｉ１−ｚＧｅｚ／Ｓｉヘテロ構造における歪み緩和動力学）」（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．７０（４）、１９９１年８月１５日）に記載されているもののような、エピタキシャル成長のためのある条件によって、理論上の臨界厚さを超えた結晶成長層を製造することができ、これについては、臨界厚さを超えて現れる物理的な現象、及びかかる現象の出現に対する堆積技術の影響について記載している、Ｊ．Ｗ．Ｍａｔｔｈｅｗｓ等による「Ｄｅｆｅｃｔｓ ｉｎ Ｅｐｉｔａｘｉａｌ Ｍｕｌｔｉｌａｙｅｒｓ（エピタキシャル多層における欠陥）」（Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ ２７（１９７４年）１１８〜１２５）を参照されたい。
次いで、このようにして形成された構造体３０から、本発明による拡散が実施される。一例として、約１０５０℃の温度を約２時間選択することが可能である。
図３Ａ〜３Ｅにおいて、本発明者等は、本発明による、他の特定の方法におけるいくつかのステップを示し、この方法は、以下のステップ、すなわち、
（１）ドナー表面１０上に、結晶材料製の、弾性的に歪みのある第１の薄層１をエピタキシャル成長させるステップと、
（２）歪みのある層１において、受側基板２０をドナー基板１０と接合するステップと、
（３）ドナー表面１０をリフト・オフするステップと、
（４）弾性的に歪みのある第２の層２を結晶成長させるステップと、
（５）本発明による拡散ステップとを備える。
図３Ａは、ドナー基板１０と、Ｓｉ１−ｘＧｅｘ製の第１の歪みのある層１（ｘは１（含まれる）から０（含まれる）の範囲にある）とによって構成されたウェハを示す。
ドナー基板１０の一構成では、この基板は、支持基板（図３Ａに図示されず）上に（上記で定義されたような）バッファ層を備えた擬似基板である。従って、ＳｉＧｅ製のバッファ層は、例えば、バルク単結晶Ｓｉ製の支持基板からエピタキシによって形成されることができ、且つ、そのＧｅ濃度が、そのバッファ層の厚さ全体にわたって増大しており、従って、支持基板のＳｉの公称格子定数と、ＳｉＧｅの公称格子定数とを次第に改変することになる。このバッファ層は、Ｓｉ１−ｗＧｅｗ製の緩和上部層（ｗはｘとは異なる）を更に備えるように構成され、この上部層は、所定の格子定数を有し、且つ、その下にある、歪みのある第１の層１に、その上部層の格子定数を課す（ｉｍｐｏｓｅ）ことが可能なほど十分な厚さを有し、その層１は、この上部層の結晶構造に実質的に影響を及ぼすことがない。
ドナー基板１０に選択される構成に関わらず、前記基板１０は、歪みのある層１に、弾性応力と、低密度の塑性欠陥とを誘起する結晶構造を有する。
Ｇｅは、Ｓｉよりも４．２％より大きい格子定数を有するので、前記歪みのある層１を構成するように選択される材料は、従って、ｘがｗよりも小さい場合は引張力下で、また、ｘがｗよりも少ない場合は圧縮して歪みを生じる。
第１の歪みのある層１は、有利には、ＬＰＤ、ＣＶＤ、及びＭＢＥの既知の技術を用いたエピタキシ等の結晶成長によって、ドナー基板１０上に形成される。
層１がほぼ一定の厚さを有し、従って、層１がほぼ一定の固有特性を有し、且つ／又は後の受側基板２０との接合（図３Ｂに示される）を容易にするように、層１を堆積させることが好ましい。
歪みのある層１の緩和、又は内部の塑性型欠陥の出現を防止するには、この層１の厚さを、弾性的な歪みが得られる臨界厚さ未満に維持することが好ましい。
Ｓｉ１−ｘＧｅｘ層に関する臨界厚さの値については、特に、Ｆｒｉｅｄｒｉｃｈ Ｓｃｈａｆｆｌｅｒによる文献、題名「Ｈｉｇｈ Ｍｏｂｉｌｉｔｙ Ｓｉ ａｎｄ Ｇｅ Ｓｔｒｕｃｔｕｒｅｓ（高移動度Ｓｉ及びＧｅ構造体）」（「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｃｉｅｎｃｅ Ｔｅｃｈｎｏｌｏｇｙ」１２（１９９７年）１５１５〜１５４９）を参照されたい。
その他の材料については、当業者には、ドナー基板１０に形成される歪みのある層１に選択される材料に、弾性的な歪みが得られる臨界厚さについて従来技術を参照されたい。
従って、緩和Ｓｉ上にエピタキシャル成長されたＳｉ１−ｘＧｅｘ（ｘは０．１０〜０．３０の範囲内）層は、典型的には、約２００Å（オングストローム）〜２０００Åの範囲、好ましくは、特に成長パラメータを適応させることにより、２００Å〜５００Åの範囲の厚さを有する。
従って、形成後には、歪みのある層１は、その成長基板１０の格子定数にほぼ近い格子定数を有し、且つ、本発明に従って形成されるべき歪みのない層の格子定数にほぼ等しい格子定数を有する。
図３Ｂは、ドナー基板１０の、受側基板２０との接合を示す。
接合前に、接合されるべき２つの表面の少なくとも一方上に接合層を形成する、オプションのステップが実施されてもよく、前記接合層は、周囲温度又はそれよりも高い温度での結合特性を有する。
従って、特に、接合されるべき他方の表面が、ＳｉＯ２から形成されているか、又はＳｉを含む場合には、例えば、ＳｉＯ２又はＳｉ３Ｎ４製の層を形成すると、接合の質を改善することができる。
次いで、有利には、ＳｉＯ２の原子種を堆積させることによって、又は、接合されるべき表面がＳｉを含む場合には、その表面を熱酸化することによって、ＳｉＯ２接合層が製造される。
有利には、接合前に、接合されるべき表面を整えるステップが、それらの表面をできるだけ平滑に、且つできるだけ清浄化するように実施される。
接合作業自体は、接合されるべき表面同士を接触させることによって実施される。こうした接合は、好ましくは分子的な性質のものであり、接合されるべき表面の親水性を利用している。また、これらの接合表面はプラズマ処理されてもよい。
接合されたアセンブリは、例えば、共有結合又は他の接合等の接合の性質を改変することによって、その接合を強化するようにアニールされてもよい。
従って、特に、接合層が接合前に形成されていた場合、アニールによって接合を強めることができる。
接合技術に関する更なる詳細が、Ｑ．Ｙ．Ｔｏｎｇ、Ｕ．Ｇｏｓｅｌｅ、Ｗｉｌｅｙによる文献、題名「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗａｆｅｒ Ｂｏｎｄｉｎｇ（半導体ウェハの接合）」（Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ、Ｉｎｔｅｒｓｃｉｅｎｃｅ Ｔｅｃｈｎｏｌｏｇｙ）から得られる。
図３Ｃを参照すると、アセンブリが接合された後に、ドナー基板１０が除去されている。
従って、第１の層１における歪みは、結合力のため基本的に保持されている（更なる詳細については、特に、参照により本明細書に組み込まれる国際公開ＷＯ０４／００６３２６号を参照されたい）。
一実装形態では、材料は、ドナー基板１０内に存在する弱化域において、エネルギーを供給することにより、ドナー基板１０の少なくとも一部分を切り離すことによって除去される。
この弱化域（図示されず）は、弱化接合部をその内部に有する、接合表面にほぼ平行な区域であり、前記弱化接合部は、熱的及び／又は機械的エネルギー等、適当な量のエネルギーが供給されると、破断されることが可能である。
この弱化域は、ドナー基板１０中に原子種を注入することによって形成されておくことができる。
注入される原子種は、水素、ヘリウム、これら２種の混合物、又はその他の、好ましくは軽い原子種でよい。
前記注入は、接合前の、歪みのある層１の形成前又は後に実施され得る。
弱化域における接合は、主に、注入される原子種のドーズ量を選択することによって弱められる。水素注入の場合、ドーズ量は、一般に１０１６ｃｍ−２〜１０１７ｃｍ−２の範囲、より正確には、約２×１０１６ｃｍ−２〜約７×１０１６ｃｍ−２の範囲である。
前記弱化域における分離は、次いで、通常は機械的及び／又は熱的エネルギーを供給することによって実施される。
このＳｍａｒｔ Ｃｕｔ（登録商標）法に関する更なる詳細については、Ｊ．−Ｐ．Ｃｏｌｌｉｎｇｅによる文献、題名「Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ Ｔｅｃｈｎｏｌｏｇｙ： Ｍａｔｅｒｉａｌｓ ｔｏ ＶＬＳＩ、２ｎｄ Ｅｄｉｔｉｏｎ（シリコン・オン・インシュレータ技術：ＶＬＳＩ材料、第２版）」「Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ」より発行、５０及び５１頁を参照されたい。
弱化域における分離の後、ドナー基板１０の、オプションで残った部分が除去され、従って、受側基板２０上には歪みのある層１だけが残る。
次いで、研磨、アブレージョン、ＣＭＰ、ＲＴＡ、犠牲酸化、化学的エッチング等の仕上げ技術が、単独で、又は組み合わせて使用されて実施されてもよい（接合界面の強化、粗さの解消、欠陥の修復、等）。
有利には、仕上げの材料除去には、少なくとも端部において、選択的な化学的エッチングを、機械的手段と組み合わせて、又はその他の形で使用する。
或いは、ドナー基板１０をリフト・オフするステップでは、分離せずに、且つ、弱化域を用いずに材料を除去する他の技術が実施されてもよい。
この技術は、化学的エッチング及び／又は化学機械的エッチングを実施することからなる。
一例として、「エッチ・バック」型の方法を用いて、ドナー基板１０のリフト・オフされるべき材料、又は複数の材料を選択的にエッチングすることが可能である。
この技術は、ドナー基板１０を「背面から（ｆｒｏｍ ｔｈｅ ｂａｃｋ）」、すなわち、ドナー基板１０の自由面からエッチングすることからなる。
除去されるべき材料に適応されたエッチング溶液を用いたウェット・エッチングが実施されてもよい。
また、材料を除去するには、プラズマ・エッチング等のドライ・エッチングが使用されても、又はスパッタリングによっても可能である。
こうしたエッチング又は複数のエッチングは、研削、研磨、機械的エッチング、又は原子種スパッタリング等の、ドナー基板１０への機械的な攻撃の前又は後に可能である。
こうしたエッチング又は複数のエッチングには、研磨等の機械的な攻撃が、オプションでＣＭＰ法における機械的研磨剤の作用と組み合わされて伴われてもよい。
ドナー基板１０から材料を除去するための前記技術は全て、本明細書では例によって提案されるものであるが、どんな形にも限定をなすものではなく、本発明は、本発明の方法に従ってドナー基板１０を除去することができるあらゆるタイプの技術に及ぶものである。
図３Ｄを参照すると、本発明による、Ｓｉ１−ｙＧｅｙ製の第２の歪みのある層２のエピタキシが、上述されたように実施されている。
第１の層１が引張力下で歪みがある場合（すなわち、ｘがｗよりも小さい場合）、第２の層２は、圧縮する（すなわち、ｙがｗよりも大きくなる）ように選択される。
従って、第１の層１が圧縮している場合（すなわち、ｘがｗよりも大きい場合）、第２の層２は、引張力下にある（すなわち、ｙがｗよりも小さくなる）ように選択される。
組成物と、厚さと、格子定数との選択は、上記で説明された通りに決定される。
或いは、接合の前に、第２の層２が第１の層１上にエピタキシャル成長され、次いで層２の表面において接合が実施されてもよい。この工程は、（図３Ｄとは異なり）受側基板２０、層２、次いで層１を順次有する構造体３０を製造する。
図３Ｅを参照すると、本発明による拡散熱処理が実施されて、Ｓｉ１−ｚＧｅｚ製の最終層３を有する構造体３０を形成している。前記構造体は、受側基板２０が電気絶縁体である、又は十分に厚い接合層が、このＳｉ１−ｚＧｅｚ層３と受側基板２０との間に設けられている場合、ＳｉＧｅＯＩ構造体となる。
最終構造体３０が得られた後に、仕上げ処理、例えばアニールが実施され得る。
次いで、電子、光学、及び光電子構成部品が、最終層３中に製造され得る。
また、最終構造体３０上に、ＳｉＧｅ若しくはＳｉＧｅＣ製の層のエピタキシャル成長、又はＳｉＣ若しくはＳｉ製の歪みのある層のエピタキシ等の、１つ又は複数のどんな種類のエピタキシャル成長ステップも実施されることができ（図１Ｃ、２Ｂ又は３Ｅ参照）、又はＳｉＧｅ若しくはＳｉＧｅＣ層と、ＳｉＣ若しくはＳｉ製の歪みのある層とが交番する、連続したエピタキシによって多層化構造体を形成することもできる。
また、本発明は、Ｓｉ若しくはＳｉＧｅ製の歪みのある層１と２とのみに限られるものではなく、１ＩＩ−Ｖ若しくはＩＩ−ＶＩ型合金、又はその他の結晶材料等、その他の種類にまで及ぶ。
本明細書で論じられた結晶層には、他の組成物、例えばドープ要素、又は炭素が、対象とする（ｕｎｄｅｒ ｃｏｎｓｉｄｅｒａｔｉｏｎ）層中の炭素濃度が５０％、若しくはそれよりも実質的に低く、若しくは、特に５％以下となるように加えられてもよい。
本発明による、歪みのない層を備えた構造体を製造する方法における、異なるステップを表す。 本発明による、歪みのない層を備えた構造体を製造する方法における、異なるステップを表す。 本発明による、歪みのない層を備えた構造体を製造する方法における、異なるステップを表す。 本発明による拡散前及び後のセミコンダクタ・オン・インシュレータ構造体をそれぞれ表す。 本発明による拡散前及び後のセミコンダクタ・オン・インシュレータ構造体をそれぞれ表す。 本発明による、歪みのない層を備えた構造体を製造する方法における、異なるステップを表す。 本発明による、歪みのない層を備えた構造体を製造する方法における、異なるステップを表す。 本発明による、歪みのない層を備えた構造体を製造する方法における、異なるステップを表す。 本発明による、歪みのない層を備えた構造体を製造する方法における、異なるステップを表す。 本発明による、歪みのない層を備えた構造体を製造する方法における、異なるステップを表す。
符号の説明
１ 第１の層
２ 第２の層
３ 最終層
４ 絶縁層
１０ ドナー基板
２０ 受側基板
３０ 構造体

Claims (17)

  1. 電子工学、光学、又は光電子工学に応用するための、弾性的に歪みのない結晶のＳｉ１−ｚＧｅｚの層を形成する方法であって、
    引張力下で（又は圧縮して）弾性的に歪みのあるＳｉの第１の結晶層と、圧縮して（又は引張力下で）弾性的に歪みのあるＳｉ１−ｙＧｅｙの第２の結晶層とを備え、前記第２の層が前記第１の層に隣接している構造体から実施されることと、
    前記２つの結晶層間での拡散ステップを備え、それにより前記２つの層の材料の間で置換が行われ、その後、前記２つの層が、全体として均質な組成物を有する、結晶のＳｉ１−ｚＧｅｚのただ単一の最終層を形成することと、
    を備えており、
    ｙは、０（含まれない）から１（含まれる）の範囲にあって、
    ｚ＝ｙ＊ｔｈ２／（ｔｈ１＋ｔｈ２）であり、式中、
    ｔｈ１は前記Ｓｉの第１の層の厚さであり、
    ｔｈ２は前記Ｓｉ１−ｙＧｅｙの第２の層の厚さであり、
    前記Ｓｉの第１の層の格子定数は、Ｓｉ１−ｚＧｅｚの公称格子定数と等しくなるように選択され、
    前記２つの層の前記それぞれの組成物と、厚さと、歪みの度合いとが最初に選択され、それにより、拡散後に、前記Ｓｉ１−ｚＧｅｚの最終層は、もはや全体として弾性的な歪みを示さないこととを特徴とする、方法。
  2. 前記第１及び第２の歪みのある層の格子定数が、前記Ｓｉ１−ｚＧｅｚの最終層の公称格子定数にそれぞれ等しい、請求項１に記載の、弾性的に歪みのない結晶のＳｉ１−ｚＧｅｚの層を形成する方法。
  3. 前記Ｓｉ１−ｙＧｅｙの第２の層が、前記Ｓｉの第１の層上にエピタキシャル成長された層である、請求項１又は請求項２に記載の、弾性的に歪みのない結晶のＳｉ１−ｚＧｅｚの層を形成する方法。
  4. 前記構造体が、前記ＳｉとＳｉ１−ｙＧｅｙの２つの結晶層の下に配置された非晶質材料製の層を更に備える、請求項１乃至請求項３のいずれかに記載の、弾性的に歪みのない結晶のＳｉ１−ｚＧｅｚの層を形成する方法。
  5. 前記非晶質材料製の層が、電気的に絶縁である、請求項４に記載の、弾性的に歪みのない結晶のＳｉ１−ｚＧｅｚの層を形成する方法。
  6. 前記非晶質材料製の層が、以下の材料、すなわちＳｉＯ２、Ｓｉ３Ｎ４、ＳｉｘＯｙＮｚの少なくとも１つを備える、請求項５に記載の、弾性的に歪みのない結晶のＳｉ１−ｚＧｅｚの層を形成する方法。
  7. 前記拡散が、熱処理によって実施される、請求項１乃至請求項６のいずれかに記載の、弾性的に歪みのない結晶のＳｉ１−ｚＧｅｚの層を形成する方法。
  8. 前記Ｓｉ１−ｙＧｅｙの第２の結晶層は、前記Ｓｉの第１の層上にエピタキシャル成長された層であり、
    前記結晶成長は、前記第２の層の厚さが、その厚さを超えると弾性的な歪みが緩和することになる臨界厚さ未満、又はそれに等しくなるように行われる、
    請求項１乃至請求項７のいずれかに記載の、弾性的に歪みのない結晶のＳｉ１−ｚＧｅｚの層を形成する方法。
  9. 前記結晶成長ステップの前に、前記Ｓｉの第１の層を、受側基板と接合させることを更に備える、請求項８に記載の、弾性的に歪みのない結晶のＳｉ１−ｚＧｅｚの層を形成する方法。
  10. 接合が、接合されるべき面の一方及び／又は他方の上に形成された接合層によって実施される、請求項９に記載の、弾性的に歪みのない結晶のＳｉ１−ｚＧｅｚの層を形成する方法。
  11. 前記接合層が、以下の２つの材料、すなわちＳｉＯ２、Ｓｉ３Ｎ４の少なくとも１つを備える、請求項１０に記載の、弾性的に歪みのない結晶のＳｉ１−ｚＧｅｚの層を形成する方法。
  12. 前記接合は分子結合により行われ、次いで適当な熱処理によって強化される、請求項１０又は請求項１１に記載の、弾性的に歪みのない結晶のＳｉ１−ｚＧｅｚの層を形成する方法。
  13. 前記Ｓｉの第１の層が、接合時にウェハ内に備えられ、前記方法が、前記接合と結晶成長との両ステップの間に、前記ウェハの、前記Ｓｉの第１の層を含まない部分をリフト・オフすることを更に備える、請求項１０乃至請求項１２のいずれかに記載の、弾性的に歪みのない結晶のＳｉ１−ｚＧｅｚの層を形成する方法。
  14. 前記ウェハの、前記Ｓｉの第１の層を含まない前記部分が、以下の技術、すなわち研削、ＣＭＰ、選択的ＣＭＰ、化学的エッチング、選択的な化学的エッチングの少なくとも１つを用いてリフト・オフされる、請求項１３に記載の、弾性的に歪みのない結晶のＳｉ１−ｚＧｅｚの層を形成する方法。
  15. 接合の前に、前記ウェハ中に原子種を注入して、その中に前記Ｓｉの第１の層の厚さに等しい深さで弱化域を形成し、且つ、前記弱化域を、弱化接合部を破断させることが可能な応力にさらし、それによって前記Ｓｉの第１の層を前記ウェハの残りの部分から切り離すことによって、一部分がリフト・オフされることを更に備える、請求項１３に記載の、弾性的に歪みのない結晶のＳｉ１−ｚＧｅｚの層を形成する方法。
  16. 前記ウェハの一部分のリフト・オフと、結晶成長との間に、前記Ｓｉ１−ｙＧｅｙの第２の層の結晶成長のために前記Ｓｉの第１の層の表面を整えるための、その表面の仕上げ加工ステップを更に備える、請求項１３乃至請求項１５のいずれかに記載の、弾性的に歪みのない結晶のＳｉ１−ｚＧｅｚの層を形成する方法。
  17. 前記Ｓｉの第１の層は、歪みシリコン・オン・インシュレータ基板（ｓＳＯＩ）に備えられる、請求項１乃至請求項１６のいずれかに記載の、弾性的に歪みのない結晶のＳｉ１−ｚＧｅｚの層を形成する方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5548351B2 (ja) * 2007-11-01 2014-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
DE102010046215B4 (de) 2010-09-21 2019-01-03 Infineon Technologies Austria Ag Halbleiterkörper mit verspanntem Bereich, Elektronisches Bauelement und ein Verfahren zum Erzeugen des Halbleiterkörpers.
FR3064398B1 (fr) * 2017-03-21 2019-06-07 Soitec Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure
JP7094082B2 (ja) * 2017-06-14 2022-07-01 日本ルメンタム株式会社 光半導体素子、光サブアセンブリ、及び光モジュール

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3024258B2 (ja) 1991-05-22 2000-03-21 松下電器産業株式会社 化合物半導体装置の製造方法
US5461243A (en) * 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
JP2003536273A (ja) * 2000-06-22 2003-12-02 マサチューセッツ インスティテュート オブ テクノロジー エッチング阻止層システム
EP1309989B1 (en) * 2000-08-16 2007-01-10 Massachusetts Institute Of Technology Process for producing semiconductor article using graded expitaxial growth
US6524935B1 (en) * 2000-09-29 2003-02-25 International Business Machines Corporation Preparation of strained Si/SiGe on insulator by hydrogen induced layer transfer technique
US6515335B1 (en) * 2002-01-04 2003-02-04 International Business Machines Corporation Method for fabrication of relaxed SiGe buffer layers on silicon-on-insulators and structures containing the same
US6805962B2 (en) * 2002-01-23 2004-10-19 International Business Machines Corporation Method of creating high-quality relaxed SiGe-on-insulator for strained Si CMOS applications
FR2842349B1 (fr) * 2002-07-09 2005-02-18 Transfert d'une couche mince a partir d'une plaquette comprenant une couche tampon
FR2842350B1 (fr) * 2002-07-09 2005-05-13 Procede de transfert d'une couche de materiau semiconducteur contraint
JP3837527B2 (ja) * 2002-12-06 2006-10-25 国立大学法人東北大学 歪み半導体単結晶の作製方法
JP3967695B2 (ja) * 2003-08-27 2007-08-29 株式会社東芝 歪み緩和ＳｉＧｅ基板の製造方法
US7247534B2 (en) 2003-11-19 2007-07-24 International Business Machines Corporation Silicon device on Si:C-OI and SGOI and method of manufacture
WO2005112129A1 (ja) * 2004-05-13 2005-11-24 Fujitsu Limited 半導体装置およびその製造方法、半導体基板の製造方法
US7217949B2 (en) * 2004-07-01 2007-05-15 International Business Machines Corporation Strained Si MOSFET on tensile-strained SiGe-on-insulator (SGOI)
US7585792B2 (en) * 2005-02-09 2009-09-08 S.O.I.Tec Silicon On Insulator Technologies Relaxation of a strained layer using a molten layer
US7265004B2 (en) * 2005-11-14 2007-09-04 Freescale Semiconductor, Inc. Electronic devices including a semiconductor layer and a process for forming the same

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