KR100834200B1 - 전자공학, 공학 또는 광전자공학용 기판 제조방법, 및 제1웨이퍼와 제2웨이퍼의 반도체 재료 결합방법 - Google Patents
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Abstract
본 발명은, 지지기판(20) 상에, 반도체 재료 상층(2)으로 구성된 도너기판(10)으로부터 수득된 반도체 재료 박층(2")으로 구성되는 구조체 제조방법에 있어서, - 상층(2) 상에 상층(2) 재료 원소의 확산을 수용하는 재료의 결합층(3)을 형성하는 단계; - 결합 접착을 원활하게 하기 위하여 상기 결합층(3)을 세척하는 단계; - 상층(2) 상에 기 형성되고 세척된 결합층(3) 면으로부터 도너기판(10)을 지지기판(20)으로 결합하는 단계; 및 - 결합층 및 상기 상층에서 상기 원소 농도를 균일화시키고 상기 결합층 및 상기 상층을 구조체 상기 박층(2")으로 구성하기 위하여 상층으로부터 상기 원소를 결합층으로 확산하는 단계로 구성된 것을 특징으로 하는, 방법에 관한 것이다.
반도체 재료, 간접 결합
Description
본 발명은 전자공학, 광학 및 광전자공학용 기판으로 사용되는 반도체-온-절연체(semiconductor on insulator, SeOI) 제조방법 분야에 관한 것이다.
본 발명은 비-제한적으로 지지기판 표면상에 존재하는 열산화층에 반도체 재료층을 간접적으로 결합하여 SeOI 구조체를 제조하는 응용에 관한 것이다.
하기 더욱 상세히 기재된 바와 같이, '간접 결합' 용어는 결합될 두 재료층들 사이에 개재되는 결합층이 적용되는 결합을 의미한다.
결합층을 적용하는 것은, 소정의 반도체 재료들을 층 (예를들면 산화층)에 직접 결합하는 것이 난해한 경우, 특히 유리하다.
이러한 난해성은 특히, 실리콘-게르마늄 SiGe 층이 지지기판 표면상의 산화층에 직접 결합하는, 실리콘-게르마늄 온 절연체 (silicon-germanium on insulator, SGOI) 구조체를 제조하는 경우, 관찰된다.
이러한 난해성은 SiGe 층에서 게르마늄 농도가 높은 경우 특히 현저하다는 것에 주목하여야 한다.
SiGe 층을 지지기판에 직접 결합을 수행하기 위하여, 결합 전에 표면처리를 위한 다양한 방법이 제안되었다. 특히, 결합 전, 표면 접착을 방해하는 상이한 요소들 (거칠기, 미립자 오염과 같은)을 제어하기 위하여 결합되는 층들을 세척하는 것이 일반적으로 수행된다.
예를 들면, '소수성 결합'으로 알려진 방법이 언급될 수 있으며, 이 방법에서, 결합 전, 결합되는 표면들은 (예를 들면 이들을 HF 화학적 세척조에 담지하여) 소수성으로 준비된다.
그러나, 이러한 준비과정은 심각한 미립자 표면 오염을 일으키는 경향이 있으며, 특히 결합 과정에서 결함 발생에 이르는 결과를 가져온다.
또한, 친수성 실리콘 표면 또는 실리콘 산화층 SiO2와 결합될 SiGe 층 표면을 결합 전에 친수성화 되도록 처리하는 친수성 결합방법이 제안되었다.
층을 친수성화 시키는 가장 공지된 처리방법들 중 하나는 층을 화학적 SC1 타입의 용액(NH40H/H202/H20)에 담지하는 것으로 이루어진다.
그러나, 이러한 용액은 SiGe 층을 에칭시켜 거칠기를 증가시켜, 결국 불만족스러운 결합 품질에 이르는 경향이 있다.
에칭 속도는 SiGe 층에서의 게르마늄 농도 함수에 따라 급격히 변하는 것에 주목하여야 한다.
이러한 이유로, 저 농도 게르마늄 (예를 들면 20%)의 SiGe 층에서는 에칭 조절이 가능하다 할지라도 (따라서 결합이 예상될 수 있고), 고 농도 게르마늄 (예를 들면 50%)의 SiGe 층에서는 제어된 에칭이 어렵다.
마지막으로, 저 농도 게르마늄 (예를 들면 20%)의 SiGe 층의 친수성 결합은 상대적으로 만족스럽게 수행될 수 있어도, 고 농도 게르마늄 (예를 들면 50%)의 SiGe 층의 친수성 결합은 만족스럽게 수행될 수 없다.
더욱 상세하게는, SiGe 층을 지지기판 Si 또는 SiO2에 직접 결합하기 위한 표면 처리방법은 결합 품질과 같은 단점이 있고, 예를 들면 본 발명의 응용 분야에서 준수되는 사양에 일반적으로 만족되지 않는다.
또한, 이송되는 SiGe 층에서의 게르마늄 농도가 높은 경우 양호한 품질의 결합은 더욱 달성되기 어렵다.
SiGe 결합과 관련하여 상기 언급된 직접 결합의 단점은 기타 재료들로 제조되는 층들의 직접 결합에서도 발생될 수 없다는 점에 주목하여야 한다.
따라서, 지지기판 표면에 직접 결합될 수 없는 층 (예를 들면 Ge 층)을, 지지기판 표면과 직접 결합될 수 있는 소위 결합층 (예를 들면 산화층 또는 실리콘층)으로 코팅하는 것은 (특히 이러한 결합층을 표면처리하여 세척함으로써 만족스러운 품질 달성이 가능하므로) 특히 유리하게 보인다.
따라서, 결합층이 지지기판 표면과 결합될 때, 세척된 결합층의 양호한 결합 특성이 유리하면 양호한 품질의 결합이 달성된다는 것이다.
간접 결합은 상기 언급된 직접 결합과 반대되는 것으로 결합층을 통한 결합이다.
간접 결합을 수행하기 위하여, 다음과 같은 양호한 결합 특성이 예를 들면 취급될 수 있다:
● 지지기판 표면상의 SiO2산화층 상의 실리콘 층
● - 지지기판 표면상의 SiO2산화층 상의 또는
- 실리콘 지지기판 상의, 산화층.
Si 또는 SiO2으로 형성될 수 있는 표면의 지지기판으로 SiGe 층을 간접 결합하는 예에서, 제1 기술은, 산화층은 상기 SiGe 층을 산화하여 SiGe 층에서 형성되는 것을 예상할 수 있다.
그러나, SiGe 층을 산화하는 동안, 상기 층에 존재하는 게르마늄은 형성되는 산화층으로부터 멀어진 영역으로 밀려난다. 따라서, 게르마늄은 SiGe/산화층 인터페이스에서 분리된다.
마지막으로, 산화층에 반대쪽에 형성된 영역에서 게르마늄 전체 농도는 증가한다. 그러므로, 게르마늄 농도는 더 이상 SiGe 층에서 균일하지 않다.
특히 저온에서 산화를 수행하여 게르마늄 분리 현상을 최소화 한다고 하더라도, 형성된 산화층은 열적으로 불안정하다.
따라서, 이러한 제1 기술은 양호한 품질의 SGOI 구조체를 형성할 때, 적용될 수 없다.
결합층을 얻기 위하여 SiGe 층을 산화하는 대신, 더욱 공지된 간접 결합 방법은 SiGe 층상에 산화층을 직접 증착하는 것으로 이루어진다. 이러한 증착 산화층은 실리콘 지지기판에 결합되기 전에 연마되어야 한다.
그러나, SiGe층 상에 증착된 산화층은 얻어진 SGOI 구조체에서 매장된 산화층을 가지고, 이것은 문제점을 유발시킨다.
산화층 밀도 및 전기적 성능은 반도체 산업에서의 필수 사양을 만족하는 산화층/반도체 인터페이스를 제조하기에 (특히 열산화층의 밀도 및 성능과 비교하여) 충분하지 않다는 점이 알려져 있다.
또한, 층작 산화막의 사용은 SGOI 구조체에서 매장된 (buried) 산화층 두께 불균일성을 가져온다.
또한, 균일성 결여는 반도체 산업에서 의도된 SeOI 구조체 적용과 양립될 수 없다고 알려져 있다.
또한, 상기 산화층을 증착하면 전기적 결함을 일으킬 오염을 유발할 수 있다.
층을 간접 결합하는 또 다른 기술은 SiGe 층 표면상에 변형된(strained) 실리콘 층을 에피탁시 성장시키는 것으로 이루어진다. 이러한 실리콘 층은 실리콘 산화층 SiO2를 대체하도록 완전히 산화되고 산화된 실리콘 지지기판과 산화층/산화층 결합이 수행된다.
SiGe 층에서 에피탁스 성장된 실리콘층을 완전히 산화시키는 것은 결합될 구조체 표면상에 유효하게 산화층을 형성시킨다.
그러나, 에피탁시 성장된 실리콘층 및 SiGe층 사이의 인터페이스에 정확하게 에피탁시 성장된 Si층의 산화 전선(front)이 멈추게 하는 것은 매우 어렵다.
따라서, 산화 전선은 일반적으로 Si/SiGe 인터페이스 후에서 멈춘다 (이것은 '과잉산화(overoxidation)'라 칭한다).
이러한 경우, SiGe 가 산화되어 조성물 산화층 SiyGetO2 (y 및 t는 상기 조성물 산화층에서 각각 실리콘 및 게르마늄 농도를 나타낸다)이 형성된다.
이러한 산화층/SiGe 인터페이스는 전하 캐리어들에 대한 전기적 트랩을 구성하기 쉽다. 마지막으로, 이러한 품질은 만족스럽지 못하다.
마지막으로, 이러한 기술은 양호한 산화층/산화층 결합을 이룰 수 있으나, 산화 전선 제어의 난해성 (특히 과잉산화의 경우 불량 산화층/SIGe 인터페이스)은 바람직하지않다.
본 발명의 목적은 상기 한계성을 극복하여, SeOI 구조체를 제조하기 위한 것이다.
더욱 상세하게는, 제1 측면에서, 본 발명은 간접 결합을 통하여 지지기판에 반도체 재료층을 간접 결합하도록 하는 것이며, 이러한 결합은 적절하게 달성되며, 결합층 전체 산화에 의존하지 않으므로, 산화전선 멈춤의 문제를 극복하는 것이다.
이러한 목적을 위하여, 본 발명은 지지기판 상에 반도체 재료 상층으로 구성된 도너기판으로부터 수득된 반도체 재료 박층으로 구성되는 구조체 제조방법에 있어서, 다음 단계들로 구성된 것을 특징으로 하는 방법을 제공한다:
● 상기 상층 상에 상층 재료 원소의 확산을 수용하는 재료의 결합층을 형성하는 단계;
● 결합 접착을 개선하기 위하여 상기 결합층을 세척하는 단계;
● 상층 상에 기 형성되고 세척된 결합층 면으로부터 도너기판을 지지기판으로 결합하는 단계; 및
● 결합층 및 상기 상층에서 상기 원소 농도를 균일화시키고 상기 결합층 및 상기 상층을 구조체 상기 박층으로 구성하기 위하여 상층으로부터 상기 원소를 결합층으로 확산하는 단계.
본 발명의 제1측면의 방법의 바람직하지만 비-제한적인 측면은 다음과 같다:
● 확산단계 동안, 결합층은 상층과 블렌딩됨으로써 소멸되어 구조체의 박층을 형성하며;
● 결합에 연이어 확산 전에, 지지기판, 결합층 및 상층 잔류부에 의해 형성된 박층으로 구성된 중간구조체를 얻기 위하여, 상층 부분만을 잔류시키고 도너기판 부분을 제거할 목적으로 박화 단계(thinning step)를 포함할 수 있으며;
● 박화 단계는, 결합 전에 상기 상층 두께층에 형성된 연약영역에서 도너기판으로부터 분리에 의해 수행될 수 있으며;
● 연약영역은 종들(species)을 상층에 임플란트하여 형성될 수 있으며;
● 결합 전에 제거되는, 보호층이 임플란트 전에 결합층 상에 증착될 수 있으며;
● 박화단계는 최소한 하나의 에칭단계를 포함할 수 있으며;
● 확산단계는 박화 후 얻어진 중간 구조체에 열 처리를 적용하여 수행될 수 있으며;
● 확산단계는 박화 후 얻어진 구조체의 결합 인터페이스를 안정화하기 위한 열 처리 동안에 수행될 수 있으며;
● 열처리는 1000℃ 내지 1100℃ 사이에서 약 2시간 동안 수행될 수 있으며;
● 상층이 SiGe 인 경우, 확산단계는 상기 상층에서 결합층으로 Ge 원소를 확산시키는 것으로 이루어지며;
● 결합층 증착은 변형된 실리콘 필름을 상기 SiGe 상층에 증착하는 것으로 구성될 수 있으며;
● 변형된 실리콘 필름은 에피탁시 성장에 의해 증착될 수 있으며;
● 에피탁시하게 성장된 변형 실리콘 필름 두께는 바람직하게는 약 5 나노미터(nm)이며;
● 결합은 산화된 지지기판 상에서 수행되어 양호한 품질의 Si/산화층 결합을 형성하며;
● 변형된 단결정성 Si 필름 형성에 연이어 및 결합 전, 부분적인 열산화단계가 수행될 수 있어, 상기 변형된 Si 필름 표면상에 열산화층을 형성하며;
● 결합은 산화된 지지기판에 직접 수행될 수 있어 양호한 품질의 산화층/산화층 결합을 제조하며;
● 결합은 또한 실리콘 지지기판에 직접 수행될 수 있어 양호한 품질의 산화층/Si 결합을 제조하며;
● 결합층 세척은 SC1 타입 용액으로 수행될 수 있으며;
● 결합층 형성단계는 또한, SiGe 필름이 산화층에 직접 결합이 원할하도록 게르마늄 농도를 가진 SiGe 필름을, 상기 SiGe 상층에 형성하는 것으로 구성될 수 있으며;
● 상기 SiGe 필름에서의 게르마늄 농도는 예를 들면 20% 이하이며;
● 결합은 산화 지지 기판에 직접 수행될 수 있어 양호한 품질의 SiGe/산화층 결합이 달성될 수 있으며;
● 확산단계 동안, Ge 원소는 결합층으로 확산되어 (또는 부분적으로 상기 결합층을 산화시키는 단계가 결합 전에 수행된 경우 최소한 결합층의 비-산화부분으로) 상기 SiGe 상층과 상기 결합층의 동화(assimilation)에 의해 균일한 Ge 농도를 가지는 층이 얻어지며;
● SiGe 결합층 세척단계는 RCA 타입 처리에 따라 수행될 수 있으며;
● 세척단계는 결합층과 결합되는 지지 기판 면의 세척을 또한 포함한다.
더욱 일반적인 측면에서, 본 발명은 상층을 포함하는 제1 웨이퍼 및 자유면(free face)을 포함하는 제2 웨이퍼 반도체 재료 결합방법에 있어서,
● 제1 웨이퍼 상층에, 상기 상층 재료 원소의 확산을 수용하는 재료의 결합층을 형성하는 단계;
● 결합 접착을 원할하게 하기 위하여 결합층을 세척하는 단계;
● 상층상에 기 형성되고 세척된 결합층 면으로부터 제1 웨이퍼를 제2 웨이퍼 자유면에 결합하는 단계; 및
● 결합층 및 상기 상층에서의 상기 원소 농도를 균일하게 하며, 상기 결합층은 상기 상층과 블랜딩되어 소멸되어 웨이퍼는 결합되며, 제1 웨이퍼의 상층은 제2 웨이퍼 자유면에 연결되도록 상층 상기 원소를 결합층으로 확산하는 단계로 구성된 것을 특징으로 한다.
본 발명의 다른 특징, 목적 및 장점은 비-제한적 실시예의 방식으로 주어진 하기 상세한 설명 및 도면을 참조하여 더욱 명백하다:
- 도 1 (도 1a 내지 1e)은 본 발명의 가능한 실시에에 의한 방법의 여러 단계를 도시한 다이아그램들이고;
- 도 2a 내지 2f는 이완된(relaxed) SiGe 층을 산화된 실리콘 지지 기판에 간접 결합하여 SGOI 구조체를 제조하는 SMARTCUT 타입의 이송방법에 따른 본 발명의 방법을 구현한 것을 도시한 것이다.
본 발명은 일반적으로 도너 기판에 형성된 상층을 지지 기판에 결합하는 방법에 관한 것이다.
더욱 상세하게는, 본 발명은 지지 기판에 직접적으로 결합될 수 없는 재료로 형성된 상층에 관한 것이다.
결합은 따라서 상층에 형성된 결합층을 통하여 간접적으로 수행된다.
본 발명에서 적용되는 결합층은 일반적으로:
● 지지기판으로의 결합이 원할하도록 하기 위한 재료 및
● 상층 구성 재료 원소의 확산을 수용하는 재료의 층이다.
표면 접착을 방해할 수 있는 (거칠기, 친수성, 미립자 오염과 같은) 요소를 제어하도록 결합 전, 표면처리 동안 층 세척이 수행될 수 있을 때, 층 결합은 원할하다고(mastered) 간주된다는점에 주목하여야 한다.
도 1a 내지 1e 는 본 발명에 의한 방법의 여러 단계를 도시한 다이아그램들이다.
도 1a를 참조하면, 하층 1 및 상층 2로 구성된 도너기판 10이 사용된다.
상기 상층 2는 전형적으로 지지기판 20 (도 1a 에서 도시된) 자유면 4에 만족할 정도로 직접 결합될 수 없는 반도체 재료로 구성된다.
도 1b를 참조하면, 본 발명에 의한 방법은 도너기판 10 상층 2 상에, 상기 언급된 특징을 가진 결합층 3 형성 단계를 포함한다.
본 발명에 의한 방법은, 결합 전, 결합층 표면의 세척단계 (예를 들면 친수성 처리)을 포함하여, 특히 양호한 결합강도를 보장하고 결합층 3 및 지지기판 자유면 4와의 결합을 원할하도록 한다.
물론, 바람직하게는 결합될 표면 각각 (결합층 3 및 지지기판 자유면 4)에 대하여 세척될 수 있다. 동일한 세척 처리가 결합될 두 표면들에 수행된다.
도 1c를 참조하면, 본 발명은 도너기판 10 및 결합층 3으로 구성된 구조체를 지지기판 20에 결합하는 단계를 포함하고, 결합층 3은 상기 지지기판 20의 자유면 4에 긴밀하게 접촉된다.
도 1c 및 1d를 참조하면, 본 발명의 방법은 도너기판 10 부분을 제거하여 단 지 상층 2 부분만을 남겨두기 위한 박화단계를 포함할 수 있어, 상층 잔존부 (즉, 상층 2와 동일한 재료의 층 2'), 결합층 3 및 지지기판 20을 포함하는 중간 구조체를 수득한다.
마지막으로, 본 발명의 방법은 층 2' 재료의 원소를 결합층 3으로 확산할 목적의 단계를 포함하며, 이에 따라 상기 결합층 3은 상기 박층과 동화되어 소멸된다.
이에 따라 균일한 박층 2"은 지지기판 20 표면에 형성된다.
상기 박층 2" 재료는 층 2' 및 결합층 3에서 유래된다는 것에 주목된다.
더욱 상세하게는, 층 2' 재료 및 결합층 3 사이에 발생된 확산으로 인하여, 상기 두 층들은 하나의 박층 2"을 형성하고, 이것의 재료는 균일하다.
이러한 측면은 본 발명의 구현을 참조하여 하기 더욱 상세하게 기술된다.
박층 2"을 형성하도록 결합층 3이 층 2'으로 "소멸(disappear)"되도록 유발하기 위하여, 상기 결합층 3 두께는 상당히 감소되도록 조절된다는 점에 주목된다.
최종적으로, 도너기판 20상에 박층 2"을 포함한 구조체가 얻어진다.
박층 2" 재료 특징은 초기 도너기판 10 상층 2 재료의 것과 유사하다.
결합층 3은 소멸되고 더 이상 최종 구조체에 나타나지 않는다.
본 발명의 비-제한적 응용은 SiGe 상층을 포함하는 어떠한 구조체를 지지기판(예를 들면 실리콘으로 제조된) 상에 결합하는 것에 관한 것이다.
SiGe 상층을 포함하는 구조체는 변형된 SiGe 상층을 포함할 수 있다.
이 경우, 예를 들면, 사용된 도너기판은 단결정성 실리콘 및 SiGe 상층의 웨 이퍼로 구성되며, 상기 SiGe 상층은 하부 Si 웨이퍼에 의해 변형된다. 이러한 경우, 상기 변형된 SIGe 상층상에 형성된 Si 결합층은 Si 웨이퍼와 동일한 격자 파라미터를 가지고 따라서 변형되지 않는다.
SiGe 상층을 포함한 구조체는 또한 이완된 SiGe 상층을 포함할 수 있다.
이 경우, 도너기판은, 예를 들면 단결정성 실리콘의 웨이퍼이며, 이 위에 상기 이완된 SiGe 상층은, Si 및 SiGe 두 재료들 간에 존재하는 격자 파라미터가 상이함에도 불구하고, 격자 파라미터가 변화되는 버퍼층을 통하여 제조될 수 있다.
Si 웨이퍼 및 이완된 SiGe 층 사이에 존재하는 버퍼층은 일반적으로 SiGe 로 형성되며, 게르마늄 비율은 Si 웨이퍼에서 이완된 SiGe 상층으로 갈수록 점차적으로 증가된다.
또 다른 예의 구조체는 기 성장된 Si 필름상에 SiGe 층을 포함한, 최종적으로 상대적으로 얇은 SiGe 박층이 상기 Si 필름 표면에 존재하는 구조체에 관한 것이다.
특히, 상기 Si 필름은 Si에 대하여 SiGe의 선택적 에칭이 수행될 때, 에치-스톱(etch-stop)층으로 구성된다.
명백하게, 본 발명은 더욱 복합한 SiGe 상층 및 하나 또는 그 이상의 에치-스톱 층들을 포함하는 더욱 복합한 구조체를 포함한다.
실리콘 지지기판은 표면에, Si 지지기판 열산화에 의해 통상 수득되는 실리콘 산화층 SiO2으로 구성될 수 있다.
▶ 본 발명의 제1 실시예에서, 결합층은 실리콘 층일 수 있다.
Si 층은 바람직하게는 단결정성 Si로 형성되나, 다결정성 또는 비결정성 Si일 수도 있다.
상기 제1 실시예의 변형예에서, 결합 전, Si 층의 부분산화가 수행되어 Si 층 표면에 열산화층이 형성될 수 있다.
상기 변형예에서, Si 층 산화에 의해 형성된 SiO2 산화층은 결합층으로 역활한다.
산화는 부분적이므로, 산화 전선은 상기 결합층 하부의 SiGe 층에 도달되기 전에 멈출 수 있어, 상기 언급된 한계를 극복할 수 있다.
상기 제1 실시예에서,
-Si 지지기판 표면의 SiO2 층상의 Si 결합층 (Si 지지기판이 산화된 경우);
및 상기 언급된 변형예에서:
-Si 지지기판 표면의 SiO2 층상의 SiO2에서 형성된 결합층 (만일 Si 지지기판이 산화된 경우);
-Si 지지기판상의 SiO2 결합층 (만일 Si 지지기판이 산화되지 않은 경우)의 결합특성이 유리하다.
▶ 본 발명의 제2 실시예에서, 결합층은 산화 Si 기판으로의 결합이 원할할 수 있는 게르마늄 농도를 가지는 실리콘-게르마늄 층일 수 있다 (즉, 상기한 바와 같이, 예를 들면, 전형적으로 20% 이하의 저 게르마늄 농도를 가진 Sige 층). 이러한 경우, SiGe는 결합층으로 작용하고 결합이 원할하고, 특히 SiGe 표면처리 수행이 가 능하여 세척하고 따라서 만족스러운 결합강도 달성이 보장된다.
도 2a 내지 2f는 산화된 실리콘 지지기판으로 이완된 SiGe 층을 간접 결합시켜 SGOI 구조체 제조를 위한 본 발명의 실시예를 도시한 것이다.
더욱 상세하게는, 본 발명의 실시예는 SMARTCUT® 타입 이송 방법에 의해 수행된다.
SMARTCUT® 방법의 상세한 설명은 Jean-Pierre Colinge 에 의한, "실리콘-온-절연체 기술: 재료에서 VLSI", 2판, Kluwer 아카데믹 출판사, pp 50 and 51에서 찾아볼 수 있다.
도 2a를 참조하면, 도너기판 30은 중간 버퍼층 321을 통해 형성된 이완된 SiGe 322 상층이 형성된 단결정성 실리콘 31 웨이퍼로 구성된다.
이완된 SiGe 322 층은 유리하게는 버퍼층 321 표면상에 에피탁시 성장에 의해 형성된다.
두께는 환경에 따라 크게 변동될 수 있다 전형적으로는 0.5 마이크론(um)에서 1pm 범위이다.
도 2a에서, 참조범위 32는 버퍼층 321 및 이완 SiGe 322 층으로 구성된 어셈블리를 지정하고 있다.
산화 실리콘으로 형성된 지지기판 40은 도 2a에서 도시된다. 이것은 실리콘 웨이퍼 45, 열산화층 46 및 도너기판 30의 상층 322가 결합되는 자유면 44 (산화층 46 면)으로 구성된다.
도 2b를 참조하면, 결합층을 구성하는 변형된 단결정성 실리콘 필름 33이 이 완된 상층 SiGe 321 상에 성장된다.
필름 33을 구성하는 실리콘은, 공칭(norminal) 격자 파라미터가 증가되어 실질적으로 성장 기판의 것과 동일하게 되어, 내부 인장강도를 가지도록 효과적으로 이완 SiGe 층에 구속된다.
변형된 단결정성 Si 필름 33은 유리하게는 CVD 및 MBE (화학증착 및 분자빔에피탁시)와 같은 공지 기술을 적용하여 에피탁시 성장에 의해 형성된다.
단결정성 변형 결합층 33의 에피탁시 성장은:
-SiGe 하부층 322 형성에 직접 계속하여 또는
-예를 들면, CMP (화학적-기계적 연마)에 의한, 하부층 SiGe 표면 마무리 단계에 연이어, 수행될 수 있다.
Si 필름 33 두께는 아주 얇고, 임계 두께 아래이므로, 필름 33의 두께층내에서 공칭 격자 파라미터 쪽으로, 이완된 SiGe 층 322에 의해 부여된 변형의 이완 및/또는 필름 33 내에서의 결함 생성은 없다.
상기 임계 두께는 명백하게 변형을 부여하는 SiGe 층에서의 게르마늄 농도에 의존된다. 단순하게는, 농도가 높을수록, 임계두께는 얇다.
Si 필름 두께는 또한 상기 필름 33이 구성할 결합층이 결합 후 소멸될 수 있는 방법으로 선택될 수 있으며, 하기 상세히 설명되는 바와 같이, SiGe 층 322와 동화 및 균질화하기 위하여 게르마늄을 두께층으로 확산하는 것에 의하여 선택될 수 있다.
필름 33에 부여된 변형은 상기 결합층의 게르마늄 확산을 촉진하는 요소이며, SiGe 322 층과 균일화하기 위한 요소이다.
20% 정도의 게르마늄 농도를 가지는 SiGe 층 322을 고려할 때, 변형이 이완되는 것을 방지하기 위한 필름 33 두께는 전형적으로 20nm 이하이어야 한다.
게르마늄 확산 동안 SiGe 층 322와 동화되어 완전히 소멸되기 위한 이완 필름 33은 바람직하게는 5nm 이다.
선택적으로는, SiGe 상층 322 상에 변형 단결정성 Si 대신 다결정성 또는 비결정성 Si 층을 증착하는 것도 가능하다.
이러한 선택적 예에서, Si 층에는 거의 또는 전혀 변형이 관찰되지 않는다.
따라서, 특히 결합전 상기 Si 층의 부분 산화가 예정될 때, 소망하는 다결정성 또는 비결정성 Si 층을 두께에 제한 없이 증착하는 것이 가능하다.
도 2c를 참조하면, 원자 또는 이온종은 그 자체가 공지된 방법으로 다결정성 Si 33을 통과하여 SiGe 상부층 322에 임플란트되어, 상기 SiGe 상층 322에 연약영역 (점선으로 표시됨)을 생성한다.
본 발명의 특별한 구현에서, 임플란트 단계 전, 결합층 상에 보호층을 증착하는 단계가 수행된다.
이러한 보호층은 후에 결합 표면을 특히 임플란트 충격으로부터 보호할 수 있다.
더욱 상세하게는, 상기 보호층 증착은 결합층이 산화 상층을 포함하지 않을 때 (상기 산화 상층은, 예를 들면 하기된 선택적 경우에서와 같이 결합층의 부분산화에 의하여 얻어진다) 유리하다.
명백하게, 보호층은 도너기판을 지지기판에 결합하기 전에 제거된다.
결합 전, 도너기판 및 산화 실리콘의 지지기판 40의 결합강도를강화하기 위한 종래 방법으로, Si 필름 33 표면 및 자유면 44가 준비된다.
따라서, 예를 들면 친수성 처리, 특히 SC1 타입 용액으로 처리하여 결합층 (Si 필름 33)을 세척하여 결합을 원할하게 한다.
도 2d를 참조하면, 최상부에 있는 세척된 Si 필름 33을 포함한 임플란트된 도너기판이 산화된 지지기판 40 자유면 44에 긴밀하게 접촉된다. 우수하게 원할한 Si/산화층 결합이 달성된다.
본 발명의 상이한 선택적 실시예가 예정될 수 있다 (즉, 상기된 본 발명의 제1 실시예의 변형예)
제1 선택적 구현에서, 변형 Si 필름 33은 결합 전, 부분적으로 산화될 수 있어 필름 33의 표면 영역에 열산화층을 형성할 수 있다.
이러한 산화층은 이후 결합층으로 적용되어 산화된 지지기판과의 결합을 생성한다.
제2 선택적 구현에서, 변형 Si 필름 33은 또한 부분적으로 산화될 수 있다. 형성된 열산화층은 결합층으로 적용되어 Si 지지기판과 직접 결합되며, 이것은 최종 SGOI 구조체에서 매몰 산화층을 구성한다.
이들 두 선택적예는 또한 결합층이 다결정성 또는 비결정성 Si에서 형성될 때 구현될 수 있다는 점에 주목하여야 한다.
본 발명의 실시예 기술로 돌아가서, 간접적 결합 단계 후에, 도너 기판 일부 를 제거하고 단지 일부만을 (및 특히 최종 구조체의 유용한 층을 구성할 SiGe 상부층 322 일부) 남기도록 도너 기판 박화단계가 수행된다.
상기에서 논의되는 SMARTCUT® 타입 이송방법에서, 상기 박화단계는 도너기판을 상기 언급된 임플란트 단계에서 형성된 연약영역에서 분리하는 그 자체가 종래의 단계이다.
도 2e를 참조하면, 박화단계 이후, 도너기판 일부는 지지기판으로 이송되며, 임플란트 영역에 대하여 Si 필름 33 면에 SiGe 상층 322 일부인 단지 도너기판 일부만을 잔류시킨다.
산화된 지지기판 40, Si 필름 33 및 상층 322에서 유래된 상기 일부에 해당되는 SiGe의 박층 32'을 포함한 중간 구조체가 얻어진다.
T. A. Langdo 등에 의한 "SiGe-free strained Si in insulator by wafer bonding and layer transfer" (Applied Physics Letters, vol 82 number 24, June 16, 2003) 문서에서, 본 발명의 본 실시예에서 언급되고 도 2a 내지 2e에서 도시된 것과 유사한 방식의, 열산화층 상에 변형 실리콘층의 결합을 개시하고 있음이 언급되어야 한다.
T. A. Langdo 등에 의한 문서에서 개시된 결합 목적은 본 발명에서의것과 상이하며, 이것은 변형 실리콘-온-절연체 구조체 (sSOI)에 관한 것이고, Si 층에서 변형은 하부 SiGe 이완층에 의해 보장된다.
상기 언급된 문서는 SGOI 구조체 제조를 교시하지 않고, 이완된 SiGe 층 및 산화된 지지기판 결합에 대한 어떠한 해결책을 제시하지 않으며, 이완된 SiGe 층으 로부터 변형 Si 층으로의 게르마늄 확산을 예정하지 않는다.
또한, 이 문서에서, 이송되는 변형 실리콘층은 의도적으로 얇도록 하여 보호되고 최종 sSOI 구조체의 활성 전기적 층을 구성할 수 있다.
또한, 특히 본 발명에 의해 부여되는 구속(constraint)과 비교하여, 하기 더욱 상세하게 기술되는 바와 같이, 게르마늄을 두께층으로 확산, SiGe 층과의 동화 및 균일화에 의해 변형 Si 층이 소멸될 수 없는 두꺼운 두께이다.
본 발명 구현의 설명으로 돌아서, 박화단계 이후, 도 2f를 참조하면, 상기 SiGe 박층 32'로부터 결합층 (이 경우 변형 단결정성 실리콘 33 필름)으로 게르마늄을 확산하는 것으로 구성된 단계가 수행된다.
상기에서 본 바와 같이, SiGe 층에 의해 상기 필름 33에 부여된 변형은 필름 33을 통한 게르마늄 확산을 촉진하고, 상기 필름 33 및 상기 SiGe 층의 격자 파라미터는 실질적으로 동일하다.
이러한 확산단계는:
- SiGe 층 32'와 동화되어 Si층 33이 소멸되도록 하며
- 균일한 게르마늄 농도를 가지는 SiGe 층 32''를 얻는다.
특히 SiGe 층 32' 및 결합층의 두께 간의 비율 때문에 (도면에서 도시된 층들의 두께등은 비율화되지 않음) SiGe 층 32''에서의 게르마늄 농도는 SiGe 층 32' 에 있었던 것과 비교하면 거의 변하지 않는다는 것에 주목하여야 한다.
상기 확산 단계는 결합 및 박화가 수행된 후 수득된 구조체에 대한, 예를 들면 약 2시간 동안 1000℃ 내지 1100℃의 열처리로 이루어진다.
상기 열처리는, 특히 SMARTCUT® 타입 이송방법에서 박층 및 지지기판 사이의 인터페이스를 강화하기 위한, 종래 안정화 단계 동안 유리하게 수행될 수 있음에 주목하여야 한다.
마지막으로, Si 웨이퍼 45, 매장된 산화층 46 및 얇은 SiGe 층 32"으로 구성된 SGOI 구조체가 얻어지며, 이것은 SiGe 층 32" 및 산화층 46 사이의 양호한 결합 품질의 이익을 가진다.
또한, 매장된 산화층 품질은 열산화층의 품질이라는 것에 주목하여야 한다. 어떠한 변경이 적용되더라도, 상기 매장 산화층은 Si 기판 45의 열산화 및/또는 Si 필름 33의 부분 열산화에 의해 얻어진다.
기 언급한 바와 같이, SiGe 상에 산화층 증착 기술은 상기 증착된 산화층을 결합 전에 연마할 필요가 있으며, 이것은 두께층에서 균일성이 손실되도록 할 수 있다.
따라서, 매장된 층은 두께층에 관하여 양호한 균질성을 보유한다.
명백하게, 본 발명의 실시예는 여기에 존재하는 버퍼층을 포함하는 구조체에 제한되지 않고, 특히 SiGe 상층을 포함한 어떠한 구조체에 적용될 수 있다는 점이 이해되어야 한다.
결합층 재료는 실리콘에 제한되지 않는다는 점도 이해되어야 한다. 본 발명의 제2 실시예와 관련하여 기 언급된 바와 같이, 산화된 지지기판에 결합될 때, 결합층 재료는 SiGe 일 수 있다.
더욱 상세하게, (전형적으로 20% 이내) 게르마늄 함량을 가진 SiGe 결합층이 적용되어, 상기 SiGe 층의 산화층 SiO2과의 결합은 만족할 정도로 수행될 수 있다.
더욱 상세하게, SiGe 층의 결합을 원할하게 하기 위하여, SiGe 층 세척이 결합전에 수행된다. 이러한 세척 단계는 결합 강도를 강화시키는데 조력하고, 얻어진 결합은 전형적으로 약 20% 이하의 게르마늄 함량을 가지는 SiGe 결합층에 대하여 만족할 품질을 보인다. 이러한 세척은 친수성 처리, 특히 RTA 타입 처리 (SC1 용액조 및 SC2 용액조 연속처리)일 수 있다.
이러한 저 게르마늄 함량의 SiGe 층을 사용하면, 결합될 산화 지지기판으로의 SiGe 직접 결합을 수행할 수 없는 높은 게르마늄 함량의 SiGe 층이 가능하다.
저 농도 Ge x를 가지는 Si1 - xGex결합층이 더 높은 (y>x) 농도 게르마늄 y를 가진 Si1-yGey 상층 간접 결합에 사용될 때, 상기 Si1 - xGex 결합층은 Si1 - yGey 상층에 의해 변형된다는 점에 주목하여야 한다.
변형 단결정성 Si 필름으로 구성된 결합층과 관련하여 상기 언급된 것과 유사한 방법으로, Si1 - xGex 결합층에 부여된 변형은 상기 결합층을 통하여, Si1 - yGey 상층과 균일화를 위하여 게르마늄 확산을 촉진하는 요소이다.
Si1 - xGex 결합층 두께는 두께층에 걸쳐 변형의 이완이 없도록 따라서 상기 결합층이 두께층을 통하여 게르마늄 확산에 의해 결합 후 소멸될 수 있도록 선택된다.
또한 상기 언급된 임플란트 및 연약영역에서의 분리 단계는, 도너기판 면에서 결합층 얻어진 구조체의 박화를 일으킬 수 있는 예시적 단계로 언급된다는 점에 주목하여야 한다.
기타 박화 기술은 아래에 언급된다. 상기 예시는 어떠한 경우에도 제한적일 수 없으며, 본 발명은 본 발명의 방법에 따라 도너 기판을 박화시킬 수 있는 어떠한 타입의 기술을 포함한다는 점에 주목하여야 한다.
예를 들면, 하나의 기술은 최소한 하나의 다공성 층을 생성에 의한 연약해진 영역에서 도너기판을 절단(cut)하기 위하여 에너지를 공급하여 재료를 제거하는 것으로 이루어진다.
기타 기술은, 예를 들면, 랩핑(lapping)에 의한 기계적 또는 화학적-기계적 공격 및/또는 화학적-기계적 연마, CMP로 구성된다.
플라즈마 또는 스프레이 에칭과 같은 건조 에칭 기술이 또한 언급될 수 있다.
마지막으로, 특히 에칭될 구조체가 에치-스톱 층을 포함할 때 선택적인 화학적 에칭 기술이 수행될 수 있다.
이것은, SiGe 상층 하부에 Si 에치-스톱 층을 포함하고, 선택적 에칭에 의한 결합 이후 상기 Si 에치-스톱 층이 상기 도너기판을 박화하는데 적용될 수 있는 도너기판의 경우에 특히 그러하다.
마지막으로, 본 발명은 SiGe 층의 간접 결합에 관한 것일 뿐 아니라, 본 발명의 방법을 적용하여 결합층 중간체를 통하여 지지기판에 이송될 수 있는 반도체 재료의 어떠한 층의 간접 결합에도 관련된다.
Claims (27)
- 지지기판(20) 상에, 반도체 재료 상층(2)으로 구성된 도너기판(10)으로부터 수득된 반도체 재료 박층(2")으로 구성되는, 전자공학, 광학 또는 광전자공학용 기판(substrate) 제조방법에 있어서,- 상층(2) 상에, 상층(2) 재료 원소를 함유하고 상층(2) 재료 원소의 확산을 수용하는 재료의 결합층(3)을 형성하는 단계;- 결합 접착을 원활하게 하기 위하여 상기 결합층(3)을 세척하는 단계;- 상층(2) 상에 기 형성되고 세척된 결합층(3) 면으로부터 도너기판(10)을 지지기판(20)으로 결합하는 단계; 및- 결합층 및 상기 상층에서 상기 원소 농도를 균일화시키고 상기 결합층 및 상기 상층을 상기 기판(substrate)의 상기 박층(2")으로 구성하기 위하여 상층으로부터 상기 원소를 결합층으로 확산하는 단계로 구성된 것을 특징으로 하는, 전자공학, 광학 또는 광전자공학용 기판(substrate) 제조방법.
- 제1항에 있어서, 상층으로부터 상기 원소를 결합층으로 확산하는 단계 동안, 결합층(3)은 상층과 블렌딩됨으로써 소멸되어 구조체의 박층(2")을 형성하는 것을 특징으로 하는, 전자공학, 광학 또는 광전자공학용 기판(substrate) 제조방법.
- 제2항에 있어서, 결합단계 이후 확산 단계 전에, 지지기판(20), 결합층(3) 및 결합층과 일체로 잔류되는 상층 잔류부에 의해 형성된 박층(2')으로 구성된 중간구조체를 얻기 위하여, 상층 부분만을 잔류시키고 도너기판(10) 부분을 제거할 목적으로 박화 단계(thinning step)를 더욱 포함하는 것을 특징으로 하는, 전자공학, 광학 또는 광전자공학용 기판(substrate) 제조방법.
- 제3항에 있어서, 박화 단계는, 결합 전에 상기 상층(2) 두께층에 형성된 연약영역에서 도너기판(10)으로부터 분리에 의해 수행되는 것을 특징으로 하는, 전자공학, 광학 또는 광전자공학용 기판(substrate) 제조방법.
- 제4항에 있어서, 연약영역은 종들(species)을 상층(2)에 임플란트하여 형성되는 것을 특징으로 하는, 전자공학, 광학 또는 광전자공학용 기판(substrate) 제조방법.
- 제5항에 있어서, 결합 전에 제거되는, 보호층이 임플란트 전에 결합층 상에 증착되는 것을 포함하는 것을 특징으로 하는, 전자공학, 광학 또는 광전자공학용 기판(substrate) 제조방법.
- 제3항에 있어서, 박화단계는 최소한 하나의 에칭단계를 포함하는 것을 특징으로 하는, 전자공학, 광학 또는 광전자공학용 기판(substrate) 제조방법.
- 제1항에 있어서, 확산단계는 박화 후 얻어진 중간 구조체에 열 처리를 적용하여 수행되는 것을 특징으로 하는, 전자공학, 광학 또는 광전자공학용 기판(substrate) 제조방법.
- 제8항에 있어서, 확산단계는 박화 후 얻어진 구조체의 결합 인터페이스를 안정화하기 위한 열 처리 동안에 수행되는 것을 특징으로 하는, 전자공학, 광학 또는 광전자공학용 기판(substrate) 제조방법.
- 제8항 또는 제9항에 있어서, 열처리는 1000℃ 내지 1100℃ 사이에서 2시간 동안 수행되는 것을 특징으로 하는, 전자공학, 광학 또는 광전자공학용 기판(substrate) 제조방법.
- 제1항에 있어서, 상층(322)이 SiGe 인 경우, 확산단계는 상기 상층(322)에서 결합층(33)으로 Ge 원소를 확산시키는 것으로 구성되는 것을 특징으로 하는, 전자공학, 광학 또는 광전자공학용 기판(substrate) 제조방법.
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- 제11항에 있어서. 결합층 형성단계는, SiGe 필름을, 상기 SiGe 상층에 증착하는 것으로 구성된 것을 특징으로 하는, 전자공학, 광학 또는 광전자공학용 기판(substrate) 제조방법.
- 제20항에 있어서, 상기 증착 SiGe 필름에서의 게르마늄 농도는 20% 이하인 것을 특징으로 하는, 전자공학, 광학 또는 광전자공학용 기판(substrate) 제조방법.
- 제20항에 있어서, 결합은 산화된 지지 기판에 직접 수행될 수 있어 SiGe/산화층 결합이 달성되는 것을 특징으로 하는, 전자공학, 광학 또는 광전자공학용 기판(substrate) 제조방법.
- 제22항에 있어서, 확산단계 동안, Ge 원소는 결합층으로 확산되어 상기 SiGe 상층과 상기 결합층의 동화(assimilation)에 의해 균일한 Ge 농도를 가지는 층이 얻어지는 것을 특징으로 하는, 전자공학, 광학 또는 광전자공학용 기판(substrate) 제조방법.
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- 제1항에 있어서, 결합층 세척단계는 RCA 타입 처리에 따라 수행되는 것을 특징으로 하는, 전자공학, 광학 또는 광전자공학용 기판(substrate) 제조방법.
- 제1항에 있어서, 세척단계는 결합층(3)과 결합되는 지지 기판 면(4)의 세척을 또한 포함하는 것을 특징으로 하는, 전자공학, 광학 또는 광전자공학용 기판(substrate) 제조방법.
- 상층을 포함하는 제1 웨이퍼 및 자유면(free face)을 포함하는 제2 웨이퍼 반도체 재료 결합방법에 있어서,- 제1 웨이퍼 상층에, 상기 상층 재료 원소를 함유하고 상기 상층 재료 원소의 확산을 수용하는 재료의 결합층을 형성하는 단계;- 결합 접착을 원할하게 하기 위하여 결합층(3)을 세척하는 단계;- 상층(2) 상에 기 형성되고 세척된 결합층(3) 면으로부터 도너기판(10)을 지지기판(20)에 결합하는 단계; 및- 결합층 및 상기 상층에서의 상기 원소 농도를 균일하게 하며, 상기 결합층은 상기 상층과 블랜딩되어 소멸되어 웨이퍼들은 결합되며, 제1 웨이퍼의 상층은 제2 웨이퍼 자유면에 연결되도록 상층 상기 원소를 결합층으로 확산하는 단계로 구성된 것을 특징으로 하는, 제1 웨이퍼와 제2 웨이퍼의 반도체 재료 결합방법.
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