KR20000011625A - 접합웨이퍼의제조방법및접합웨이퍼 - Google Patents

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Abstract

본건 발명의 과제는, 수소이온박리법에 의해 얻어지는 접합웨이퍼의 결합불량을 감소하고, 결합계면에서의 박리나 보이드(void)가 없는 접합웨이퍼를, 생산성 좋고, 저렴하게 제공할 수 있다. 또한, 본건 발명의 해결수단은, 수소이온박리법에 의해 접합웨이퍼를 제조하는 방법에 있어서, 쌍방의 웨이퍼를 밀착한 밀착면의 탄소농도를 3 ×1014atoms/㎠ 이하로 하는 것이다.

Description

접합웨이퍼의 제조방법 및 접합웨이퍼 {METHOD FOR MANUFACTURING BONDED WAFER AND BONDED WAFER}
본 발명은, 이온주입한 웨이퍼를 열처리 후에 박리하여 접합웨이퍼를 제조하는, 소위 수소이온박리법(스마트커트법으로도 불리고 있다)에 있어서, 결합면에 발생하는 결합불량을 감소하는 방법에 관한 것이다.
접합법을 사용한 SOI(Silicon on Insulator)웨이퍼의 제조방법으로, 2매의 실리콘웨이퍼를 실리콘산화막을 거쳐 접합시키는 기술, 예컨대 특공평5-46086호 공보에 나타내고 있는 것과 같이, 적어도 한 쪽의 웨이퍼에 산화막을 형성하고, 접합면에 이물질을 포함시키지 않도록 상호 밀착시킨 후, 200∼1200℃의 온도로 열처리하여 결합강도를 높이는 방법이, 종래부터 알려져 있다.
열처리를 실시하는 것에 의해 결합강도를 높일 수 있는 접합웨이퍼는, 그 후의 연삭연마공정이 가능하게 되므로, 소자제작측 웨이퍼를 연삭 및 연마에 의해 소망의 두께로 가공하는 것에 의해, 소자형성을 실시하는 SOI층을 형성할 수 있다.
이와 같이 하여 제작된 접합SOI웨이퍼는, SOI층의 결정성이 우수하고, SOI층 바로 아래에 존재하는 매립산화막의 신뢰성도 높인다는 이점이 있지만, 연삭 및 연마에 의해 박막화하고 있으므로, 박막화에 시간이 걸림과 아울러, 재료가 불필요하게 되고, 게다가 막두께 균일성의 향상이 요구되고 있고, 구체적으로는 0.1 ±0.01㎛정도의 막두께 및 막두께의 균일성이 필요하게 되고 있다.
이와 같은 막두께 및 막두께 균일성을 가진 박막SOI웨이퍼를 접합웨이퍼로 실현하기 위해서는, 종래의 연삭 ·연마에 의한 두께조절가공은 불가능하므로, 새로운 박막화기술로서, 특개평5-211128호 공보에 개시되어 있는 수소이온박리법으로 불리는 방법이 개발되었다.
이 수소이온박리법은, 2매의 실리콘웨이퍼 중 적어도 한 쪽에 산화막을 형성함과 아울러, 한 쪽의 실리콘웨이퍼 내부에 미소기포층(밀봉층)을 형성시킨 후, 그 이온주입면을 산화막을 거쳐 다른 쪽의 웨이퍼와 밀착시키고, 그 후 열처리(박리열처리)를 가하여 미소기포층을 박리면으로 하여 한 쪽의 웨이퍼를 박막형상으로 박리하고, 더욱이 열처리(결합열처리)를 가하여 강고하게 결합하여 SOI웨이퍼로 하는 기술이다.
이 방법은, 박리면은 양호한 경면(鏡面)이고, SOI층의 균일성이 극히 높은 SOI웨이퍼가 비교적 용이하게 얻어지고, 박리한 한 쪽의 웨이퍼를 재활용할 수 있으므로, 재료를 유효하게 사용할 수 있다는 잇점도 가지고 있다.
또한, 이 방법은, 산화막을 거치지 않고 직접 실리콘웨이퍼끼리를 결합하는 것도 가능하고, 실리콘웨이퍼끼리를 결합하는 경우만이 아니라, 실리콘웨이퍼에 이온주입하여, 석영, 탄화규소, 알루미나 등의 열팽창계수가 다른 절연성 웨이퍼와 결합하는 경우에도 사용될 수 있다.
이와 같은 수소이온박리법에서 접합웨이퍼를 제작하는 경우, 2매의 웨이퍼를 실온에서 밀착시킨 후의 열처리공정으로서, 박리열처리와 결합열처리를 겸한 고온열처리를 1회실시할 수도 있지만, 박리웨이퍼를 다시 처리하여 사용하는 경우에는, 일단 500℃정도의 비교적 저온에서 박리열처리를 실행하여 박리웨이퍼를 회수한 후, SOI웨이퍼만을 별도로, 예컨대 1100℃정도의 고온에서 결합열처리를 실시하는 것이 보통이다.
그런데, 본 발명자들이 수소이온박리법에 의해 접합웨이퍼를 반복하여 제작하면, 다음의 2종류의 결합불량이 유발됨을 알 수 있었다.
1) 박리열처리 후, 이온주입층에서 박리가 발생하지 않고, 밀착한 부분에서 전면(全面) 또는 일부가 벗겨져 버리는 결합불량.
2) 박리열처리 후에는 완전한 보이드(부분적인 미결합부)는 발생하지 않지만, 결합열처리 후에 보이드가 발생하고 있는 결합불량.
상기 2종류의 결합불량에 관하여 본 발명자들이 예의(銳意) 연구한 결과, 이들의 결합불량에는, 실온에서 밀착한 면에 포함되는 유기물의 농도가 관여하고 있음을 알았다.
더욱 상세하게 설명하면, 유기물이 보이드의 원인이 되는 현상은, 결합면에 트랩(Trap)된 유기물이 고온의 결합열처리를 받아서 가스로 되고, 그 가스압력이 접합강도 및 실리콘의 강성보다 좋은 경우에 보이드를 형성한다고 생각되고 있다. 따라서, 종래의 접합법의 경우, 결합열처리 시에 접합웨이퍼는 박막화되어 있지 않은 것이 보통이므로, 웨이퍼의 강성이 강하고, 결합면에 트랩된 유기물이 비교적 소량이면, 가스로 되어도 보이드로 되지 않고 확산하여 결합면으로부터 소멸된다.
이것에 대하여, 수소이온박리법의 경우, 박리열처리 후에 SOI층은 2㎛이하라는 매우 얇은 상태에서 고온의 결합열처리가 실시되므로, 웨이퍼의 강성이 매우 약하고, 결합면에 트랩된 유기물이 종래의 접합법에서는 보이드로 되지 않는 소량에서도, 상기 2)에 기재했듯이, 결합열처리 후에 시작하여 보이드가 발생하는 현상이 생기는 것을 발견하였다.
한 편, 결합불량의 발생은, 웨이퍼밀착면의 실리콘산화막의 유무나 그 두께에도 의존하는 것을 알 수 있었다. 즉, 산화막을 거친 결합이라면, 유기물의 존재에 의해 발생한 가스가 그 산화막 중에 흡수되므로, 보이드가 형성되기 어렵게 된다. 그리고, 이 현상은 산화막이 그 두께만큼의 효과가 있다고 생각된다.
그리고, 본 발명은, 접합웨이퍼의 결합불량과 밀착면의 유기물오염의 지표로 되는 탄소원자의 농도와의 관계에 근거한 것이므로, 수소이온박리법에 의해 얻어지는 접합웨이퍼의 결합불량을 감소시키고, 결합계면에서의 박리나 보이드가 없는 접합웨이퍼를, 생산성 좋고, 값싼 비용으로 제공하는 것을 주목적으로 한다.
상기 과제를 달성하기 위해 본 발명의 청구항 1에 기재한 발명은, 수소이온박리법에 의해 접합웨이퍼를 제조하는 방법에 있어서, 쌍방의 웨이퍼를 밀착한 밀착면의 탄소농도를 5 ×1014atoms/㎠이하로 하는 것을 특징으로 하는 접합웨이퍼의 제조방법이다.
이와 같이, 쌍방의 웨이퍼를 실온에서 밀착한 밀착면의 탄소농도를 5 ×1014atoms/㎠ 이하로 하면, 박리열처리 후, 이온주입층에서 박리가 발생하지 않고, 밀착한 면에서 전면 또는 일부가 벗겨져 버리는 결합불량이 발생하지 않는다.
또한, 청구항 2와 같이, 박리열처리 후의 결합면의 탄소농도를 3 ×1014atoms/㎠이하로 하면, 그 후의 결합열처리에 의해 보이드가 발생하는 것을 방지할 수 있다.
더욱이, 청구항 3, 4와 같이, 밀착면에 형성하는 실리콘산화막의 두께를 0.1㎛ 이상으로 하는 것에 의해, 결합열처리에 의한 보이드의 발생을 보다 확실하게 방지할 수 있다.
그리고, 청구항 5와 같이, 결합웨이퍼의 표면을, SC-1세정, SC-2세정의 적어도 한 쪽을 사용한 세정에, 오존세정, 유산과수(硫酸過水) 세정을 조합하여 세정한 후 접합하면, 밀착하여 결합되는 면의 탄소농도를, 보이드가 발생하지 않는 레벨로 확실하게 감소시킬 수 있다.
또한, 청구항 6은, 박리열처리 후의 결합면의 탄소농도가 3 ×1014atoms/㎠ 이하인 것을 특징으로 하는 접합웨이퍼이다. 이와 같은 웨이퍼라면, 고온의 결합열처리에서 보이드의 발생을 방지할 수 있으므로, 보이드가 없는 고품질의 접착웨이퍼를 효율적으로 생산할 수 있다. 특히 접착SOI웨이퍼의 경우는, 청구항 7과 같이 결합면에 형성하는 실리콘산화막의 두께가 0.1㎛ 이상인 것이 바람직하다.
그리고, 수소이온박리법에 있어서의 결합불량을 감소시키기 위해 사용하는 웨이퍼로는, 청구항 8과 같이, 쌍방의 웨이퍼를 밀착한 밀착면의 탄소농도가 3 ×1014atoms/㎠ 이하로 되도록 표면농도를 가진 웨이퍼를 사용하면 좋다. 또한, 접합SOI웨이퍼를 제작할 경우에는, 청구항 9와 같이 밀착면에 형성되는 실리콘산화막의 두께가 0.1㎛ 이상인 것이 바람직하다.
도 1은, 본 발명에 의한 접합SOI웨이퍼의 제조공정의 일 예를 나타내는 플로차트이다.
(부호의 설명)
1 …베이스웨이퍼,
2 …본드웨이퍼,
3 …산화막,
4 …미소기포층(밀봉층),
5 …박리웨이퍼,
6 …SOI웨이퍼,
7 SOI층.
이하, 본 발명의 실시예를 도 1을 참조하면서 설명하지만, 본 발명은 이것에 한정되는 것은 아니다. 여기서, 도 1은 본 발명에 의한 접합SOI웨이퍼의 제조공정의 일 예를 나타내는 블록도이다.
공정(a)는, 2매의 실리콘웨이퍼(1),(2)를 준비하는 것이고, 양 웨이퍼마다 적어도 결합할 면이 경면연마되어 있는 단결정실리콘웨이퍼이다. 또한, 1은 베이스웨이퍼, 2는 본드웨이퍼이다.
공정(b)는, SOI층으로 되는 본드웨이퍼(2)에 산화막(3)을 형성하는 공정이다. 이 산화막(3)은 SOI웨이퍼의 매립산화막으로 됨으로, 그 두께는 용도에 따라서 설정되지만, 통상 0.1~2.0㎛ 정도가 사용된다. 또한, 본드웨이퍼(2)에는 산화막을 형성하지 않고 SOI층의 지지웨이퍼로 되는 베이스웨이퍼(1)에 산화막을 형성하여 두어도 좋고, 양쪽에 산화막을 형성하여도 좋다.
다음에, 공정(c)는, 본드웨이퍼(2)의 한 쪽면(베이스웨이퍼(1)와 결합되는 면)의 상면에서 수소이온 또는 희소한 가스이온 중 적어도 하나, 여기서는 수소이온을 주입하고, 이온의 평균진입 깊이에 있어서 표면에 평행한 미소기포층(4:밀봉층)을 형성시키는 것이므로, 이 주입 시의 웨이퍼온도는 25~450℃가 바람직하고, 특히 200℃ 이하가 보다 바람직하다.
공정(d)은, 베이스웨이퍼(1) 및 본드웨이퍼(2)를 실온에서 밀착시키기 전에 표면의 불순물을 제거하는 세정공정이다. 종래의 이 세정공정은, SC-1세정이라고 불리는 수산화암모늄과 과산화수소수의 혼합액이나, SC-2세정이라 불리는 염화수소와 과산화수소수의 혼합액을 단독 혹은 복수단 조합하여 세정하고 있었지만, 본 발명은 SC-1세정이나 SC-2세정에 더하여, 표면의 유기물을 효과적으로 제거하기 위해, 공지의 오존세정(오존을 포함하는 증류수)나 유산과수세정(진한 유산과 과산화수의 혼합액)을 조합시킨 세정을 실시한다. 이것에 의해, 베이스웨이퍼(1) 및 본드웨이퍼(2)표면의 유기물을 효과적으로 제거할 수 있으므로, 실온에서 밀착한 밀착면의 탄소농도를 확실히 5 ×1014atoms/㎠ 이하로 할 수 있다.
또한, 밀착면의 탄소농도는, 공정(d)의 세정액의 온도, 조성, 세정시간 등의 세정조건에 의해 결정되므로, 세정조건과 밀착면의 탄소농도와의 관계를 미리 조사하여 두면, 목표로 하는 탄소농도에 가장 적합한 세정조건을 설정할 수 있다.
측정법으로는 TD-GC-MS(Thermal Desorption Gas Chromatography Mass Spectroscopy)법(열분리형 가스크로마토그래피 질량분석법)이나, 후술하듯이 박리SOI를 제조하여 SIMS법(2차 이온질량분석법)을 사용하는 방법 등이 있다.
다음에, 공정(e)은, 세정 후의 양웨이퍼를 중합시켜 밀착시키는 공정이고, 상온의 청정한 분위기 하에서 2매의 웨이퍼의 표면끼리를 접촉시키는 것에 의해, 접착제 등을 사용하는 일없이 웨이퍼끼리가 접착한다.
공정(f)는, 미소기포층(4)을 경계로 하여 박리하는 것에 의해, 박리웨이퍼(5)와 SOI웨이퍼(6)(SOI층(7)+매립산화막(3)+베이스웨이퍼(1))로 분리하는 박리열처리공정이고, 예컨대, 불활성 가스 상태하에서 대략 500℃ 이상의 온도로 열처리를 가하면, 결정의 재배열과 기포가 응집하는 것에 의해 박리웨이퍼(5)와 SOI웨이퍼(6)로 분리됨과 동시에, 실온에서의 밀착면도 어느 정도는 강고하게 결합이 된다. 이 단계에서, SOI웨이퍼(6)의 SOI표면에서 깊이방향으로, SIMS(Seondary Ion Mass Spectroscopy)에 의한 분석을 실시하는 것에 의해, 실온에서의 밀착면의 탄소농도를 제어할 수 있다. 또한, 박리웨이퍼(5)는, 표면의 산화막(3)을 제거하여 박리면을 연마하는 재생처리를 실시하면, 재이용이 가능하다.
SOI웨이퍼(6)를 디바이스제작공정에서 사용하기 위해서는, 공정(f)의 박리열처리에 의한 결합력은 불충분하므로, 공정(g)의 결합열처리로서 고온의 열처리를 실시하여, 결합강도를 충분하게 한다. 이 열처리는, 예컨대 불활성 가스상태하에서, 1000℃~1200℃에서 30분~5시간 정도의 범위에서 실시할 수 있다. 또한, 램프가열장치와 같은 급속가열·급속냉각장치를 사용하면, 1000℃~1350℃의 온도에서 1~300초 정도의 짧은 시간에 충분한 결합강도가 얻어진다.
그리고, 공정(h)는, SOI층(7)의 표면에 있는 박리면에 존재하는 데미지층 및 표면흠을 제거하는 공정이다. 이 공정에서는, 터치폴리셔라 불리는 연마대로 극히 미세한 연마를 실시하거나, 터치폴리셔 후에 수소를 포함하는 환원 상태에서의 열처리를 가하거나 할 수 있지만, 터치폴리셔를 실시하지 않고, 수소를 환원상태 하에서 열처리만을 실시하여도, 동일하게 데미지층 및 표면흠을 제거할 수 있고, 공정(g)의 결합열처리를 겸할 수 있으므로 한층 효율적이다.
(실시예 1)
먼저, 직경 150mm, 두께 625㎛, 도전형 p형, 저항율 10~20Ω·cm의 한쪽 표면이 경면연마된 단결정 실리콘웨이퍼 2매를 사용하고, 한쪽의 웨이퍼를 본드웨이퍼용으로 하고, 표면에 0.1㎛의 산화막을 열산화(熱酸化)에 의해 형성하였다.
다음에, 본드웨이퍼의 경면 측에 산화막을 거쳐, 주입에너지 40keV, 주입량 8 ×1014atoms/㎠의 조건에서 H+이온을 주입한 후, 유산과수세정(96% 진한 유산: 30% H2O2=6kg:100cc, 액체온도 110℃)을 5분간 실시하고, 증류수로 닦아낸 후, SC-1세정(29%NH4OH수용액:30% H2O2:증류수=1:1:8, 액체온도 80℃)를 4분간 실시하며, 더욱이 SC-1, SC-2(36%HCl수용액: 30%H2O2:증류수=1:1:6, 액체온도 80℃), SC-1을 4분간씩 순서대로 실시하였다.
한 편, 베이스웨이퍼는 유산과수세정을 실시하지 않고, SC-1, SC-2, SC-1세정을 4분간씩 순서대로 실시하고, 양 웨이퍼를 건조시킨 후, 실온에서 밀착시키고, 박리열처리로서 질소가스 상태하에서 500℃ 30분의 열처리를 가하였다.
그 결과, 도 1(f)의 모양인 SOI박막이 대략 0.25㎛의 SOI웨이퍼와 박리웨이퍼가 제작되었다. 박리 후의 SOI웨이퍼를 육안으로 관찰하였지만 보이드는 전혀 관찰되지 않았다. 또한, SOI층이 박막화된 상태로 있으면, 보이드가 존재하는 부분은 부풀어 있으므로, 특별한 장치를 사용하지 않아도 보이드를 관찰할 수 있다.
다음에, 이 SOI웨이퍼에 대하여 질소가스 상태에서 1100℃, 2시간의 결합열처리를 실시하였다. 결합열처리 후의 SOI웨이퍼를 육안으로 관찰하였지만, 보이드는 전혀 관찰되지 않았다.
또한, 상기와 완전히 동일한 조건으로 박리열처리까지 실시하고, 별도로 제작한 SOI웨이퍼를 고정하고, 3개소(중심부 근방, 중심에서 35mm근방, 중심에서 65mm근방)에 대하여 SIMS 측정을 실시하고, 실온에서의 밀착면의 카본농도를 산출한 것에서, 어느 것도 3 ×1014atoms/㎠ 이하였다.
(실시예 2)
실시예 1과 동일 종류의 웨이퍼에 산화막을 형성하지 않고 동일한 조건에서 이온주입을 실시한 본드웨이퍼를 제조하고, 디부틸벤조키넌이 들어간 건조기 중에 1시간 보관하였다.
그 후, 베이스웨이퍼와 아울러, 유산과수에 의한 세정은 실시하지 않고 실시예1과 동일조건의 SC-1, SC-2, SC-1세정만을 실시하고, 건조 후, 양 웨이퍼를 실온에서 밀착시키고, 실시예1과 동일한 박리열처리와 결합열처리를 순차로 실시하였다. 그 결과, 박리열처리 후의 SOI웨이퍼에는 직경 약2~10mm 정도의 보이드가 몇 개 발생하고 있고, 결합열처리 후에 그 수는 증가하였다. 그렇지만, 박리열처리 후에 전면이 벗겨지는 현상은 발생하지 않았다.
또한, 상기와 완전히 동일한 조건으로 박리열처리까지 실시하고, 별도 제작된 접합웨이퍼를 고정하고, 3개소(중심부 근방, 중심에서 35mm근방, 중심에서 65mm근방)에 대하여 SIMS측정을 실시하고, 실온에서의 밀착면의 탄소농도를 산출한 후 어느 것도 5 ×1014atoms/㎠ 이하였다.
(실시예 3)
본드웨이퍼에 0.1㎛의 산화막을 형성한 이하는 실시예 2와 동일 조건으로 결합열처리까지 순차적으로 실시한 SOI웨이퍼를 복수매 제조하였다. 그 결과, 어떤 SOI웨이퍼까지 박리열처리에는 보이드는 전혀 관찰되지 않았지만, 결합열처리 후에 수개의 보이드가 발생하는 경우와 전혀 발생하지 않는 경우를 얻을 수 있다.
(비교예 1)
실시예 1과 동일 종류의 웨이퍼에 산화막을 형성하지 않고 동일 조건에서 이온주입을 실시한 본드웨이퍼를 제조하고, 디부틸벤조키넌을 주입한 건조기 내에 6시간 보관하였다.
그 후, 베이스웨이퍼만 실시예1과 동일 조건의 SC-1, SC-2, SC-1 세정을 순서대로 실시하고, 건조 후, 양 웨이퍼를 실온에서 밀착시켜, 실시예1과 동일한 박리열처리를 실시하였다.
그 결과, 박리열처리 후의 양 웨이퍼는, 실온에서 밀착된 계면에서 전면이 벗겨져 있고, 이온주입층에서의 박리는 발생하지 않았다.
또한, 상기와 동일한 조건에서 용기 내에 보관하는 공정까지 실시한 본드웨이퍼의 표면에, 감압기상 성장장치에 의해 600℃로 대략 0.3㎛의 실리콘층을 쌓은 후, 실시예1, 2와 동일하게 SIMS측정을 실시하고, 본드웨이퍼표면의 탄소농도를 검출하였고, 어느 것도 5 ×1014atoms/㎠ 이상이었다.
(비교예 2)
본드웨이퍼에 0.1㎛의 산화막을 형성한 외에는, 비교예 1과 동일한 조건으로 박리열처리까지 실행하였다. 그 결과, 박리열처리 후의 양웨이퍼는, 실온에서 밀착시킨 계면의 일부에 박리가 생겨 있었다.
또한, 본 발명은 상기 실시예에 한정되는 것은 아니고, 상기 실시에는, 예시(例示)로 하고, 본 발명의 특허청구의 범위에 기재된 기술사상과 실질적으로 동일한 구성을 가지고, 동일한 작용효과를 가지는 것은, 어떤 것이라도 본 발명의 기술적 범위에 포함된다.
예컨대, 본 발명의 SOI웨이퍼의 제조공정으로서 도 1은, 본드웨이퍼에만 산화막을 형성하는 경우를 나타냈지만, 베이스웨이퍼에만 산화막을 형성하여도 좋고, 양 웨이퍼에 산화막을 형성하여도 좋다. 또한, 베이스웨이퍼로서 다결정실리콘이나, 석영, 타화규소, 알루미나 등의 열팽창계수가 다른 절연성 웨이퍼와 결합하는 경우에도 적용할 수 있다.
이상 설명했듯이, 본 발명은, 수소이온박리법에 의해 접합웨이퍼를 제작할 때에, 박리열처리 후, 이온주입층에서 박리가 발생하지 않고, 밀착된 부분에서 전면 또는 일부가 벗겨져 버리는 결합불량이나, 박리열처리 후에는 전혀 보이드(부분적인 미결합부)는 발생하지 않지만, 결합열처리 후에 보이드가 발생하는 결합불량을 억제할 수 있다. 따라서, 결합계면에서의 박리나 보이드가 없는 접합웨이퍼를, 생산성 좋고, 값싸게 제공할 수 있게 된다.

Claims (9)

  1. 수소이온박리법에 의해 접합웨이퍼를 제조하는 방법에 있어서, 쌍방의 웨이퍼를 밀착면의 탄소농도를 5 ×1014atoms/㎠ 이하로 하는 것을 특징으로 하는 접합웨이퍼의 제조방법.
  2. 수소이온박리법에 의해 접합웨이퍼를 제조하는 방법에 있어서, 박리열처리 후의 결합면의 탄소농도를 3 ×1014atoms/㎠ 이하로 하는 것을 특징으로 하는 접합웨이퍼의 제조방법.
  3. 제1항에 있어서, 밀착면에 형성하는 실리콘산화막의 두께를 0.1㎛ 이상으로 하는 것을 특징으로 하는 접합웨이퍼의 제조방법.
  4. 제2항에 있어서, 밀착면에 형성하는 실리콘산화막의 두께를 0.1㎛ 이상으로 하는 것을 특징으로 하는 접합웨이퍼의 제조방법.
  5. 수소이온박리법에 의해 접합웨이퍼를 제조하는 방법에 있어서, 접합웨이퍼의 표면을, SC-1세정, SC-2세정의 적어도 한쪽을 사용한 세정에, 오존세정, 유산과수세정을 조합시켜 세정한 후 접합시키는 것을 특징으로 하는 접합웨이퍼의 제조방법.
  6. 수소이온박리법에 의해 제조된 접합웨이퍼에 있어서, 박리처리 후의 결합면의 탄소농도가 3 ×1014atoms/㎠ 이하인 것을 특징으로 하는 접합웨이퍼.
  7. 제6항에 있어서, 결합면에 형성하는 실리콘산화막의 두께가 0.1㎛ 이상인 것을 특징으로 하는 접합웨이퍼.
  8. 수소이온박리법에 사용하는 웨이퍼에 있어서, 쌍방의 웨이퍼를 밀착한 밀착면의 탄소농도가 5 ×1014atoms/㎠ 이하인 것을 특징으로 하는 수소이온박리법에 사용하는 웨이퍼.
  9. 제8항에 있어서, 밀착면에 형성하는 실리콘산화막의 두께가 0.1㎛ 이상인 것을 특징으로 하는 수소이온박리법에 사용하는 웨이퍼.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100741541B1 (ko) * 2000-05-30 2007-07-20 신에쯔 한도타이 가부시키가이샤 접합웨이퍼의 제조방법 및 접합웨이퍼
KR100834200B1 (ko) * 2003-09-30 2008-05-30 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 전자공학, 공학 또는 광전자공학용 기판 제조방법, 및 제1웨이퍼와 제2웨이퍼의 반도체 재료 결합방법
KR100856170B1 (ko) * 2005-04-15 2008-09-03 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 반도체 웨이퍼의 처리방법
US7560313B2 (en) 2001-04-06 2009-07-14 Shin-Etsu Handotai Co., Ltd. SOI wafer and method for producing the same

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6423614B1 (en) * 1998-06-30 2002-07-23 Intel Corporation Method of delaminating a thin film using non-thermal techniques
JP4103391B2 (ja) * 1999-10-14 2008-06-18 信越半導体株式会社 Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
JP4846915B2 (ja) 2000-03-29 2011-12-28 信越半導体株式会社 貼り合わせウェーハの製造方法
US6420243B1 (en) * 2000-12-04 2002-07-16 Motorola, Inc. Method for producing SOI wafers by delamination
KR100418241B1 (ko) * 2001-03-23 2004-02-11 주영창 멤즈소자의 가역적 밀봉 패키지 방법
JP4628580B2 (ja) 2001-04-18 2011-02-09 信越半導体株式会社 貼り合せ基板の製造方法
AU2002339592A1 (en) * 2001-10-29 2003-05-12 Analog Devices Inc. A method for bonding a pair of silicon wafers together and a semiconductor wafer
US6656761B2 (en) 2001-11-21 2003-12-02 Motorola, Inc. Method for forming a semiconductor device for detecting light
FR2874455B1 (fr) * 2004-08-19 2008-02-08 Soitec Silicon On Insulator Traitement thermique avant collage de deux plaquettes
JP5032743B2 (ja) * 2002-09-18 2012-09-26 ソワテク バッファ層を有しないウエハからの緩和された有用層の形成
TWI233154B (en) * 2002-12-06 2005-05-21 Soitec Silicon On Insulator Method for recycling a substrate
US7071077B2 (en) * 2003-03-26 2006-07-04 S.O.I.Tec Silicon On Insulator Technologies S.A. Method for preparing a bonding surface of a semiconductor layer of a wafer
FR2852869B1 (fr) * 2003-03-26 2006-07-14 Soitec Silicon On Insulator Traitement superficiel d'une plaquette semiconductrice avant collage
FR2855908B1 (fr) * 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention d'une structure comprenant au moins un substrat et une couche ultramince
JP4581349B2 (ja) * 2003-08-29 2010-11-17 株式会社Ｓｕｍｃｏ 貼合せｓｏｉウェーハの製造方法
JP4626133B2 (ja) * 2003-09-10 2011-02-02 信越半導体株式会社 貼り合せウェーハの製造方法
EP1710836A4 (en) * 2004-01-30 2010-08-18 Sumco Corp METHOD FOR PRODUCING AN SOI WATER
FR2868599B1 (fr) * 2004-03-30 2006-07-07 Soitec Silicon On Insulator Traitement chimique optimise de type sc1 pour le nettoyage de plaquettes en materiau semiconducteur
FR2871172B1 (fr) * 2004-06-03 2006-09-22 Soitec Silicon On Insulator Support d'epitaxie hybride et son procede de fabrication
US7919391B2 (en) * 2004-12-24 2011-04-05 S.O.I.Tec Silicon On Insulator Technologies Methods for preparing a bonding surface of a semiconductor wafer
JP4421652B2 (ja) * 2005-04-06 2010-02-24 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP2006303201A (ja) * 2005-04-21 2006-11-02 Sumco Corp Ｓｏｉ基板の製造方法
JP2007059704A (ja) 2005-08-25 2007-03-08 Sumco Corp 貼合せ基板の製造方法及び貼合せ基板
JP2007141946A (ja) * 2005-11-15 2007-06-07 Sumco Corp Ｓｏｉ基板の製造方法及びこの方法により製造されたｓｏｉ基板
JP4977999B2 (ja) * 2005-11-21 2012-07-18 株式会社Ｓｕｍｃｏ 貼合せ基板の製造方法及びその方法で製造された貼合せ基板
US7601271B2 (en) 2005-11-28 2009-10-13 S.O.I.Tec Silicon On Insulator Technologies Process and equipment for bonding by molecular adhesion
FR2894067B1 (fr) * 2005-11-28 2008-02-15 Soitec Silicon On Insulator Procede de collage par adhesion moleculaire
JP4839818B2 (ja) * 2005-12-16 2011-12-21 信越半導体株式会社 貼り合わせ基板の製造方法
US7456080B2 (en) * 2005-12-19 2008-11-25 Corning Incorporated Semiconductor on glass insulator made using improved ion implantation process
JP5315596B2 (ja) * 2006-07-24 2013-10-16 株式会社Ｓｕｍｃｏ 貼合せｓｏｉウェーハの製造方法
JP2008112843A (ja) 2006-10-30 2008-05-15 Shin Etsu Chem Co Ltd 単結晶シリコン太陽電池の製造方法及び単結晶シリコン太陽電池
JP2008112848A (ja) 2006-10-30 2008-05-15 Shin Etsu Chem Co Ltd 単結晶シリコン太陽電池の製造方法及び単結晶シリコン太陽電池
JP2008112847A (ja) 2006-10-30 2008-05-15 Shin Etsu Chem Co Ltd 単結晶シリコン太陽電池の製造方法及び単結晶シリコン太陽電池
JP2008112840A (ja) 2006-10-30 2008-05-15 Shin Etsu Chem Co Ltd 単結晶シリコン太陽電池の製造方法及び単結晶シリコン太陽電池
JP5090716B2 (ja) 2006-11-24 2012-12-05 信越化学工業株式会社 単結晶シリコン太陽電池の製造方法
JP2008153411A (ja) * 2006-12-18 2008-07-03 Shin Etsu Chem Co Ltd Ｓｏｉ基板の製造方法
FR2912839B1 (fr) * 2007-02-16 2009-05-15 Soitec Silicon On Insulator Amelioration de la qualite de l'interface de collage par nettoyage froid et collage a chaud
JP5166745B2 (ja) 2007-03-07 2013-03-21 信越化学工業株式会社 単結晶シリコン太陽電池の製造方法
JP5433927B2 (ja) * 2007-03-14 2014-03-05 株式会社Ｓｕｍｃｏ 貼り合わせウェーハの製造方法
WO2008123116A1 (en) 2007-03-26 2008-10-16 Semiconductor Energy Laboratory Co., Ltd. Soi substrate and method for manufacturing soi substrate
WO2008123117A1 (en) * 2007-03-26 2008-10-16 Semiconductor Energy Laboratory Co., Ltd. Soi substrate and method for manufacturing soi substrate
CN101281912B (zh) * 2007-04-03 2013-01-23 株式会社半导体能源研究所 Soi衬底及其制造方法以及半导体装置
JP5048380B2 (ja) 2007-04-09 2012-10-17 信越化学工業株式会社 単結晶シリコン太陽電池の製造方法
SG178762A1 (en) 2007-04-13 2012-03-29 Semiconductor Energy Lab Display device, method for manufacturing display device, and soi substrate
US8513678B2 (en) * 2007-05-18 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
CN101842910B (zh) * 2007-11-01 2013-03-27 株式会社半导体能源研究所 用于制造光电转换器件的方法
JP5503876B2 (ja) * 2008-01-24 2014-05-28 株式会社半導体エネルギー研究所 半導体基板の製造方法
JP5409033B2 (ja) * 2008-02-18 2014-02-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
FR2929446B1 (fr) * 2008-03-28 2011-08-05 Soitec Silicon On Insulator Implantation a temperature controlee
KR101548173B1 (ko) * 2008-09-18 2015-08-31 삼성전자주식회사 실리콘 다이렉트 본딩(ｓｄｂ)을 이용한 임시 웨이퍼 임시 본딩 방법, 및 그 본딩 방법을 이용한 반도체 소자 및 반도체 소자 제조 방법
US8741740B2 (en) * 2008-10-02 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP5356872B2 (ja) 2009-03-18 2013-12-04 パナソニック株式会社 個体撮像装置の製造方法
US8513090B2 (en) 2009-07-16 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate, and semiconductor device
JP2011103409A (ja) * 2009-11-11 2011-05-26 Sumco Corp ウェーハ貼り合わせ方法
US20110207306A1 (en) * 2010-02-22 2011-08-25 Sarko Cherekdjian Semiconductor structure made using improved ion implantation process
JP2012054451A (ja) * 2010-09-02 2012-03-15 Shin Etsu Chem Co Ltd 貼り合わせ基板の製造方法および半導体基板洗浄液
US8008175B1 (en) 2010-11-19 2011-08-30 Coring Incorporated Semiconductor structure made using improved simultaneous multiple ion implantation process
US8558195B2 (en) 2010-11-19 2013-10-15 Corning Incorporated Semiconductor structure made using improved pseudo-simultaneous multiple ion implantation process
US8196546B1 (en) 2010-11-19 2012-06-12 Corning Incorporated Semiconductor structure made using improved multiple ion implantation process
JP2012156495A (ja) 2011-01-07 2012-08-16 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法
US8802534B2 (en) 2011-06-14 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Method for forming SOI substrate and apparatus for forming the same
JP5953340B2 (ja) * 2014-06-23 2016-07-20 信越化学工業株式会社 貼り合わせ基板の製造方法
JP2014225699A (ja) * 2014-08-07 2014-12-04 株式会社Sumco 貼合せｓｏｉウェーハの製造方法
CN108695147A (zh) * 2017-04-08 2018-10-23 沈阳硅基科技有限公司 Soi键合硅片的制备方法
EP3961661B1 (en) 2020-08-31 2022-09-28 Bruker Switzerland AG Reinforcement of a superconducting magnet coil

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6050970A (ja) 1983-08-31 1985-03-22 Toshiba Corp 半導体圧力変換器
JPH0719739B2 (ja) 1990-09-10 1995-03-06 信越半導体株式会社 接合ウェーハの製造方法
JP2653282B2 (ja) 1991-08-09 1997-09-17 日産自動車株式会社 車両用道路情報表示装置
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP3542376B2 (ja) 1994-04-08 2004-07-14 キヤノン株式会社 半導体基板の製造方法
SG65697A1 (en) * 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
US6083324A (en) * 1998-02-19 2000-07-04 Silicon Genesis Corporation Gettering technique for silicon-on-insulator wafers

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100741541B1 (ko) * 2000-05-30 2007-07-20 신에쯔 한도타이 가부시키가이샤 접합웨이퍼의 제조방법 및 접합웨이퍼
US7560313B2 (en) 2001-04-06 2009-07-14 Shin-Etsu Handotai Co., Ltd. SOI wafer and method for producing the same
KR100834200B1 (ko) * 2003-09-30 2008-05-30 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 전자공학, 공학 또는 광전자공학용 기판 제조방법, 및 제1웨이퍼와 제2웨이퍼의 반도체 재료 결합방법
KR100856170B1 (ko) * 2005-04-15 2008-09-03 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 반도체 웨이퍼의 처리방법

Also Published As

Publication number Publication date
EP0971396A1 (en) 2000-01-12
JP3385972B2 (ja) 2003-03-10
US6312797B1 (en) 2001-11-06
KR100583591B1 (ko) 2006-05-26
JP2000030992A (ja) 2000-01-28

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