KR20080036209A - 스트레인드 실리콘-온-인슐레이터 구조의 제조 방법 - Google Patents

스트레인드 실리콘-온-인슐레이터 구조의 제조 방법 Download PDF

Info

Publication number
KR20080036209A
KR20080036209A KR1020087004560A KR20087004560A KR20080036209A KR 20080036209 A KR20080036209 A KR 20080036209A KR 1020087004560 A KR1020087004560 A KR 1020087004560A KR 20087004560 A KR20087004560 A KR 20087004560A KR 20080036209 A KR20080036209 A KR 20080036209A
Authority
KR
South Korea
Prior art keywords
layer
silicon
strained
strained silicon
relaxed
Prior art date
Application number
KR1020087004560A
Other languages
English (en)
Inventor
앤드류 엠. 존스
루 페이
Original Assignee
엠이엠씨 일렉트로닉 머티리얼즈, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엠이엠씨 일렉트로닉 머티리얼즈, 인크. filed Critical 엠이엠씨 일렉트로닉 머티리얼즈, 인크.
Publication of KR20080036209A publication Critical patent/KR20080036209A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

본 발명은 거칠기가 감소되고, LPD의 농도가 낮으며, 오염이 줄어드는 것과 같이, 표면 특성이 개선된 스트레인드 실리콘 온 인슐레이터(SSOI) 구조물, 및 그러한 구조물을 제조하는 방법을 제공한다.
실리콘-온-인슐레이터, 스트레인드 실리콘층, 완화층, 반도체

Description

스트레인드 실리콘-온-인슐레이터 구조의 제조 방법{METHOD FOR THE MANUFACTURE OF A STRAINED SILICON-ON-INSULATOR STRUCTURE}
본 발명은 일반적으로 스트레인드 실리콘-온-인슐레이터 (strained silicon-on-insulator: SSOI) 구조에 관한 것이다. 특히, 본 발명은 스트레인드 실리콘층의 표면 특성이 개선된 SSOI 구조에 관한 것이다. 이에 더하여, 본 발명은 그러한 구조를 제조하는 방법에 관한 것이다.
실리콘-온-인슐레이터(SOI) 구조는 일반적으로 핸들 웨이퍼, 반도체 소자층, 및 핸들 웨이퍼와 소자층 사이의 유전체 절연층(dielectric insulating layer)을 포함한다. SOI 구조의 핸들 웨이퍼로부터 소자층을 절연시킴으로써, 소자층은 누설 전류가 감소되고 캐패시턴스가 낮아진다. 반도체 소자의 스트레인드 실리콘-온-인슐레이터(SSOI) 구조는 SOI 기술과 스트레인드 실리콘 기술의 장점들을 결합하여, 스트레인드 실리콘층이 향상된 캐리어 이동도(carrier mobility)를 제공하게 한다.
스트레인드 실리콘-온-인슐레이터 구조는 여러 방법으로 제작 또는 제조될 수 있다. 예를 들어, 한가지 접근법으로서, 완화된 실리콘-게르마늄(relaxed SiGe)은 (i) 산소의 주입에 의한 분리법 (separation by implantation of oxygen) ("SIMOX" 라고 알려짐, 예를 들어, 미국 특허 제 5,436,175 호 참조); (ii) 웨이퍼 접합 후 백 에칭법(wafer bonding followed by back etching); (iii) 웨이퍼 접합 후 수소 제거층 이전법(wafer bonding followed by hydrogen exfoliation layer transfer); 또는 (iv) 비결정질 물질의 재결정화법(recrystallization of amorphous material)와 같이 본 기술 분야에서 공지된 여러 기술들 중 한가지에 의해 절연체 위에 형성된다. 이 과정 다음에는 스트레인드 실리콘층을 SiGe층 위에 에피택셜 증착하거나 성장시킨다. 완화된 SiGe-온-인슐레이터 층은 Si층에서 변형(strain)을 유도하는 템플릿으로서 작용하며, 유도된 변형은 일반적으로 대략 10-3 보다 크다.
그러나, 이러한 구조는 제약을 갖는다. 예를 들어, 절연 물질 위의 층이 소자의 동작 중에 그 층을 완전히 공핍시키기에 충분히 얇아야 하는(예컨대, 300 옹스트롱 보다 작은) 완전히 공핍된 스트레인드-반도체-온-인슐레이터 소자들의 제조에 적합하지 않다. 부가적으로, 완화된 SiGe층은 절연 물질 위의 층의 전체 두께를 증가시키며, 이에 따라 완전히 공핍된 실리콘-온-인슐레이터 소자의 제조에서 요구되는 두께를 달성하는 것을 어렵게 한다.
이러한 문제는 스트레인드 SOI 구조가 스트레인드 Si층을 절연 물질 위에 바로 형성되게 한다면 경감할 수 있다(예컨대, 미국 특허 출원 공개 제 2004/0005740 호를 참조할 것. 이 공개 문헌의 전체 내용은 본 명세서에서 참조문헌으로 인용된다). 이것은, 예를 들어, 주입 기술에 의한 웨이퍼 접합 및 분리를 이용함으로써 성취될 수 있다. 특히, 예를 들어, SiGe의 완화층이 하나의 웨이퍼 또는 기판의 표면상에 형성될 수 있다. 그 다음에 스트레인드 실리콘층은, 예를 들어, 완화층의 표면상에 에피택셜 증착에 의해 형성될 수 있다. 그 다음에는 수소 이온이 완화층에 주입되어, 예컨대, 미국 특허 제 6,790,747 호에 개시된 공정과 같이 본 기술 분야에서 일반적으로 공지된 임의의 기술에 따라서 완화층 내에 클리브(cleave) 또는 분리면을 규정할 수 있다. 그 다음에 결과적인 웨이퍼는 표면상에 유전체 절연층을 갖는 제2 웨이퍼 또는 기판에 접합될 수 있으며, 여기서 스트레인드층의 표면은 유전체층의 표면상에 접합된다. 일단 접합되면, 결과적인 구조는 클리브 또는 분리면을 따라서 분리되어 SSOI 구조를 만들게 된다.
그러나, 이러한 방식으로 SSOI 구조를 제조하면 문제가 없는 것은 아니다. 예를 들어, 결과적인 구조에는 나중에 제거되어야 하는 릴렉스 SiGe층의 일부가 스트레인드 실리콘층의 표면상에 여전히 존재한다. 일반적으로 지금까지 이용되고 있는 완화층을 제거하는 접근법들은 바람직하지 않은 표면 특성을 발생하는 에천트를 사용하는 것과 관련된다. 예를 들어, 스트레인드 실리콘층의 결과적인 표면은 대개의 경우 허용할 수 없을 만큼 거칠며, 및/또는 허용할 수 없을 만큼 많은 광점 결함(light point defects: LPDs)을 포함하며, 및/또는 허용할 수 없는 오염 농도를 갖는다. 부가적으로, 지금까지 전형적으로 이용된 에천트는 그 비용으로 인하여 및/또는 그의 유해 성분 때문에 취해야 하는 안정적 및 환경적 예방조치로 인하여 전체 처리 비용의 상승을 가져온다. 마지막으로, 에칭은 단독으로 사용되지 않으며, 그보다는 에칭은, 예를 들어, 그라인딩, 랩핑, 폴리싱, 및/또는 습식 산화를 추가로 포함하는 다단계 접근법 중의 일부로서, 완화 SiGe층을 제거하는데 이용될 수 있다.
그러므로, 간략하게 말해서, 본 발명은 스트레인드 실리콘-온-인슐레이터 구조물을 준비하는 방법에 관한 것으로서, 본 방법은 도너 웨이퍼의 표면상에 완화 실리콘-포함 층(relaxed silicon containing layer)을 형성하는 단계와; 상기 완화 실리콘-포함 층의 표면상에 스트레인드 실리콘층을 형성하는 단계와; 핸들 웨이퍼의 표면상에 유전체층을 형성하는 단계와; 상기 도너 웨이퍼와 상기 핸들 웨이퍼를 접합하여 상기 스트레인드 실리콘층과 상기 유전체층 사이에서 접합 계면(bond interface)이 형성된 접합 구조물을 형성하는 단계와, 상기 핸들 웨이퍼 상의 상기 스트레인드 실리콘층이 그 표면상에서 적어도 약 20 nm의 두께를 갖는 잔류 완화 실리콘-포함 층을 갖도록, 상기 완화 실리콘-포함 층 내 분리 면을 따라서 상기 접합 구조물을 분리하는 단계와; 상기 잔류 실리콘-포함 층을 실질적으로 제거하고 상기 스트레인드 실리콘층의 표면을 노출시키도록 상기 분리된 핸들 웨이퍼를 에칭하는 단계를 포함한다.
또 다른 측면에 있어서, 본 발명은 스트레인드 실리콘-온-인슐레이터 구조물을 준비하는 방법에 관한 것으로서, 본 방법은 도너 웨이퍼의 표면상에 완화 실리콘-포함 층을 형성하는 단계와; 상기 완화 실리콘-포함 층의 표면상에 스트레인드 실리콘층을 형성하는 단계와; 핸들 웨이퍼의 표면상에 유전체층을 형성하는 단계와, 상기 도너 웨이퍼와 상기 핸들 웨이퍼를 접합하여, 상기 스트레인드 실리콘층과 상기 유전체층 사이에 접합 계면이 형성되는 단계와; 상기 핸들 웨이퍼 상의 상기 스트레인드 실리콘층이 그 표면상에서 잔류 완화 실리콘-포함 층을 갖도록, 상기 완화 실리콘-포함 층 내 분리 면을 따라서 상기 접합 구조물을 분리하는 단계와; 상기 잔류 실리콘-포함 층을 실질적으로 제거하고 상기 스트레인드 실리콘층의 표면을 노출시키기 위하여 상기 분리된 핸들 웨이퍼를 에칭하는 단계를 포함하며, 상기 에칭 단계는 상기 분리된 핸들 웨이퍼를 초음파 교반(megasonic agitation)에 노출시키는 단계를 포함한다.
또 다른 측면에 있어서, 본 발명은 스트레인드 실리콘 온 인슐레이터 구조물의 준비 방법에 관한 것으로서, 본 방법은 도너 웨이퍼의 표면상에 적어도 약 10% Ge를 갖는 SiGe를 포함하는 완화 실리콘-포함 층을 형성하는 단계와; 상기 완화 실리콘-포함 층의 표면상에 스트레인드 실리콘층을 형성하는 단계와; 핸들 웨이퍼의 표면상에 유전체층을 형성하는 단계와; 상기 도너 웨이퍼와 상기 핸들 웨이퍼를 접합하여, 상기 스트레인드 실리콘층과 상기 유전체층 사이에 접합 계면이 형성되는 단계와; 상기 핸들 웨이퍼 상의 상기 스트레인드 실리콘층이 그 표면상에서 잔류 완화 실리콘-포함 층을 갖도록, 상기 완화 실리콘-포함 층 내 분리 면을 따라서 상기 접합 구조물을 분리하는 단계와; 상기 잔류 실리콘-포함 층을 실질적으로 제거하고 상기 스트레인드 실리콘층의 표면을 노출시키도록 상기 분리된 핸들 웨이퍼를 에칭하는 단계를 포함하며, 상기 에칭은 상기 핸들 웨이퍼를 SiGe:Si의 선택비가(selectivity ratio) 적어도 약 3:1 인 에천트로 노출시키는 것을 포함한다.
또한, 본 발명은 스트레인드 실리콘 온 인슐레이터 구조물의 준비 방법에 관한 것으로서, 본 방법은 도너 웨이퍼의 표면상에 완화 실리콘-포함 층을 형성하는 단계와; 상기 완화 실리콘-포함 층의 표면상에 스트레인드 실리콘층을 형성하는 단계와; 핸들 웨이퍼의 표면상에 유전체층을 형성하는 단계와; 상기 도너 웨이퍼와 상기 핸들 웨이퍼를 접합하며, 상기 스트레인드 실리콘층과 상기 유전체층 사이에서 접합 계면이 형성되는 단계와; 상기 핸들 웨이퍼 상의 상기 스트레인드 실리콘층이 그 표면상에서 적어도 약 20 nm의 두께를 갖는 잔류 완화 실리콘-포함 층을 갖도록, 상기 완화 실리콘-포함 층 내 분리 면을 따라서 상기 접합 구조물을 분리하는 단계와; 실질적으로 상기 잔류 실리콘-포함 층을 제거하고 상기 스트레인드 실리콘층의 표면을 노출시키도록 상기 분리된 핸들 웨이퍼를 에칭하는 단계를 포함하며, 상기 노출된 스트레인드층은 약 0.35 LPDs/㎠ 보다 작은 값을 갖는다.
또한, 본 발명은 스트레인드 실리콘층, 핸들 웨이퍼, 및 이들 사이의 유전체층을 포함하며, 상기 스트레인드 실리콘층의 표면은 약 0.35 LPDs/㎠ 보다 작은 값을 갖는 실리콘-온-인슐레이터 구조물에 관한 것이다.
또 다른 측면에 있어서, 본 발명은 또한 스트레인드 실리콘층, 핸들 웨이퍼, 및 이들 사이의 유전체층을 포함하는 실리콘-온-인슐레이터 구조물에 관한 것으로서, 상기 스트레인드 실리콘층의 표면은 약 1x1010 Ge atoms/㎠ 보다 작은 값을 갖고 약 1 nm 보다 작은 RMS 거칠기를 갖는다.
본 발명의 다른 목적들 및 특징들은 이하에 설명되는 부분에서 명확해질 것이다.
도 1A는 표면상에 완화 실리콘-포함 층(13) 및 스트레인드 실리콘층(14)을 갖는 도너 웨이퍼(12)의 개략적인 단면도이다. 완화 실리콘-포함 층(13)의 파선(17)은 그곳에 존재하는 분리 또는 클리브면을 나타낸다.
도 1B는 도 1A의 도너 웨이퍼와 접합하기 이전의, 표면상에 유전체층(15)이 배치된 핸들 웨이퍼(IS)의 개략적인 단면도이다.
도 2는 (도 1A에 도시된) 도너 웨이퍼 상의 스트레인드 실리콘층(14)의 표면을 (도 1B에 예시된) 핸들 웨이퍼의 유전체층(15)의 표면상에 접촉함으로써 생성된 접합 구조물(20)의 개략적인 단면도이다.
도 3은 완화 실리콘-포함 층(13)의 분리 또는 클리브 면(17)을 따라서 접합 구조물(20)를 분리하는 것과, 이에 따라 스트레인드 실리콘층(14)이 그 위의 완화 실리콘-포함 층(33)의 잔류 부분과 함께 핸들 웨이퍼(16)의 유전체층(15) 상으로 이전되는 것을 예시하는 개략적인 단면도이다.
도 4는 이전된 스트레인드 실리콘층(14)의 표면으로부터 완화 실리콘-포함 층의 잔류 부분이 실질적으로 제거된, 본 발명의 스트레인드 실리콘-온-인슐레이터 구조물(40)의 개략적인 단면도이다.
도면들과 관련하여, 대응하는 참조 부호들은 여러 관점의 도면들에 걸쳐서 대응하는 부분들을 나타낸다.
본 발명에 따르면, 스트레인드 실리콘층이 핸들 또는 지지 웨이퍼 상에 존재 하는 유전체층과 직접 접촉하는 스트레인드 실리콘-온-인슐레이터 구조물이 그 스트레인드 실리콘층의 표면이 그 위에 실질적으로 완화층(relaxed layer)이 없으면서도 표면 특성이 개선되도록 준비될 수 있음을 발견했다. 이하에서 보다 상세히 설명되는 바와 같이, 일단 스트레인드 실리콘층이 유전체층 상에서 형성(예컨대, 증착 또는 이전)되면, NH4OH, H2O2, 및 H2O를 포함하는 에천트가 스트레인드 실리콘층 상에 존재하는 완화층의 잔류 부분을 효율적이고 선택적으로 제거하는데 사용될 수 있음을 발견하였다.
스트레인드 실리콘층의 표면상에 완화층이 존재하게 만드는 SSOI 구조물을 준비하는 일반적으로 공지된 어느 기술이라도 본 발명에 따라 사용될 수 있음을 주목해야 한다(예컨대, 미국특허공보 제6,790,747호; 미국특허출원공개공보 제2004/0005740호 및 제2004/0031979호 참조). 이러한 기술들은, 예를 들어, 접합 및 층 이전 (또는 접합 및 분리) 기술, 및 접합 및 그라인드 기술 또는 에치 백 기술을 포함한다. 그러나, 바람직하게는, 본 발명의 공정은 웨이퍼 접합 및 층 이전 기술을 활용한다. 따라서, 본 발명은 아래에서 웨이퍼 접합 및 층 이전 기술을 배경으로 하여 더욱 상세히 설명될 것이다. 그러나, 이것은 예시를 위한 것이며, 이에 따라 제한하는 의미로 이해되어서는 아니 되는 것임은 물론이다. 또한 본 발명을 실시함에 있어서, 이들 기술은 본 기술 분야에서 널리 공지된 각종 장치 및 공정 조건을 이용하여 적합하게 실행될 수 있으며, 몇몇 실시예에서는 본 발명의 범위를 일탈함이 없이도 생략되거나 다른 기술 및 조건과 조합될 수 있음은 물론이 다.
스트레인드 실리콘층의 형성( Formation of the Strained Silicon layer )
개괄하면, 본 발명의 인슐레이터 구조물상의 스트레인드 실리콘을 준비하는데 이용된 웨이퍼 접합 및 층 이전 기술은 두 개의 분리 구조물을 준비하고, 이들 구조물을 접합 계면을 따라서 접합한 다음 접합 계면과 상이하고 주입 기술을 통하여 형성되어진 분리면을 따라서 분리(delaminate)시키는 과정을 수반한다. 각각의 구조물은 기판 또는 지지 웨이퍼를 포함하며, 이는 순수 실리콘의 물질과 상이한 격자 상수를 갖는 어느 물질 또는 그 위에 그러한 물질의 층이 형성될 수 있는 어느 물질이라도 포함할 수 있고, 그 위에는 차후 순수 실리콘이 형성될 수 있다. 예를 들어, 기판 또는 지지 웨이퍼는 수정 또는 사파이어로 이루어질 수 있지만, 실리콘(예컨대, 쵸크랄스키(Czochralski)법에 따라서 제조된 단결정 실리콘), 게르마늄, 또는 실리콘-게르마늄(SiGe)과 같은 반도체 물질을 포함하는 것이 통상적이다. 바람직한 일 실시예에서, 기판은 단결정 실리콘 웨이퍼를 포함하며, 이 웨이퍼는 적어도 약 75 mm, 100 mm, 150 mm, 200 mm, 300 mm, 또는 그 이상의 직경을 갖는다.
이하에서는 하나의 기판이 "핸들 웨이퍼"로서 언급될 것이다. 핸들 웨이퍼는 그의 표면상에 유전체층이 바로 증착되며, 최종 SSOI 구조물의 기판으로서 작용한다. 이하에서는 다른 기판은 "도너 웨이퍼"라고 언급될 것이다. 도너 웨이퍼는 그의 표면상에 바로 증착된 전체 또는 부분적으로 릴렉스된 (이하에서는 "완화"라 지칭함) 층을 가지며, 일 실시예에서는 웨이퍼 접합 단계 이전에 스트레인드 실리콘층이 형성되는 기판으로서 작용한다. 도너 웨이퍼의 완화층은 스트레인드 실리콘층이 그 위에 형성될 수 있는, Ge, SiGe, 또는 다른 III-V 족 화합물과 같은 어느 물질이라도 포함할 수 있다. 바람직한 일 실시예에서, 완화층은 실리콘-포함 층이다. 이하의 설명은 특히 이러한 바람직한 실시예를 언급하겠지만, 사용가능한 물질의 범위가 실리콘-포함 물질로 제한되지 않음은 물론이다.
도너 웨이퍼 구조물(Donor Wafer Structure)
이제 도 1A를 참조하면, 도너 웨이퍼 구조물은 도너 웨이퍼 또는 기판(12), 기판의 표면상의 완화 실리콘-포함 층(13), 및 완화 실리콘-포함 층의 표면상의 스트레인드 실리콘층(14)를 포함하며, 상기 완화 실리콘-포함 층은 완화 실리콘 결정 격자의 격자 상수와 상이한 격자 상수를 갖는다. 일반적으로, 완화 실리콘-포함 층은 완화 실리콘 결정 격자 상수와 적어도 약 0.25% 정도 상이한 격자 상수를 갖는다. 바람직한 일 실시예에서, 실리콘-포함 층은 SiGe이다. 완화 SiGe층의 구체적인 조성비는 스트레인드 실리콘층에 유도되기를 희망하는 격자 변형의 정도에 따라서 변할 수 있다. 일반적으로, SiGe층은 적어도 약 10% Ge를 포함하며, 몇몇 경우에서는 약 15%, 약 20%, 약 25%, 약 35%, 약 50% 또는 그 이상(예컨대, 60%, 70%, 80%, 90%, 또는 그 이상)을 포함할 수 있다. 그러나, 바람직한 일 실시예에서, SiGe층은 약 10% 이상 내지 약 50% 이하의 범위, 또는 약 15% 이상 내지 약 45% 이하의 범위의 Ge 농도를 가지며, 약 20% 이상 내지 약 40% 이하의 농도가 바 람직하다. Ge의 실제 백분율, 또는 완화층의 정확한 조성은 희망하는 용도에 따라 본 발명의 범위를 일탈함이 없이 이러한 SiGe 조성과 다를 수 있다.
본질적으로 본 기술 분야에서 일반적으로 공지된 어느 기술이라도 완화 실리콘-포함(예컨대, SiGe) 층을 형성하는데 사용될 수 있다. 예컨대, 미국특허공보 제5,221,413호, 제5,422,205호, 및 제6,573,126호를 참조할 수 있다. 예를 들어, 공지된 에피택셜 증착 기법들 중의 하나가 그러한 완화층을 형성하는데 사용될 수 있다. 개괄하면, 완화층은 결정 격자가 적어도 부분적으로 여전히 플라스틱 이완(plastic relaxation)을 나타내는 한, 최대한 얇은 두께를 갖는다. 그러나, 일반적으로 완화층은 적어도 약 0.1 마이크론의 실질적으로 균일한 두께를 갖는다. 예를 들어, 그 두께는 전형적으로 약 0.1 마이크론 내지 약 10 마이크론, 또는 약 0.5 마이크론 내지 약 5 마이크론의 범위를 갖는다.
예를 들어, 실리콘의 스트레인드층(14)이 완화(예컨대, SiGe)층(13) 상에 형성 또는 증착되어, 예를 들어, 스트레인드 실리콘층과 완화 SiGe층 사이의 격자 상수의 차이로 인하여 변형이 발생한다. 변형을 유도하기 위하여 완화층으로서 SiGe가 이용될 때 실리콘 스트레인드층에서 인장 변형(tensile strain)이 일어난다. 이와 달리 다른 완화층의 조성은 스트레인드층에 압축 변형(compressive strain)을 유도할 수 있다.
완화층과 마찬가지로, 본질적으로 본 기술 분야에서 일반적으로 알려진 어느 기술이라도 스트레인드층을 완화층 상에 형성 또는 증착하는데 사용되어 그 증착 이후 층 내에서 변형이 생기도록 할 수 있다. 바람직한 일 실시예에서, 공지된 에 피택셜 증착 기법들(예컨대, APCVD(atmospheric-pressure chemical vapor phase deposition), LPCVD(low- or reduced-pressure CVD), UHVCVD(ultra-high-vacuum CVD), MBE(molecular beam epitaxy), 또는 ALD(atomic layer deposition) 중 하나는, 선택적으로 실란(silane), 디실란(disilane), 트리실란(trisilane), 모노클로로실란(monoclorolsilane), 디클로로실란(diclorolsilane), 및 트리클로로실란(triclorolsilane)과 같은 전구체와 함께 사용된다. 성장 시스템은 단일 웨이퍼 또는 다중 웨이퍼 배치 반응기(batch reactor)일 수 있다. 에피택셜 성장 시스템은 또한 층 성장 동력학(layer growth kinetics)을 증진시키기 위하여 저에너지 플라즈마를 이용할 수 있다. 스트레인드층은 스트레인드층과 완화층 간의 계면을 정의하기 위하여 비교적 낮은 온도 (예컨대, 700 ℃ 보다 낮은 온도)에서 형성될 수 있다. 이렇게 정의된 계면은 나중에 스트레인드층을 완화층으로부터 분리 또는 제거하는 것을 향상시킬 수 있다. 스트레인드층이 실질적으로 100% 실리콘을 함유하는 실시예에서, 이 층은, 예컨대, Ge 소스 가스에 노출되지 않은 증착 장치의 전용 챔버에서 형성됨으로써, 교차 오염(cross-contamination)을 방지하고 스트레인드층과 완화층 간의 계면의 품질을 개선하는데 도움이 될 수 있다. 부가적으로, 스트레인드층은 통상의 Si 보다 열전도도가 우수한 동위적으로 순수(isotopically pure)한 실리콘 전구체(들)로 형성될 수 있다. 열전도도가 높으면 뒤이어 스트레인드층 상에 형성되는 소자들로부터 열을 방출(dissipate)시키는데 도움이 되어, 스트레인드층에 의해 제공된 향상된 캐리어 이동도를 유지할 수 있다.
개괄하면, 스트레인드층(14)은 차후에 소자를 제조하기에는 충분한 실질적으 로 균일한 두께로 성장되지만, 노출된 실리콘 표면에서 결정 격자가 상당한 플라스틱 이완을 겪기에는 두께가 충분하지 않다. 그러므로, 일반적으로, 스트레인드층은 약 1 nm 와 약 10 nm 사이, 바람직하게는 약 2 nm 와 약 80 nm 사이, 더욱 바람직하게는 약 10 nm 와 약 60 nm 사이의 두께로 성장된다. 바람직한 일 실시예에서, 실리콘층의 두께는 약 20 nm 이다.
다시 도 1A를 참조하면, 스트레인드층(14)이 형성되기 전 또는 그 이후에, 완화층 내에 분리 또는 클리브 면(17)을 규정하기 위하여 수소 이온(즉, H+ 또는 H2 +)과 같은 이온이 완화층(13)의 표면 아래에서 실질적으로 균일한 깊이로 주입된다. 아래에서 더욱 상세히 설명되는 바와 같이, 전형적으로 이온은 완화층의 표면 아래 (또는 스트레인드층이 존재하는 경우에는 완화층과 스트레인드층 사이의 계면)에 적어도 약 10, 15, 20 나노미터(nm) 또는 그 이상의 깊이로 주입된다. 이온 주입은 본 기술 분야에서 공지된 수단을 이용하여 성취될 수 있다. 예를 들면, 이러한 이온 주입은 미국특허공보 제6,790,747호에 개시된 공정과 유사한 방식으로 달성될 수 있다. 주입 파라미터는, 예를 들어, 수소 이온(H2 +)을 약 2 내지 약 5 x 1016 ions/㎠ 분의 양(dose)으로, 예를 들어, 약 20 내지 약 100 keV 의 에너지로 주입하는 것을 포함할 수 있다 (예컨대, H2 +가 20 keV 의 에너지에서 2.4 x 1016 ions/㎠ 분의 양이 스트레인드층을 통해 완화층으로 주입될 수 있다).
이와 관련하여, 다른 실시예에서는 H+ 또는 He+와 같은 다른 주입된 종(species)이 사용될 수 있고, 이때의 주입양과 에너지가 조절될 수 있음을 주목해야 한다.
스트레인드층의 형성 이전에, 주입이 수행될 때, 그에 뒤이은 완화층 상에 스트레인드층의 성장 또는 증착은 완화층의 면(17)을 따라서 때이른 분리 또는 클리빙을 방지하기에 충분한 낮은 온도에서 수행 (즉, 웨이퍼 접합 공정 단계의 이전에) 하는 것이 바람직하다. 분리 또는 클리빙 온도는 주입된 종, 주입된 양, 및 주입된 물질의 복합 함수이다. 그러나, 일반적으로, 때이른 분리 또는 클리빙은 증착 또는 성장 온도를 약 500 ℃ 보다 아래로 유지시킴으로써 방지할 수 있다.
핸들 웨이퍼 구조물(Handle Wafer Structure)
이제 도 1B를 참조하면, 핸들 웨이퍼 구조물(11)는 최종 SSOI 구조물에 절연층을 제공하기 위하여 유전체층(15)을 그의 표면상에 갖는 핸들 웨이퍼 또는 기판(16)을 포함한다. 유전체층은 SiO2, Si3N4, 산화 알루미늄, 또는 산화마그네슘을 포함하는 물질과 같이 SSOI 구조물에 사용하기에 적합한 모든 전기적 절연 물질일 수 있다. 바람직한 일 실시예에서, 유전체층은 SiO2 이다. 그러나, 몇몇 실시예에서는 이와 달리 순수 SiO2의 용융점 보다 높은 (예컨대, 약 1700 ℃ 보다 높은) 용융점을 갖는 유전체층을 위한 물질을 이용하는 것이 바람직할 수 있음을 주목해야 한다. 그러한 물질의 예로서, 질화실리콘(Si3N4), 산화알루미늄, 및 산화마그네슘을 들 수 있다. 특정한 이론을 들지 않더라도, 용융점이 높은 유전체층을 이용하면, 소자의 제조 중에 일반적으로 사용되는 온도(대략 1000 ~ 1200 ℃)에서 하부의 유전체층이 유연해지는 것으로 인하여, 후속하는 처리 중에 발생할 수 있는 이전된 스트레인드층의 가능한 이완을 방지하는데 도움이 된다고 일반적으로 생각되고 있다.
유전체층은 열 산화, 습식 산화, 또는 열 질화와 같이 본 기술 분야에서 공지된 임의의 기술에 따라 적용될 수 있다. 개괄하면, 유전체층은 최종 SSOI 구조물에다 원하는 절연 특성을 제공하기에 충분한 실질적으로 균일한 두께로 성장된다. 그러나, 일반적으로, 유전체층은 적어도 약 1 nm, 바람직하게는 적어도 약 10 nm, 더 바람직하게는 적어도 약 50 nm 또는 심지어는 100 nm 까지의 두께를 갖는다. 바람직한 일 실시예에서, 유전체층은 약 145 nm의 두께를 갖는다.
스트레인드층의 웨이퍼 접합 및 이전( Wafer Bonding and Transfer of the Strained Layer )
일단 도너 웨이퍼 구조물(10) 및 핸들 웨이퍼 구조물(11)가 준비되면, 최종 SSOI를 형성하는 과정은 도너 웨이퍼 구조물의 스트레인드 실리콘층을 핸들 웨이퍼 구조물의 유전체층 위에 이전하는 과정을 포함한다. 이제 도 2를 참조하여, 개괄하면, 이러한 이전은 유전체층의 표면을 스트레인드층의 표면에 접촉시켜 단일의 접합 구조물(20)(접합 계면(18)은 두 표면들 사이에서 형성됨)을 형성하고, 그 다음에는 완화층 내 분리 또는 클리브 면(17)을 따라서 접합 구조물을 클리브하거나 분리함으로써 달성된다.
접합 이전에, 스트레인드 실리콘층 및/또는 유전체층의 표면들에 대하여 본 기술 분야에서 공지된 기술을 이용하여 접합용 표면을 준비하기 위하여 세척 및/또는 순간 에칭(brief etching), 평탄화, 또는 플라즈마 활성(plasma activation)을 선택적으로 받게 할 수 있다. 특정 이론을 적용하지 않더라도, 최종 SSOI 구조물에서 스트레인드 실리콘층의 표면의 품질은, 부분적으로, 접합하기 이전에 그 표면의 품질의 함수라고 일반적으로 생각하고 있다. 부가적으로, 접합하기 이전의 양쪽 표면들의 품질은 결과적인 접합 계면의 품질 또는 강도에 직접적인 영향을 미칠 것이다.
그러므로, 몇몇 예에서, 스트레인드층 및/또는 유전체층은, 예를 들어, 접합 이전에 표면 거칠기를 낮게(예컨대, 약 0.5 nm 제곱 평균(RMS) 보다 작은 거칠기로) 하기 위하여 다음과 같은 하나 이상의 절차, 즉, (i) 예컨대, CMP에 의한 평탄화, 및/또는 (ii) 예를 들어, 친수성 표면 준비 프로세스(예컨대, 약 65 ℃에서 약 20분 동안 수산화암모늄(ammonium hydroxide), 과산화수소(hydrogen peroxide), 및 물을, 예를 들어, 1:2:50 비율로 함유하는 용액에 표면을 접촉시킨 다음 탈이온수로 세정하고 건조하는 RCA SCl 세척 공정)를 받게 할 수 있다. 이후 결과적인 접합 강도를 증가시키기 위해 한쪽 또는 양쪽 표면이 선택적으로 플라즈마 활성을 받게 할 수 있고, 또는 그 대신에 습식 세척 공정을 받게 할 수 있다. 플라즈마 환경은, 예를 들어, 산소, 암모니아, 아르곤, 질소, 디보란, 또는 인화수소(phosphine)를 포함할 수 있다.
도너 웨이퍼 구조물은 스트레인드층(14)과 유전체층(15)의 표면을 함께 정렬시킴으로써 핸들 웨이퍼에 접합되어 도 2에 도시된 바와 같은 접합 계면(18)을 형성한다. 개괄하면, 접합 계면을 형성하는데 이용된 에너지가 충분하여 후속 공정(즉, 완화층 내 클리브 또는 분리면(17)을 따라서 분리하여 층을 이전하는 공정) 동안 그 접합 계면의 온전한 상태가 유지된다면, 본질적으로 본 기술 분야에서 공지된 어느 기술을 이용하더라도 웨이퍼 접합이 달성될 수 있다. 그러나, 일반적으로, 웨이퍼 접합은 스트레인드층과 유전체층의 표면을 감소된 압력(예컨대, 약 50 mTorr)과 상온에서 접촉시킨 다음, 상승시킨 온도(예컨대, 적어도 약 200 ℃, 300 ℃, 400 ℃, 또는 심지어 500 ℃)에서 충분한 시간(예컨대, 적어도 약 10 초, 100 초, 1000 초, 또는 심지어 10,000 초) 동안 가열함으로써 달성된다. 예를 들어, 이러한 가열은 약 3600 초 동안 약 300 ℃에서 이루어질 수 있다. 결과적인 계면은 약 500 mJ/㎡, 약 1000 mJ/㎡, 약 1500 mJ/㎡, 또는 약 2000 mJ/㎡ 보다 큰 접합 강도를 가질 수 있다.
이제 도 3을 참조하면, 접합 계면(18)이 형성된 후, 결과적인 접합 구조물(20)은 완화층(13) 내 분리 또는 클리브 면(18)을 따라서 분절(fracture)시키기에 충분한 조건이 된다. 개괄하면, 이러한 분절은 열적으로 또는 기계적으로 유도된 클리빙 기술과 같이 본 기술 분야에서 공지된 기술을 이용하여 달성될 수 있다. 그러나, 일반적으로, 분절은 접합 구조물을 불활성(예컨대, 아르곤 또는 질소) 대 기 하 또는 주변 조건 하에서 적어도 약 200 ℃, 300 ℃, 400 ℃, 500 ℃, 600 ℃, 700 ℃, 또는 심지어 800 ℃의 온도(이 온도는, 예를 들어, 약 200 ℃ 내지 약 800 ℃, 또는 약 250 ℃ 내지 약 650 ℃의 범위에 있음)에서 적어도 약 10초, 100초, 1000초, 또는 10,000초 동안 어닐링함으로써(온도를 더 높이면 어닐링 시간을 줄이며, 그 반대로도 가능함) 달성될 수 있다.
이와 관련하여, 대안의 실시예에서, 이러한 분리는 기계적인 힘 단독으로 또는 어닐링과 함께하여 유도 또는 성취될 수 있음에 유의해야 한다.
다시 도 3을 참조하면, 분리하고 나면 두 개의 구조물(30 및 31)이 형성된다. 접합 구조물(20)은 완화층(13)의 클리브 면(17)의 분리면을 따라서 분리되기 때문에, 완화층의 일부분이 양측의 구조물에 부분적으로 잔류한다 (즉, 완화층의 일부분이 스트레인드층을 따라서 이전된다). 구조물(30)은 도너 웨이퍼(12) 및 완화층(13)의 일부분(32)을 포함한다. 구조물(31)은 핸들 웨이퍼(16), 유전체층(15), 및 스트레인드 실리콘층(14)을 포함하며, 스트레인드 실리콘층의 표면에는 완화층(13)의 잔류 부분(33)이 존재한다.
잔류 완화층(33)의 두께(T)는 웨이퍼 접합 이전에 완화층으로 이온이 주입되었던 깊이와 대략 대등하다. 따라서, 두께(T)는 일반적으로 약 10 nm, 15 nm, 또는 심지어 20 nm 보다 크다. 예를 들어, 몇몇 예에서는 잔류층은 선택적으로 적어도 약 30 nm, 50 nm, 80 nm, 100 nm, 120 nm 두께 또는 그 이상의 두께일 수 있다.
분리한 이후, 결과적인 구조물(31)(즉, 분리 이후 스트레인드층을 갖는 구조물)은 높은 온도(예컨대, 약 600 내지 1250 ℃의 범위의 온도)에서 다시 어닐링되 어 스트레인드층과 유전체층 사이의 접합을 더욱 강화시킬 수 있다.
층 이전 후 스트레인드 실리콘 표면 마무리하기( Finishing the Strained Silicon Surface after Layer Transfer )
이제 도 3 및 도 4를 참조하면, 스트레인드 실리콘층(14)이 핸들 웨이퍼(16)에 이전되어 구조물(31)이 형성된 이후, 이 구조물(31)은 추가적으로 처리되어 소자를 그 위에 제조하는데 바람직한 특성을 갖는 스트레인드 실리콘 표면이 만들어진다. 그러한 특성은 이하에서 상세히 규정되며, 예를 들어, 감소된 표면 거칠기, 및 또는 감소된 광점 결함의 농도를 포함하며, 및/또는 스트레인드층의 표면에는 실질적으로 Ge가 없다. 특히, 실질적으로 모든 잔류 완화 실리콘-포함 층(33)은 NH4OH, H2O2, 및 H2O를 포함하는 에천트를 이용한 습식 에칭 공정을 통해 제거된다. 이러한 에천트는 각종 형식으로 상업적으로 입수가능하며 통상 "SCI" 에천트라고 지칭된다. 도 4에 도시된 바와 같이, 최종 SSOI 구조물(40)는 실리콘 핸들 웨이퍼(16) 및 유전체층(15)이 그 사이에 있는 스트레인드 실리콘층(14)을 포함하며, 스트레인드층의 표면에는 실질적으로 완화층(33)이 없다.
잔류 완화층(예컨대, SiGe층)의 정확한 조성 및 에천트의 선택도(selectivity)를 포함하는 여러가지 인자에 따라서 적절한 에칭 조성이 선택되며, 여기서 "선택도"는 본 발명에 따라서 스트레인드층의 물질과 관련하여 에천트가 완화층의 물질을 제거하는 선택율(preferential ratio)을 지칭한다. 바람직한 일 실시예에서, 에천트의 선택도는 스트레인드 실리콘층이 제거되는 비율에 대한 완화 SiGe층이 제거되는 비율에 대하여 평가된다. SiGe:Si 제거 비율은 부분적으로는 적어도 완화 SiGe층 내 Ge의 농도 뿐만 아니라 에천트 조성에도 달려있다. 개괄하면, 잔류 완화 SiGe층을 신속하게 제거하면서 가능한 그만큼의 스트레인드 실리콘층이 남도록 선택도가 높은 것이 바람직하다. 즉, 에칭 공정은 잔류 완화층을 제거하면서 신속하게 이루어지는 것이 바람직하지만, 일단 완화층이 실질적으로 모두 제거되면 급히 정지시킨다.
앞에서도 주목한 바와 같이, 잔류층 내 Ge의 농도는 적어도 약 10% Ge이며, 몇몇 실예에서는 적어도 약 15%, 약 20%, 약 25%, 약 35%, 약 50% 또는 그 이상(예컨대, 60%, 70%, 80%, 90% 또는 그 이상) 일 수 있다. 그러나, 바람직한 일 실시예에서, SiGe층은 약 10% 이상 내지 약 50% 이하의 범위, 또는 약 15% 이상 내지 약 35% 이하의 범위의 Ge 농도를 가지며, 약 20% Ge의 농도가 가장 바람직하다.
전형적으로, 에천트는 적어도 약 3:1의 SiGe:Si 의 선택도로 잔류 완화 SiGe층을 핸들 웨이퍼로부터 제거하기에 충분한 비율의 NH4OH, H2O2, 및 H2O를 포함한다. 그러나, 바람직하게, 에천트는 적어도 약 3.5:1, 더 바람직하게는 적어도 약 4:1, 더욱 바람직하게는 적어도 약 4.5:1, 그리고 더더욱 바람직하게는 적어도 약 5:1 또는 그 이상의 선택도를 달성하기에 충분한 비율의 NH4OH, H2O2, 및 H2O를 포함한다.
일반적으로, 에천트는 약 1:1:200 내지 약 1:1:10, 또는 약 1:1:100 내지 약 1:1:25의 비율의 NH4OH:H2O2:H2O를 포함할 수 있다. 대안으로, 에천트는 약 1:2:200 내지 약 1:2:10, 또는 약 1:2:100 내지 약 1:2:25 의 비율의 NH4OH:H2O2:H2O 를 포함한다. 바람직한 일 실시예에서, 에천트는 약 1:2:50의 비율의 NH4OH:H2O2:H2O 를 포함한다.
개괄하면, 다른 경우와 마찬가지로 이 경우에도, 에칭 공정의 지속기간과 그 공정이 이루어지는 온도는 실질적으로 잔류 완화 SiGe층을 제거하기에 충분하다. 그러나, 일반적으로, 핸들 웨이퍼는 약 10 분과 약 500 분 사이 동안, 바람직하게는 약 10 분과 약 400 분 사이 동안, 그리고 더욱 바람직하게는 약 10 분과 약 300 분 사이 동안 에천트에 노출된다. 이에 더하여, 핸들 웨이퍼는 일반적으로 약 10 ℃와 약 100 ℃사이의 온도, 바람직하게는 약 20 ℃와 90 ℃사이의 온도에서, 그리고 더 바람직하게는 약 30 ℃와 80 ℃ 사이의 온도에서 에칭된다 (에칭 시간이 길어지면 온도를 낮추어 사용하며, 그 반대로도 가능하다). 일 실시예에서, 에칭은 약 65 ℃에서 약 200 분 동안 이루어진다.
에칭 공정 동안, 일반적으로 잔류 완화 SiGe층의 제거를 용이하게 하기 위하여 교반(agitation) 작업이 적용되며, 그래서 전형적으로 에칭의 지속기간을 더욱 짧게하는 것이 가능해진다. 바람직한 일 실시예에서, 초음파 교반 또는 초음파 처리가 이용된다. 메가소닉 에칭은 본 발명에 따라서 전형적으로 약 5 내지 약 1500 와트를 범위로 하는 전력 레벨에서 수행된다. 그러나, 다른 실시예에서, 초음파 에칭의 전력은 약 10 내지 1250 와트, 약 25 내지 1000 와트, 약 50 내지 750 와 트, 또는 약 200 내지 약 600 와트를 범위로 할 수 있다.
본 발명의 에칭 공정은 후속하는 소자의 제조에 바람직한 특성의 표면을 갖는 SSOI 구조물을 생성한다. 그러한 한가지 특성은 잔류 완화층이 "실질적으로 제거"된 정도, 즉, SSOI 표면에서 잔류 완화층이 "실질적으로 없는" 정도이다. 이러한 특성은 에칭 공정 이후 SSOI 표면에 잔류하는 실리콘 이외의 원소들의 레벨을 결정함으로써 계측될 수 있다. 여기서, 완화층에 원래부터 포함되었던 실리콘 이외의 원소들의 검출에 초점을 맞춘다. 예를 들어, SiGe가 완화층인 본 발명의 실시예에서, 완화 SiGe층으로부터 잔류하는 SSOI 표면상의 잔류 Ge의 레벨이 계측된다. 잔류하는 Ge는 후속하여 소자를 제조 또는 동작하는데 방해가 될 수 있다. 그러므로, 본 발명에 따르면, 에칭한 이후, 스트레인드 실리콘 표면에는 완화층이 실질적으로 없으며, 그래서, 스트레인드 실리콘 표면은 1.0 x 1010Ge atoms/㎠ 보다 적게 포함하며, 바람직하게는 약 7.5 x 109 Ge atoms/㎠ 보다 적게, 약 5.O x 109 Ge atoms/㎠ 보다 적게, 약 7.5 x 108 Ge atoms/㎠ 보다 적게, 또는 심지어 약 5.0 x 108 Ge atoms/㎠ 보다 적게 포함할 수 있다. 가장 바람직하게는, SSOI 표면은 본질적으로 검출가능한 Ge 원자(atoms)를 포함하지 않는다 (현재 검출 한계로는 3.0 x 108 Ge atom/㎠ 이다).
이와 관련하여, 스트레인드층 내 잔류 Ge의 농도는, 예를 들어, 유도-결합 플라즈마-질량 분석기(Inductively-Coupled Plasma-Mass Spectroscopy: ICP-MS) (예컨대, Agilent Technology의 HP4500 ICP-MS)와 같은 본 기술 분야에서 공지된 수단을 이용하여 결정될 수 있다.
본 발명의 또 다른 측면에 있어서, 스트레인드 실리콘층의 결과적인 에칭된 표면에도 역시 광점 결함, 또는 LPD의 농도가 줄어든다. 광점 결함은 다수의 결함 중의 하나로서, 소정 웨이퍼로부터 수득될 수 있는 생성가능한 소자들, 또는 본 실예에서는 인슐레이터 구조물 상의 스트레인드 실리콘의 생성을 제한한다. 그러한 결함은, 예를 들어, KLA-Tencor의 SurfScan SPl를 포함하는 본 기술 분야에서 공지된 기술을 이용하여 검출가능하다.
중요한 목적은 SSOI 표면상에서 LPD를 전체적으로 제거하는 것이지만, 공정 중에 LPD는 여전히 형성될 수 있다. 이와 같이, 그러한 LPD의 크기와 농도는 가능하면 많이 줄이는 것이 바람직하다. 달리 말해서, 어떠한 실리콘 기술은 바람직하게 최소 크기인 LPD를 갖되 높은 농도로 만들어주거나 상대적으로 큰 크기의 LPD를 낮은 농도로 만들어주지만, 본 발명은 SSOI 표면이 상대적으로 더 작은 크기의 낮은 농도의 LPD를 갖게 한다. 특히, 본 발명에 따르면, SSOI 표면은 약 0.35 LPDs/㎠ 보다 작게 포함하며, 상기 LPD는 약 1 마이크론 보다 작은, 바람직하게는 약 0.5 마이크론 보다 작은, 그리고 더욱 바람직하게는 0.3 마이크론 보다 작은 평균 라텍스 구체와 대등한 직경을 갖는다. 바람직하게, SSOI 표면은 0.30 LPD/㎠ 보다 적게, 약 0.25 LPD/㎠ 보다 작게, 약 0.2 LPD/㎠ 보다 작게, 약 0.15 LPD/㎠ 보다 작게, 또는 약 0.10 LPD/㎠ 보다 작게 포함한다. 가장 바람직하게는, SSOI 표면은 본질적으로 검출가능한 LPD를 포함하지 않는다(LPD는 현재 검출할 수 있는 한계 하 에서는 검출될 수 있는 직경이 작아도 약 0.3 마이크론이어야 한다).
본 발명의 또 다른 측면에 있어서, 스트레인드 실리콘 표면은 표면 거칠기가 낮으며, 이것은 소자의 제조를 더욱 신뢰성 있게 해준다. 일반적으로, 스트레인드 실리콘 표면의 RMS 거칠기는 약 1.0 nm 보다 적다. 바람직하게, 스트레인드 실리콘 표면의 RMS 거칠기는 약 0.75 nm 보다 작고, 더 바람직하게는 약 0.5 nm 보다 작으며, 더더욱 바람직하게는 약 0.25 nm보다 작다
본 발명에 따라서 제조된 스트레인드 실리콘-온-인슐레이터 구조물은 감소된 누설 전류, 낮은 캐패시턴스, 향상된 캐리어 이동도를 희망하는 특성으로 하는 모든 소자들의 제조에 사용될 수 있다. 예를 들어, 본 발명의 SSOI 구조물은 EMOS, PMOS, MOSFETs, FinFETs, CMOS, 및 바이폴라-CMOS 소자들의 제조에 사용하기에 적합한다. 이 리스트는 제한적이거나 포괄적인 것으로 의도하는 것은 아니다.
본 발명은 다음의 실시예를 통해 더욱 상세히 설명될 것이다.
실시예( EXAMPLE )
분리 이후, 결과적인 구조물이 핸들 웨이퍼, SiO2층, 스트레인드 실리콘층, 및 스트레인드 실리콘층 상의 잔류 완화 SiGe층을 포함하도록 본 기술 분야에서의 공용 기술을 이용하여 미가공(crude) SOI 구조물을 준비했으며, 상기 잔류 완화층은 120 nm의 두께를 갖는다. 그 다음에 잔류 완화층을 스트레인드층의 표면으로부 터 제거하기 위하여, 이 구조물을 약 1500 W의 초음파 처리를 가하면서 약 65 ℃ 에서 240 분 동안 1:2:50의 비율을 갖는 NH4OH:H2O2:H2O 에천트에 노출시켰다.
결과적인 스트레인드 실리콘 표면에 대하여 RMS 거칠기, 잔류 Ge 농도, 및 LPD 농도를 평가하였다. 실리콘 표면은 30 ㎛ x 30 ㎛ 시야를 이용하여 약 0.8 nm의 RMS 거칠기를 보였다. 또한, 잔류 Ge 농도는 약 1.0 x 1010 Ge atoms/㎠인 것으로 계측되었다. 마지막으로, LPD 농도는 약 0.35 LPD/㎠ 인것으로 검출되었고, 반면 그 직경은 약 0.15 ㎛ 또는 라텍스 구체 등가물보다 큰 것으로 계측되었다.
본 발명은 전술한 실시예로 국한되지 않으며 여러가지로 변형될 수 있다. 전술한 바람직한 실시예의 설명은 본 기술 분야에서 통상의 지식을 가진자가 본 발명과, 본 발명의 원리 및 본 발명의 실제 응용을 충분히 이해하여 본 기술 분야에서 통상의 지식을 가진자가 본 발명을 특정 용도의 요건에 가장 잘 어울릴 수 있는 많은 형태로 개작하고 적용할 수 있도록 의도된 것이다.
(아래의 청구범위를 포함하여) 명세서 전체에서 "포함하다" 또는 "포함한다" 또는 "포함하는"이라는 단어의 사용과 관련하여, 그 문맥이 그와 다를 필요가 없는 한, 이들 단어는 배타적이라기 보다는 포함적인 것으로 해석되며, 이들 단어는 각기 명세서 전체를 해석함에 있어서 그렇게 해석되리라는 기본적이고 분명한 이해에 바탕을 두고 사용됨을 알아야 한다.

Claims (21)

  1. 스트레인드 실리콘-온-인슐레이터(strained silicon on insulator) 구조물의 준비 방법으로서,
    도너 웨이퍼의 표면상에 완화 실리콘-포함 층(relaxed silicon-comprising layer)을 형성하는 단계;
    상기 완화 실리콘-포함 층의 표면상에 스트레인드 실리콘층(strained silicon layer)을 형성하는 단계;
    핸들 웨이퍼의 표면상에 유전체층을 형성하는 단계;
    상기 도너 웨이퍼와 상기 핸들 웨이퍼를 접합하여, 상기 스트레인드 실리콘층과 상기 유전체층 사이에서 접합 계면이 형성되는 접합 구조물을 형성하는 단계;
    상기 핸들 웨이퍼 상의 상기 스트레인드 실리콘층이 그 표면상에서 적어도 약 10 nm의 두께를 갖는 잔류 완화 실리콘-포함 층을 갖도록, 상기 완화 실리콘-포함 층 내 분리 면을 따라서 상기 접합 구조물을 분리하는 단계; 및
    상기 잔류 실리콘-포함 층을 실질적으로 제거하고 상기 스트레인드 실리콘층의 표면을 노출시키도록 상기 분리된 핸들 웨이퍼를 에칭하는 단계
    를 포함하는 스트레인드 실리콘 온 인슐레이터 구조물의 준비 방법.
  2. 제1항에 있어서, 상기 완화 실리콘-포함 층은 순수 실리콘의 격자 상수와 실질적으로 상이한 격자 상수를 갖는 스트레인드 실리콘 온 인슐레이터 구조물의 준 비 방법.
  3. 제1항에 있어서, 상기 완화 실리콘-포함 층은 SiGe를 포함하는 스트레인드 실리콘 온 인슐레이터 구조물의 준비 방법.
  4. 제3항에 있어서, 상기 에칭 단계는 상기 SiGe층을 3:1 보다 큰 SiGe:Si 선택도 비를 갖는 에천트에 접촉시키는 단계를 포함하는 스트레인드 실리콘 온 인슐레이터 구조물의 준비 방법.
  5. 스트레인드 실리콘 온 인슐레이터 구조물의 준비 방법으로서,
    도너 웨이퍼의 표면상에 적어도 약 10% Ge를 갖는 SiGe를 포함하는 완화 실리콘-포함 층을 형성하는 단계;
    상기 완화 실리콘-포함 층의 표면상에 스트레인드 실리콘층을 형성하는 단계;
    핸들 웨이퍼의 표면상에 유전체층을 형성하는 단계;
    상기 도너 웨이퍼와 상기 핸들 웨이퍼를 접합하여, 상기 스트레인드 실리콘층과 상기 유전체층 사이에서 접합 계면을 형성하는 단계;
    상기 핸들 웨이퍼 상의 상기 스트레인드 실리콘층이 그 표면상에서 잔류 완화 실리콘-포함 층을 갖도록, 상기 완화 실리콘-포함 층 내 분리 면을 따라서 상기 접합 구조물을 분리하는 단계; 및
    상기 잔류 실리콘-포함 층을 실질적으로 제거하고 상기 스트레인드 실리콘층의 표면을 노출시키도록 상기 분리된 핸들 웨이퍼를 에칭하는 단계
    를 포함하며,
    상기 에칭 단계는 상기 핸들 웨이퍼를 SiGe:Si의 선택도 비가 적어도 약 3:1 인 에천트에 노출시키는 단계를 포함하는 스트레인드 실리콘 온 인슐레이터 구조물의 준비 방법.
  6. 제1항 또는 제5항에 있어서, 상기 에칭 단계는 상기 잔류 완화 실리콘-포함 층을 암모니아를 포함하는 에천트와 접촉시키는 단계를 포함하는 스트레인드 실리콘 온 인슐레이터 구조물의 준비 방법.
  7. 제1항 또는 제5항에 있어서, 상기 에칭 단계는 초음파 교반(megasonic agitation)을 이용하여 수행되는 스트레인드 실리콘 온 인슐레이터 구조물의 준비 방법.
  8. 제1항 또는 제5항에 있어서, 상기 에칭 단계 이후에, 상기 노출된 스트레인드 실리콘층의 표면은 약 1.0 nm 보다 작은 RMS 거칠기를 갖는 스트레인드 실리콘 온 인슐레이터 구조물의 준비 방법.
  9. 제1항 또는 제5항에 있어서, 상기 에칭 단계 이후에, 상기 노출된 스트레인 드 실리콘층의 표면은 약 0.35 LPDs/㎠ 보다 작은 값을 갖는 스트레인드 실리콘 온 인슐레이터 구조물의 준비 방법.
  10. 제1항 또는 제5항에 있어서, 상기 에칭 단계 이후에, 상기 노출된 스트레인드 실리콘층은 약 1x1010 Ge atoms/㎠ 보다 적은 Ge 농도를 갖는 스트레인드 실리콘 온 인슐레이터 구조물의 준비 방법.
  11. 제1항 또는 제5항에 있어서, 상기 완화 실리콘-포함 층의 표면 아래의 적어도 10 nm의 깊이에서 실질적으로 분리 면을 따라서 상기 완화 실리콘-포함 층 내로 이온이 주입되는 스트레인드 실리콘 온 인슐레이터 구조물의 준비 방법.
  12. 제1항 또는 제5항에 있어서, 상기 핸들러 웨이퍼 및 상기 도너 웨이퍼는 적어도 약 200 nm의 직경을 갖는 스트레인드 실리콘 온 인슐레이터 구조물의 준비 방법.
  13. 제1항 또는 제5항에 있어서, 상기 에칭 이후, 상기 스트레인드 실리콘층은 약 1 nm와 약 100 nm 사이의 두께를 갖는 스트레인드 실리콘 온 인슐레이터 구조물의 준비 방법.
  14. 실리콘 온 인슐레이터 구조물로서,
    스트레인드 실리콘층, 핸들 웨이퍼, 및 이들 사이의 유전체층을 포함하며, 상기 스트레인드 실리콘층의 표면은 약 0.35 LPDs/㎠ 보다 작은 값을 갖는 실리콘 온 인슐레이터 구조물.
  15. 제14항에 있어서, 상기 스트레인드 실리콘층의 표면은 약 1.0 nm 보다 작은 RMS 거칠기를 갖는 실리콘 온 인슐레이터 구조물.
  16. 제14항에 있어서, 상기 스트레인드 실리콘층은 약 1x1010 Ge atoms/㎠ 보다 적은 Ge 농도를 갖는 실리콘 온 인슐레이터 구조물.
  17. 실리콘 온 인슐레이터 구조물로서,
    스트레인드 실리콘층, 핸들 웨이퍼, 및 이들 사이의 유전체층을 포함하며, 상기 스트레인드 실리콘층의 표면은 약 1x1010 Ge atoms/㎠ 보다 작은 값을 갖고 약 1 nm 보다 작은 RMS 거칠기를 갖는 실리콘 온 인슐레이터 구조물.
  18. 제14항 또는 제17항에 있어서, 상기 스트레인드 실리콘층의 표면은 약 0.75 nm 보다 작은 RMS 거칠기를 갖는 실리콘 온 인슐레이터 구조물.
  19. 제14항 또는 제17항에 있어서, 상기 핸들 웨이퍼는 적어도 약 200 mm의 직경을 갖는 실리콘 온 인슐레이터 구조물.
  20. 제14항 또는 제17항에 있어서, 상기 스트레인드 실리콘층은 7.5x109 Ge atoms/㎠ 보다 적은 Ge 농도를 갖는 실리콘 온 인슐레이터 구조물.
  21. 제14항 또는 제17항에 있어서, 상기 스트레인드 실리콘층은 약 1 nm와 약 100 nm 사이의 두께를 갖는 실리콘 온 인슐레이터 구조물.
KR1020087004560A 2005-08-26 2006-08-02 스트레인드 실리콘-온-인슐레이터 구조의 제조 방법 KR20080036209A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US71202205P 2005-08-26 2005-08-26
US60/712,022 2005-08-26

Publications (1)

Publication Number Publication Date
KR20080036209A true KR20080036209A (ko) 2008-04-25

Family

ID=37672209

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087004560A KR20080036209A (ko) 2005-08-26 2006-08-02 스트레인드 실리콘-온-인슐레이터 구조의 제조 방법

Country Status (7)

Country Link
US (1) US20070045738A1 (ko)
EP (1) EP1917679A2 (ko)
JP (1) JP2009506533A (ko)
KR (1) KR20080036209A (ko)
CN (1) CN101292341A (ko)
TW (1) TW200710947A (ko)
WO (1) WO2007024433A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101295960B1 (ko) * 2008-12-18 2013-08-13 마이크론 테크놀로지, 인크. 로직과 커패시터-불포함 메모리 셀을 통합하기 위한 방법 및 구조물

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4706199B2 (ja) * 2004-07-20 2011-06-22 株式会社Ｓｕｍｃｏ Ｓｉｍｏｘ基板の製造方法
US20090039478A1 (en) * 2007-03-10 2009-02-12 Bucher Charles E Method For Utilizing Heavily Doped Silicon Feedstock To Produce Substrates For Photovoltaic Applications By Dopant Compensation During Crystal Growth
US20080220544A1 (en) * 2007-03-10 2008-09-11 Bucher Charles E Method for utilizing heavily doped silicon feedstock to produce substrates for photovoltaic applications by dopant compensation during crystal growth
FR2947481B1 (fr) * 2009-07-03 2011-08-26 Commissariat Energie Atomique Procede de collage cuivre-cuivre simplifie
FR2956822A1 (fr) * 2010-02-26 2011-09-02 Soitec Silicon On Insulator Technologies Procede d'elimination de fragments de materiau presents sur la surface d'une structure multicouche
CN103367371B (zh) * 2012-03-31 2015-12-16 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
US8946063B2 (en) * 2012-11-30 2015-02-03 International Business Machines Corporation Semiconductor device having SSOI substrate with relaxed tensile stress
FR3045939B1 (fr) * 2015-12-22 2018-03-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de collage direct entre deux structures
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
CN109844938B (zh) 2016-08-12 2023-07-18 Qorvo美国公司 具有增强性能的晶片级封装
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US10679908B2 (en) * 2017-01-23 2020-06-09 Globalwafers Co., Ltd. Cleave systems, mountable cleave monitoring systems, and methods for separating bonded wafer structures
US10490471B2 (en) 2017-07-06 2019-11-26 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10784233B2 (en) 2017-09-05 2020-09-22 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US20200235040A1 (en) * 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US20200235066A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
KR20210129656A (ko) 2019-01-23 2021-10-28 코르보 유에스, 인크. Rf 반도체 디바이스 및 이를 형성하는 방법
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
CN112582256A (zh) * 2020-11-23 2021-03-30 中国科学院微电子研究所 一种用于半导体量子计算的应变纯化硅衬底及其形成方法
CN112582332A (zh) * 2020-12-08 2021-03-30 上海新昇半导体科技有限公司 一种绝缘体上硅结构及其方法
US11955374B2 (en) * 2021-08-29 2024-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming SOI substrate

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07106512A (ja) * 1993-10-04 1995-04-21 Sharp Corp 分子イオン注入を用いたｓｉｍｏｘ処理方法
US6033974A (en) * 1997-05-12 2000-03-07 Silicon Genesis Corporation Method for controlled cleaving process
US6573126B2 (en) * 2000-08-16 2003-06-03 Massachusetts Institute Of Technology Process for producing semiconductor article using graded epitaxial growth
US6717213B2 (en) * 2001-06-29 2004-04-06 Intel Corporation Creation of high mobility channels in thin-body SOI devices
US7074623B2 (en) * 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US6995430B2 (en) * 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US20030227057A1 (en) * 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US20040137698A1 (en) * 2002-08-29 2004-07-15 Gianni Taraschi Fabrication system and method for monocrystaline semiconductor on a substrate
WO2004068556A2 (en) * 2003-01-27 2004-08-12 Amberwave Systems Corporation Semiconductor structures with structural homogeneity
US6911379B2 (en) * 2003-03-05 2005-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming strained silicon on insulator substrate
US20060014363A1 (en) * 2004-03-05 2006-01-19 Nicolas Daval Thermal treatment of a semiconductor layer

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101295960B1 (ko) * 2008-12-18 2013-08-13 마이크론 테크놀로지, 인크. 로직과 커패시터-불포함 메모리 셀을 통합하기 위한 방법 및 구조물
US8704286B2 (en) 2008-12-18 2014-04-22 Micron Technology, Inc. Method and structure for integrating capacitor-less memory cell with logic
US9129848B2 (en) 2008-12-18 2015-09-08 Micron Technology, Inc. Method and structure for integrating capacitor-less memory cell with logic

Also Published As

Publication number Publication date
EP1917679A2 (en) 2008-05-07
TW200710947A (en) 2007-03-16
US20070045738A1 (en) 2007-03-01
WO2007024433B1 (en) 2007-06-14
JP2009506533A (ja) 2009-02-12
WO2007024433A2 (en) 2007-03-01
WO2007024433A3 (en) 2007-05-03
CN101292341A (zh) 2008-10-22

Similar Documents

Publication Publication Date Title
KR20080036209A (ko) 스트레인드 실리콘-온-인슐레이터 구조의 제조 방법
US6204151B1 (en) Smoothing method for cleaved films made using thermal treatment
JP4906727B2 (ja) ウェハ接合技術を用いて欠陥のない高Ｇｅ含有量のＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板を製造する方法
US20070117350A1 (en) Strained silicon on insulator (ssoi) with layer transfer from oxidized donor
US6054363A (en) Method of manufacturing semiconductor article
US7202124B2 (en) Strained gettering layers for semiconductor processes
US7790565B2 (en) Semiconductor on glass insulator made using improved thinning process
CA2220600C (en) Method of manufacturing semiconductor article
US20210225695A1 (en) Method for fabricating a strained semiconductor-on-insulator substrate
TW200816398A (en) A method of direct bonding two substrates used in electronics, optics, or optoelectronics
US20070042566A1 (en) Strained silicon on insulator (ssoi) structure with improved crystallinity in the strained silicon layer
TWI698960B (zh) 製造絕緣體上半導體之方法
TWI699832B (zh) 製造絕緣體覆矽鍺之方法
US20050247668A1 (en) Method for smoothing a film of material using a ring structure
JP2006237235A (ja) 半導体ウェーハの製造方法
EP2077576A1 (en) Process for preparing cleaned substrates suitable for epitaxial growth
JP4613656B2 (ja) 半導体ウエーハの製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid