KR101295960B1 - 로직과 커패시터-불포함 메모리 셀을 통합하기 위한 방법 및 구조물 - Google Patents

로직과 커패시터-불포함 메모리 셀을 통합하기 위한 방법 및 구조물 Download PDF

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Abstract

기판상의 로직 디바이스를 제조하는 방법은 로직 디바이스의 표면상에 중간 반도체 기판을 형성하는 방법, 중간 반도체 기판상에 커패시터-불포함 메모리 셀을 제조하는 단계를 포함한다. 또한, 이러한 집적 회로를 포함하는 다중-코어 마이크로프로세서에서와 같이, 로직 디바이스의 표 면상에 형성된 커패시터-불포함 메모리 셀을 가지는 집적 회로가 개시된다.

Description

로직과 커패시터-불포함 메모리 셀을 통합하기 위한 방법 및 구조물 {METHOD AND STRUCTURE FOR INTEGRATING CAPACITOR-LESS MEMORY CELL WITH LOGIC}
본 발명은 미국 특허 출원 번호 제12/338,404호(2008년 12월 18일 출원), 발명의 명칭 "로직과 커패시터-불포함 메모리 셀을 통합하기 위한 방법 및 구조물(Method and Structure for Integrating Capacitor-Less Memory Cell With Logic)"에 근거하여 우선권을 주장한다.
본 발명은 다양한 실시예에서, 넓게는 공통 기판상에 메모리 셀 및 로직 디바이스를 제조하기 위한 방법에 관한 것이다. 더 구체적으로, 본 발명의 실시예는 로직 디바이스가 기판의 활성 표면상에 형성되고, 반도체 물질이 로직 디바이스 상부에 형성되며, 소위 "커패시터-불포함(capacitor-less)" 메모리 셀이 반도체 물질상에 형성되는 제조 방법을 포함한다. 또한, 본 발명의 실시예는 로직 디바이스 상부에 배치된 하나 이상의 커패시터-불포함 메모리 셀과, 로직을 포함하는 기판 상부에 위치한 메모리 셀의 다중-레벨 어레이를 포함한다.
높은 성능, 낮은 비용, 향상된 컴포넌트 소형화 및 반도체 장치의 높은 패키징 밀도가 전자 산업의 지속적인 목표이다. 반도체 디바이스의 두 개의 분명한 분류가 로직 및 메모리이다. 일차적으로 정보 처리를 위해, 로직 디바이스가 통상적으로 칭하는 마이크로프로세서와 함께 사용된다. 다른 한편으로, 메모리 디바이스가 정보 저장을 위해 사용된다. 통상적으로, 이러한 두 개의 디바이스 유형은 모든 전자 시스템(가령 컴퓨터 등)에서 사실상 발견되나, 이들은 별개의 집적 회로 상에 제조되었으며, 카드 또는 보드 레벨에서만 연결되었다. 이는 제조 공정상의 어려움, 비용 고려, 스케일의 경제성 및 기타 다른 공동 기판상의 서로 다른 디바이스 구조물 제조시의 어려움에 기인한다.
반도체 산업의 흐름은 동일한 집적 회로 상에 메모리 및 로직을 혼합하는 것을 더욱 바람직하고 적합하게 하는 것이다. 전형적으로, 이러한 구조물에서 메모리 셀 및 로직 디바이스가 공통 기판상의 단일 평면에 차례로 형성된다. 이러한 집적 회로는 예를 들면, 미국 특허 제5,719,079호(유 등, 발명의 명칭 "Method of Making a Semiconductor Device Having High Density 4T SRAM in Logic with Salicide Process"), 미국 특허 제6,353,269호(후앙, 발명의 명칭 " Method for Making Cost-Effective Embedded DRAM Structures Compatible with Logic Circuit processing"), 미국 특허 제6,573,604호(카지타, 발명의 명칭 "Semiconductor Device Carrying Memory and Logic Circuit on a Chip and Method of Manufacturing the Same") 및, 미국 특허 출원 제2008/0157162호(도일, "Method of Combining Floating Body Cell and Logic Transistors")에 상세히 설명된다.
동일한 기판상에 나란히 배치된 메모리 및 로직을 가지는 이러한 집적 회로에 대한 몇몇 문제점이 존재한다. 예를 들어, 스테이트-오프-디-아트 멀티-코어 마이크로프로세서가 단일 기판상에 4 또는 16개의 프로세서를 가질 수 있다. 각각의 프로세서가 면적의 상당한 부분을 점유하거나 또는 기판의 활성 표면상의 "부동 면적(real estate)"이 관련 메모리에 의해 점유되는 것이 필수적이며, 결과적으로 바람직한 반도체 기판보다 더 큰 기판 또는, 다른 방식으로 말하면, 지정 사이즈 기판상에 바람직하지 않게 적은 수의 프로세서가 존재할 것이 요구된다. 추가로, 각각의 프로세서가 부동 면적을 불필요하게 소비하거나 바람직하지 않은 신호 길이를 이용하지 않고도 메모리에 적합한 접속을 가지도록 기판상에 다양한 프로세서를 배열하기 위한 구조적인 제한이 존재할 수 있다. 나아가, SRAM은 로직 디바이스와 통합된 통상적인 메모리이며, SRAM 구조물은 셀 당 필요한 수의 컴포넌트에 기인하여 우수한 회로 밀도를 제공하지 않는다. SRAM 제조 공정은 로직 디바이스의 공정과 호환가능하다. 그러나, 전체 공정 흐름이 효율적이지 않다.
또한, 로직과 메모리를 조합하는 데 사용될 수 있는 통상적인 제조 기술은 로직 및 이와 연관된 금속화를 이미 포함하는, 기판상에 메모리를 형성하는 데 사용되는 고온 때문에, 비현실적이다.
결과적으로, 메모리 및 로직이 공통 기판상에 형성될 수 있는 공정에 대한 필요성이 존재하며, 이는 필요한 기판상의 활성 영역의 양을 최소화하고 로직에 의해 메모리에 대한 접속가능성 및 효율성을 유지한다.
일 실시예는 집적 회로를 제조하기 위한 방법을 포함한다. 이 방법은 로직을 포함하며 활성 표면을 가지는 웨이퍼를 제조하는 단계, 웨이퍼의 활성 표면 상에 반도체 물질을 증착하는 단계, 그리고 반도체 물질 상에 적어도 하나의 커패시터-불포함 메모리 셀을 제조하는 단계를 포함한다.
다른 실시예는 집적 회로를 형성하는 방법을 포함한다. 이러한 실시예는 도너 기판 표면을 포함하여, 전달 영역(transfer region)을 정의하기 위한 표면을 가지는 도너 기판 내의 주입 구역(implanted zone)을 형성하고, 도너 기판 표면을 플라스마에 노출하는 단계를 포함한다. 도너 기판 표면은 로직 디바이스 기판에 접착되고, 도너 기판은 로직 디바이스 기판에 접착된 전달 영역을 남기기 위해 주입 구역의 내부 경계를 따라 분리된다.
추가 실시예에서, 반도체 디바이스를 형성하는 방법은 기판상의 적어도 하나의 로직 디바이스 부분을 형성하는 단계를 포함한다. 이온은 도너 기판 내의 주입 구역을 형성하기 위해 이들의 표면으로부터 도너 기판으로 주입되고, 도너 기판의 표면이 플라스마에 노출된 후에, 주입 구역을 포함하는 도너 기판이 열 처리된다. 도너 기판의 표면이 약 400℃ 이하의 온도로 도너 기판의 표면을 가열함으로써 적어도 하나의 로직 디바이스의 일부를 포함하는 기판의 표면에 부착되고, 도너 기판의 일부가 주입 구역의 내부 경계를 따라 제거되어 적어도 하나의 로직 디바이스의 일부를 포함하는 기판에 부착된 도너 기판의 다른 부분을 남긴다. 도너 기판의 다른 부분의 노출 표면이 연마되고, 활성 영역이 절연 영역을 가지는 도너 기판의 다른 부분으로부터 격리된다. 하이 k 게이트 유전체가 활성 영역 상에 형성되고, 하이 k 게이트 유전체상에 형성되는 경우에는 금속 게이트상에 형성된다. 불순물(impurity)이 활성 영역의 일부에 주입되고, 활성 영역의 일부 내의 주입된 불순물이 약 400℃ 이하의 온도에서 마이크로파 어닐링에 의해 활성화되어 드레인 영역 및 소스 영역을 형성한다.
그러나 추가 실시예는 반도체 기판상의 적어도 하나의 로직 디바이스, 반도체 기판상의 중간 실리콘 기판 및, 적어도 하나의 로직 디바이스 상부의 중간 실리콘 기판상의 커패시터-불포함 메모리 셀을 포함한다.
또 다른 실시예는 기판을 포함하는 멀티-코어 마이크로프로세서, 기판, 로직 기능을 수행하기 위한 적어도 두 개의 프로세서, 적어도 두 개의 프로세서상의 반도체 기판, 그리고 적어도 두 개의 프로세서들 각각의 상부의 반도체 기판상의 복수의 커패시터-불포함 메모리 셀을 포함한다.
도면에는 본 발명의 실시예의 다양한 특징이 도시된다.
도 1 내지 7b는 본 발명의 실시예에 따라 제조 중인 집적 회로의 부분 단면도이다.
도 8은 본 발명의 실시예에 따라 로직 디바이스를 가지는 집적 회로 및 중첩된 커패시터-불포함 DRAM 메모리 셀에 대한 부분 단면도이다.
도 9는 중첩된 커패시터-불포함 DRAM 메모리 셀의 두 개의 레벨과 로직 디바이스의 개략적인 측면도이다.
도 10은 본 발명의 실시예에 따른 멀티-코어 프로세서의 상면도이다.
본 발명은 공통 기판상에 형성된 커패시터-불포함 DRAM 셀 및 로직 디바이스를 가지는 집적 회로 및 이러한 집적 회로를 제조하기 위한 방법에 대한 실시예를 포함한다. 이러한 방법은 기판의 활성 표면상의 로직 디바이스의 제조, 로직 디바이스의 표면 상부의 중간 반도체 기판의 형성 및 로직 디바이스 상부의 중간 반도체 기판상의 커패시터-불포함 DRAM 셀의 제조를 포함한다.
다음의 설명은 본 발명의 실시예에 대한 전체적인 설명을 제공하기 위해, 물질 유형 및 공정 조건과 같은 구체적인 세부사항을 제공한다. 그러나, 관련 기술 분야의 숙련자는 그 산업 분야에서 사용되는 통상적인 제조 기술과 함께 이러한 특정한 세부사항을 이용하지 않고도 본 발명의 실시예가 실행될 수 있다는 것을 이해할 것이다. 또한, 여기에 제공된 설명은 로직 디바이스 또는 커패시터-불포함 DRAM 셀을 제조하기 위한 완성된 공정 흐름을 형성하지 않으며, 이하에 설명된 집적 회로는 완성된 반도체 디바이스를 형성하지 않는다. 본 발명의 실시예를 이해하는데 필수적인 공정 작용 및 구조물만이 이하에 설명된다. 본 발명의 실시예에 따른 집적 회로를 포함하는 완성된 반도체 디바이스를 형성하기 위한 추가 작용이 통상적인 기술에 의해 수행될 수 있다.
이하에 설명된 물질은 임의의 적합한 기술에 의해 형성될 수 있으며, 스핀 코팅, 블랭킷(blanket) 코팅, 화학적 기상 증착(CVD), 플라스마 강화 화학적 기상 증착(PECVD), 원자 층 증착(ALD), 플라스마 강화 ALD, 또는 물리적 기상 증착(PVD)을 포함하나, 이에 제한되는 것은 아니다. 선택적으로, 물질이 인-시츄(in situ) 성장될 수 있다. 특정한 물질을 증착 또는 성장시키는데 적합한 기술이 본 발명의 기술 분야의 숙련자에 의해 선택될 수 있다. 내용 중에 설명 및 묘사된 물질이 복수의 층으로 형성될 수 있으나, 물질에 이에 제한되는 것은 아니며 다른 삼차원 구성으로 형성될 수 있다.
다음의 상세한 설명에서, 본 명세서의 일부를 이루고, 본 발명이 실행될 수 있는 구체적인 실시예가 실례로서 도시된 첨부된 도면이 참조된다. 이러한 실시예는 숙련자가 본 발명을 실행하기 하는 것을 가능하게 하기 위해 충분히 세부적으로 설명된다. 그러나 다른 실시예가 사용될 수 있고, 구조적, 논리적 및 전기적 변경이 본 발명의 범주를 벗어나지 않는 범위에서 이루어질 수 있다. 본 명세서에 제시된 도면은 임의의 특정한 시스템, 로직 디바이스, 커패시터-불포함 메모리 셀 또는 반도체 디바이스의 실제적인 모습을 나타내려는 것이 아니며, 단지 본 발명을 설명하기 위해 이용된 이상적인 표현이다. 본 명세서에 제공된 도면은 축적대로 그려질 필요가 없다. 추가적으로, 도면 사이의 공통적인 소자는 동일한 수치적 의미를 유지할 수 있다.
도 1 내지 7b는 본 발명의 실시예에 따라 제조 중인 집적 회로의 부분 단면도를 나타낸다. 도 1을 참조하면, 적어도 부분적으로 제조된, 또는 중간적인, 로직 디바이스(106)의 일부에 대한 실시예가 도시된다. 로직 디바이스가 관련 분야에 잘 알려져 있으며, 따라서 로직 게이트의 구조적 세부사항은 명료성을 위해 내용에서 생략된다. 개략적으로 부분적으로 구성된 로직 디바이스(106)가 형성된다. 기판(102)은 반도체 물질(예, 실리콘, 갈륨 아세나이드, 인듐 인화물 등)로 이루어진 전부 또는 일부 웨이퍼, 전체 또는 일부의 실리콘-온-절연체(SOI:silicon-on-insulator) 형 기판(가령, 실리콘-온-글래스(SOG), 실리콘-온-세라믹(SOC), 또는 실리콘-온-사파이어(SOS) 기판) 또는 기타 알려진, 적합한 제조 기판을 포함한다. 내용 중에 사용된 것과 같이, "웨이퍼"란 용어는 통상적인 웨이퍼와 함께, 이와 다른 벌크 반도체 기판을 포함한다. 로직 디바이스(106)가 완전히 제조될 수 있거나, 로직 디바이스(106)가 부분적으로 제조될 수 있다. 부분적으로 제조된 로직 디바이스(106)는, 도시된 것과 같이(축적대로가 아님), 파선으로 개략적으로 도시된 로직 L을 포함하고, 제한적이지 않은 예로서, 실리콘 다이옥사이드, 보로 포스포실리케이트 글래스(BPSG), 보로실리케이트 글래스(BSG), 포스포실리케이트 글래스(PSG) 등을 포함하는 유전 물질(110)에 의해 둘러싸인, 예를 들면, 구리 또는 알루미늄 배선(wiring)을 포함하는 트레이스(108)의 형태인 금속 배선(두 개가 묘사됨)의 레벨을 포함할 수 있다. 로직 디바이스(106)는 상부 또는 외부 표면(112)을 가진다. 로직 디바이스(106)가 금속 트레이스(108)를 포함하기 때문에, 모든 후속 공정 작용은 열 손상을 피하기 위해, 약 400℃ 또는 그 이하의 온도로 수행되어야 한다.
이전 로직 디바이스(106)가 통상적인 기술을 이용함으로써 제조된 후에, 중간 반도체 기판(이는 실리콘을 포함할 수 있음)이 로직 디바이스(106)의 표면 상부에 형성될 수 있다. 비-제한적 예로서, 중간 반도체 기판이 소위 SMART-CUT® 기술의 변형예를 사용하여 내용 중에 설명된 공정에 의해 형성될 수 있다. 이러한 공정은 예를 들면, 미국 특허 제RE 39,484호(브루엘), 미국 특허 제6,303,468호(아스파 등), 미국 특허 제6,335,258호(아스파 등), 미국 특허 제6,756,286호(모리시오 등), 미국 특허 제6,809,044호(아스파 등), 미국 특허 제6,946,365호(아스파 등) 및 미국 특허 출원 제2006/0099776호(듀퐁)에 상세히 기술된다. 로직 디바이스의 표면상의 반도체 물질의 제조에 적합한 다른 공정이, 충분히 낮은 공정 온도가 유지되는 경우에, 사용될 수 있다. SMART-CUT® 기술의 통상적인 구현 시, 도너 및 어셉터 웨이퍼가 고온 어닐을 사용하여 약 1000℃ 내지 약 1300℃ 정도에서 함께 결합된다. 그러나, 로직 디바이스(106, 도 1)는 트레이스(108) 형태의 금속 배선의 존재 때문에, 이러한 통상적인 고온 어닐링(열 손상 없이 웨이퍼 본딩(bonding, 접착)을 위해 사용됨)에의 노출을 견딜 수 없다. 따라서, 추가 플라스마 활성화 작용이 이하에 설명될 것과 같이, 필요한 본딩 온도를 낮추기 위해 통상적인 SMART-CUT® 기술 제조 공정으로 통합될 수 있다.
도 2는 예를 들면, 실리콘 기판을 포함하는 도너 웨이퍼(114)를 도시한다. 도너 웨이퍼(114)는 이전 문단의 특허 문서의 개시물에 설명된 것과 같이, 원자 종(116)(가령, 수소 이온, 희유 기체(또한 비활성 기체 또는 희가스 라고도 함) 또는 불소 이온으로, 주입 구역(117)을 생성하기 위한 도즈 및 에너지)를 이용하여 주입된 부착 표면(119)을 가지며, 이는 또한 전달 영역으로 특성화될 수 있으며, 이의 내부 경계(118)는 도너 웨이퍼(114)에 도시된다. 주입된 구역(117)의 내부 경계(118)는 실리콘 도너 웨이퍼(114)의 부착 표면(119)과 실질적으로 평행하게 놓이며, 숙련자에게 잘 알려진 바와 같이, 원자 종(atomic species) 주입 공정의 선택 파라미터에 의존하는 사전 지정된 깊이에 위치한다. 내부 경계는 주입된 종을 포함하는 마이크로버블 또는 마이크로 공동(microcavity)의 층을 포함하며, 도너 웨이퍼(114) 내의 약화된 구조물을 제공한다. 이어서 도너 웨이퍼(114)는 주입이 효과적인 온도 이상의 온도에서, 이전 문단의 특허 문서의 개시 내용에 따라, 웨이퍼 내의 결정 재배열 및 마이크로버블이나 마이크로 공동의 합체(coalescence)를 효과적으로 하기 위해, 열적으로 처리된다.
도 3에 도시된 것과 같이, 도너 웨이퍼(114)의 부착 표면(119)이 이후에 플라스마-활성화된 실리콘 물질(122)을 형성하기 위해 플라스마(120)에 노출된다. 플라스마(120)는 예를 들면, 아르곤, 아르곤 및 산소, 아르곤 및 수소, 수소, 수소 및 산소, 질소, 암모니아(NH4) 및 수소/헬륨을 포함할 수 있다. 플라스마-활성화된 실리콘 물질 표면은, 수소 플라스마가 사용되는 경우에, 많은 수의 댕글링(dangling) 실리콘-수소 결합을 나타낸다. 플라스마-활성화된 실리콘 표면은 도너 기판(114)의 부착 표면(119) 상에 발생한 이온 종(예를 들면, 수소)의 증가된 모빌리티에 기인하여, 로직 디바이스(106, 도 1)를 포함하는 기판(102)의 인접 물질과의 산화 반응의 형태로 후속 본딩 작용의 동작성(kinetics)을 높인다. 플라스마-활성화 본딩은 실리콘 제네시스 코퍼레이션에 양도된, 미국 특허 제6,180,496호(파렌 등)에 설명된다.
도 4에 도시된 것과 같이, 플라스마-처리된 실리콘 도너 웨이퍼(114)는, 로직 디바이스(106)의 상부 표면(112)과 접촉하는 플라스마-활성화된 실리콘 물질(122)과 로직 디바이스(106)의 상부 표면(112)에 겹쳐진다.
도 5에 도시된 것과 같이, 도너 웨이퍼(114) 상의 플라스마-활성화된 실리콘 물질(122)이 약 400℃ 이하의 온도로 어셈블리를 가열함으로써 로직 디바이스(106)의 유전 물질(110)의 상부 표면(112)에 부착된다. 도너 웨이퍼(114)의 부착 표면(119)이 플라스마-활성화된 실리콘 물질을 형성하기 위해 플라스마(120)(도 3)에 노출되었기 때문에, 도너 웨이퍼(114)는 다른 경우 통상적인 웨이퍼 본딩 프로세스를 사용할 때에 필요한 온도보다 실질적으로 낮은 온도에서 로직 디바이스(106)의 유전 물질(110)에 부착될 수 있다. 전술한 것과 같이, 본딩 전에 플라스마 표면 활성화는 도너 웨이퍼(114)의 표면에 생성된 이온 종의 증가된 모빌리티 때문에 로직 디바이스(106)의 유전 물질(110)과 도너 웨이퍼(114) 사이에 시작된 산화 반응의 동작성(kinetics)을 증가시킨다. 결과적으로, 도너 웨이퍼(114)는 통상적인 기술을 사용하여 가능한 것보다 낮은 온도에서 로직 디바이스(106)에 접착된다.
도 6에 도시된 것과 같이, 주입 구역(117)의 경계(118) 상부(도면의 배향에 따라)의 도너 웨이퍼(14)의 일부가 도너 웨이퍼(114)에 전단력을 가하고, 분리된 도너 웨이퍼 부분(125) 및 중간 실리콘 기판(124)을 형성함으로써 부착된다. 내부 경계(118)의 깊이로 주입 구역(117) 내에 주입된 수소 또는 기타 이온은, 전단력이 가해질 때 열적으로 처리된 도너 웨이퍼(114) 내에 실리콘을 내부 경계(118)를 따른 파손에 민감하게 한다. 예를 들면 약 50 내지 약 200 나노미터(약 500Å 내지 약 2000Å)의 두께의 내부 경계(118) 이하의 도너 웨이퍼(114)의 일부가, 중간 실리콘 기판(124)이 되도록 로직 디바이스(106)에 부착된 채 남는다. 분리된 도너 웨이퍼 부분(125)의 분열 후에 노출된 중간 실리콘 기판(124)의 표면(126)이 바람직하지 않게 거칠고 들쭉날쭉할 수 있다. 이러한 결함을 보수하기 위해, 중간 실리콘 기판(124)의 노출 표면(126)은, 예를 들면, 하나 이상의 그라인딩, 습식 식각 및 화학적-기계적 연마(CMP) 중 하나 이상과 같은 관련 기술 분야에 알려진 기술에 따라, 이하에 설명한 것과 같은 추가 공정을 용이하게 하기 위해 바람직한 정도로 평탄화될 수 있다.
도 7a는 노출 표면(126)이 평탄화된 후에 중간 실리콘 기판을 가지는 로직 디바이스(106)를 나타내는 도면이다. 중간 실리콘 기판(124)이 접착되고, 이들의 노출 표면(126)이 평탄화되면, 메모리 셀이 그 상부에 형성될 수 있다. 예를 들면, 커패시터-불포함 DRAM 메모리 셀(유동 바디 메모리 셀로 알려짐)이 하부의 로직 디바이스(106)에 악영향을 미치지 않도록 통상적인 저온 기술을 사용하여 중간 실리콘 기판(124) 상에 제조될 수 있다.
도 7b는 중간 실리콘 기판(124) 내의 커패시터-불포함 DRAM 메모리 셀(128)의 제조를 도시한다. 노출된 표면(126)이 평탄화된 후에, 중간 실리콘 기판(124)이 DRAM 메모리셀(128)의 의도된 위치를 둘러싸는 개구부를 형성하기 위해 통상적인 포토리소그래픽 기술을 사용하여 마스크화 및 식각된다. 이어서 개구부가 절연 물질(130)로 사용하기에 적합한 SiOx 물질(이는 또한 예를 들면 SiO 또는 SiO2와 같은 유전 물질이라고도 할 수 있음)으로 채워진다. 중간 실리콘 기판의 표면(126)으로부터 과잉 절연 물질(130)을 제거하기 위해 화학적 기계적 연마가 사용될 수 있다.
도 8은 중간 실리콘 기판(124) 내에 제조된 커패시터-불포함 DRAM 메모리 셀(128)에 대한 일 실시예가 확대된, 개략적인 단면도로 도시된다. 실제로, 복수의 이러한 커패시터-불포함 메모리 셀이 이와 관련된 로직 디바이스(106)의 상부에 제조될 것이라는 것을 이해할 것이다. 커패시터-불포함 메모리 셀이 종래 기술에 알려져 있으며, 각각은 하나의 트랜지스터 셀을 포함할 수 있고, 여기서 전하가 채널에 저장되고, 매 수 밀리초 마다 리프래쉬된다. 결과적으로, 다수의 메모리 셀이 세부적인 커패시터 구조물을 필요로 하는 통상적인 DRAM 셀과 함께 소모되는 영역을 비교하여 기판상의 상대적으로 적은 면적 상부에 제조될 것이다. 커패시터-불포함 메모리 셀(128)은 절연 물질(130)에 의해 측면상에 둘러싸인 활성 영역(132)을 포함한다. 활성 영역(132)은 중간 실리콘 기판(124)의 단결정 실리콘으로부터 형성될 수 있다. 중간 실리콘 기판(124)의 전체 깊이는 도 8에 도시된 것과 같이, 커패시터-불포함 메모리 셀(128)을 형성하는데 사용될 수 있으며, 기판상의 하부 유전 물질(110)이 그 하부로부터 활성 영역(132)을 전기적으로 절연한다.
도 8에 도시된 것과 같이, 게이트 유전체(136)에 관한 하이-k 물질은 활성 영역(132)을 위한 위치에 형성된다. 게이트 유전체(136)에 관한 물질은 실리콘 다이옥사이드보다 큰 유전 상수를 가진다. 게이트 유전체(136)는 ALD 기술에 의해 블랭킷-증착되거나, 저온(예, 400℃ 이하) 산화 공정에 의해 산화된 금속으로 형성되거나, 또는 이들의 조합으로 형성될 수 있다. 하이 k 게이트 유전체(136)에 적합한 물질의 예는 하프늄 실리케이트, 지르코늄 실리케이트, 하프늄 다이옥사이드 및 지르코늄 다이옥사이드를 포함한다. 금속 게이트(138)를 위한 금속 물질이 하이 k 게이트 증착 물질(136) 상에 형성된다. 금속 게이트(138) 및 하부 게이트 유전체(136)는 이어서, 본 발명이 속하는 분야의 숙련자에게 알려진 것과 같은, 적합한 식각액과 함께 통상적인 포토리소그래피 기술을 사용하여 정의될 수 있다.
소스 및 드레인 영역(134)은 게이트 유전체(136) 및 금속 게이트(138) 측면의 활성 영역(132)의 노출 부분을 도핑함으로써 형성될 수 있다. 소스 및 드레인 영역은 활성 영역과 다르게 도핑될 것이다. 예를 들어, 활성 영역은 p-도핑 실리콘을 포함할 수 있으나, 소스 및 드레인 영역은 n-도핑 실리콘을 포함한다. 소스 및 드레인 영역의 도펀트가 마이크로파 어닐 기술을 사용하여 활성화될 수 있다. 마이크로파 어닐 기술은 관련 분야에 알려져 있으며, 400℃ 미만의 온도에서 소스 및 드레인 영역을 활성화하기 위한 본 발명의 실시예에서 사용될 수 있다. 예를 들어, 도핑된 소스 및 드레인 영역(134)은 약 350℃에서 이러한 영역을 마이크로파 복사선에 노출함으로써 활성화될 수 있다. 메모리 셀(128)에 연결된 추가 금속 트레이스(도시되지 않음) 및 로직 디바이스(106)의 추가 제조가, 커패시터-불포함 DRAM 메모리 셀(128)이 형성된 후에 어셈블리 상에서 완성될 수 있다.
추가 실시예에서, 다중 커패시터-불포함 DRAM 메모리 셀은 단일 로직 디바이스 상부에 중첩되어 형성될 수 있다. 이러한 실시예에서, 절연 물질(가령 SiOx)이 제 1 커패시터-불포함 메모리 셀 상부에 형성될 수 있고 바람직하게 평탄화될 수 있다. 다른 실리콘 기판 및 제 2 커패시터-불포함 메모리 셀이 이후에 각각 배치될 수 있고, 전술한 바와 같은 기술을 이용하여 제 1 커패시터-불포함 메모리 셀의 상부에 형성될 수 있다. 이러한 구조물은 도 9에 개략적으로 도시되며, 여기서 로직을 L로 나타내며, 메모리 셀의 두 개의 중첩된 레벨은 각각 MC1 및 MC2로 나타낸다. 추가 실시예에서, 실리콘 기판은 멀티-코어 마이크로프로세서와 같이, 그 상부에 형성된 다중 로직 디바이스를 포함할 수 있고, 각각의 로직 디바이스가 적어도 하나의 관련 커패시터-불포함 DRAM 메모리셀을 그 상부에 가진다. 이러한 구조물이 도 10에 개략적으로 도시되고, 여기서 각각의 프로세서 코어가 파선 내에 PC로 나타내고, 이와 관련된 메모리 어레이를 포함하는 메모리 셀의 중첩된 그룹이 MA를 나타낸다.
로직 디바이스의 상부에 메모리 셀을 제조하는 것은, 로직 디바이스로부터 관련된, 중첩 메모리 셀로, 수 옹스트롬 정도(약 100Å 내지 약 500Å)의 감소된 신호 길이를 가능하게 할 수 있다. 통상적인 프로세서의 로직 및 메모리 사이의 마이크론-크기의 신호 길이와 비교하여, 이러한 작은 신호 길이는 집적 회로의 제조를 용이하게 하는 것에 더하여 신호 응답 시간을 향상시킬 수 있다. 나아가, 로직 디바이스 상에 메모리 셀을 형성하는 것은 집적 회로를 구성하는데 필요한 실리콘의 부피를 감소시킬 수 있다. 베어 실리콘(bare silicon) 웨이퍼 기판은 약 1000Å 내지 5000Å 두께일 수 있다. 그러나, 본 발명의 실시예에서 사용된 것과 같이 각각의 중간 실리콘 층은 단지 약 500Å 내지 2000Å 두께일 수 있다. 따라서, 더욱 작은 반도체 기판이 로직 디바이스의 어레이를 위해 사용될 수 있다. 언급된 다른 방식에서, 다중 로직 디바이스 어레이는 관련 메모리 셀을 수용하기 위해 추가적인 웨이퍼 부동 면적을 필요로 하지 않고 동일한 웨이퍼 상에 형성될 수 있다.
이전의 설명이 많은 세부사항을 포함하나, 이들은 본 발명의 범주에 대한 제한이 아니며, 단지 일부 실시예를 설명하기 위한 것이다. 유사하게, 본 발명의 다른 실시예가 본 발명의 범주 내에 둘러싸인 것으로 생각될 수 있다. 서로 다른 실시예의 특징들이 조합하여 사용될 수 있다. 따라서 본 발명의 범주는 첨부된 청구항 및 이들의 법적 등가물에 의해서만 표시 및 제한된다. 청구항의 내용 및 범주 내에 속하는, 본 명세서에 개시된 본 발명에 대한 모든 부가, 삭제 및 변경이 포괄된다.

Claims (30)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 집적 회로를 제조하는 방법에 있어서, 상기 방법은:
    로직을 포함하고 외부 표면을 갖는 웨이퍼를 제조하는 단계;
    상기 웨이퍼의 외부 표면에 반도체 물질을 배치하는 단계; 및
    상기 반도체 물질 상에 적어도 하나의 커패시터-불포함 메모리 셀을 제조하는 단계
    를 포함하며,
    상기 웨이퍼의 외부 표면에 반도체 물질을 배치하는 단계는:
    도너 실리콘 웨이퍼 내에 일정 깊이로 이온을 주입하는 단계;
    주입 온도보다 높은 온도로 도너 실리콘 웨이퍼를 열 처리하는 단계;
    플라스마에 도너 실리콘의 일 측면을 노출하는 단계;
    로직을 포함하는 웨이퍼의 외부 표면에 플라스마에 노출된 도너 실리콘 웨이퍼의 상기 일 측면을 접착하는 단계; 및
    도너 실리콘 웨이퍼의 반대 측면으로부터 상기 일정 깊이에 위치한 실리콘 물질을 제거하는 단계
    를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  6. 제 5 항에 있어서,
    플라스마에 도너 실리콘 웨이퍼를 노출하는 단계는, 아르곤, 아르곤 및 산소, 아르곤 및 수소, 수소, 수소 및 산소, 질소, 암모니아(NH4) 및 수소/헬륨 중 적어도 하나를 포함하는 플라스마에 도너 실리콘 웨이퍼를 노출하는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  7. 제 5 항에 있어서,
    로직을 포함하는 웨이퍼의 외부 표면에 도너 실리콘 웨이퍼를 접착하는 단계는, 로직을 포함하는 웨이퍼의 외부 표면으로 도너 실리콘 웨이퍼를 중첩하고 400℃ 이하의 온도로 가열하는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  8. 제 5 항에 있어서,
    실리콘 물질을 가지는 도너 실리콘 웨이퍼의 표면을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  9. 집적 회로를 제조하는 방법에 있어서,
    로직을 포함하고 외부 표면을 갖는 웨이퍼를 제조하는 단계;
    상기 웨이퍼의 외부 표면에 반도체 물질을 배치하는 단계; 및
    상기 반도체 물질 상에 적어도 하나의 커패시터-불포함 메모리 셀을 제조하는 단계
    를 포함하며,
    상기 반도체 물질 상에 적어도 하나의 커패시터-불포함 메모리 셀을 제조하는 단계는:
    절연 물질에 의해 측면 및 하부에 둘러싸인 반도체 물질의 일부로부터 활성 영역을 형성하는 단계;
    활성 영역 상의 하이 k 게이트 유전체 및 금속 게이트를 형성하는 단계; 및
    활성 영역으로부터 소스 영역 및 드레인 영역을 형성하는 단계
    를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  10. 제 9 항에 있어서, 활성 영역으로부터 소스 영역 및 드레인 영역을 형성하는 단계는:
    소스 영역 및 드레인 영역을 위한 위치에 활성 영역을 도핑하는 단계; 및
    400℃ 이하의 온도에서 마이크로파 어닐링에 의해 소스 영역 및 드레인 영역을 위한 위치 내의 도펀트를 활성화하는 단계
    를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  11. 제 10 항에 있어서, 활성 영역 상의 하이 k 게이트 유전체를 형성하는 단계는:
    활성 영역 상에 금속 물질을 형성하는 단계; 및
    400℃ 이하의 온도에서 금속 물질을 산화시키는 단계
    를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  12. 삭제
  13. 삭제
  14. 집적 회로를 형성하는 방법에 있어서,
    도너 기판 표면을 포함하는 전달 영역을 정의하기 위해 표면을 가지는 도너 기판 내에 주입 구역을 형성하는 단계;
    플라스마에 도너 기판 표면을 노출하는 단계;
    로직 디바이스 기판에 도너 기판 표면을 접착하는 단계;
    주입 구역의 내부 경계를 따라 도너 기판을 분리하고, 로직 디바이스 기판에 부착된 전달 영역을 남기는 단계; 및
    전달 영역에 하나 이상의 커패시터-불포함 메모리 셀을 제조하는 단계
    를 포함하며, 상기 전달 영역에 하나 이상의 커패시터-불포함 메모리 셀을 제조하는 단계는:
    절연 영역을 이용하여 전달 영역의 잔여부분으로부터 활성 영역을 격리하는 단계;
    활성 영역과 게이트 전극 사이에 삽입된 하이 k 게이트 유전체로 활성 영역상에 게이트 전극을 형성하는 단계;
    활성 영역 내의 드레인 및 소스에 대한 위치들에 불순물을 주입하는 단계; 및
    불순물을 활성화하는 단계
    를 포함하며, 상기 불순물을 활성화하는 단계는 마이크로파 어닐링을 포함하는 것을 특징으로 하는 집적 회로 형성 방법.
  15. 삭제
  16. 삭제
  17. 반도체 디바이스를 형성하는 방법에 있어서, 상기 방법은:
    기판상에 적어도 하나의 로직 디바이스를 형성하는 단계;
    도너 기판 내에 주입 구역을 형성하기 위해 이들의 표면으로부터 도너 기판으로 이온을 주입하는 단계;
    주입 구역을 포함하는 도너 기판을 열처리하는 단계;
    도너 기판의 표면을 플라스마에 노출하는 단계;
    400℃ 이하의 온도로 도너 기판의 표면을 가열함으로써 적어도 하나의 로직 디바이스 부분을 포함하는 기판의 표면에 도너 기판의 표면을 접착하는 단계;
    적어도 하나의 로직 디바이스 부분을 포함하는 기판에 접착된 도너 기판의 다른 부분을 남기도록 주입 구역의 내부 경계를 따라 도너 기판의 일부를 제거하는 단계;
    도너 기판의 다른 부분의 노출 표면을 연마하는 단계;
    절연 영역을 이용하여 도너 기판의 상기 다른 부분으로부터 활성 영역을 격리하는 단계;
    활성 영역 상에 하이 k 게이트 유전체를 형성하는 단계;
    하이 k 게이트 유전체 상에 금속 게이트를 형성하는 단계;
    활성 영역의 일부에 불순물을 주입하는 단계; 및
    드레인 영역 및 소스 영역을 형성하기 위해 400℃ 이하의 온도로 마이크로파 어닐링을 하여 활성 영역의 일부에 주입된 불순물을 활성화하는 단계
    를 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8278167B2 (en) 2008-12-18 2012-10-02 Micron Technology, Inc. Method and structure for integrating capacitor-less memory cell with logic
US8735902B2 (en) 2010-05-10 2014-05-27 Micron Technology, Inc. Memories with memory arrays extending in opposite directions from a semiconductor and their formation
US8446767B2 (en) 2010-07-02 2013-05-21 Micron Technology, Inc. Memories and their formation
US20120034769A1 (en) * 2010-08-05 2012-02-09 Purtell Robert J Low temperature microwave activation of heavy body implants
JP2013026345A (ja) * 2011-07-19 2013-02-04 Toshiba Corp 半導体装置の製造方法
US9329336B2 (en) * 2012-07-06 2016-05-03 Micron Technology, Inc. Method of forming a hermetically sealed fiber to chip connection
US10094988B2 (en) * 2012-08-31 2018-10-09 Micron Technology, Inc. Method of forming photonics structures
US20140094023A1 (en) * 2012-09-28 2014-04-03 National Applied Research Laboratories Fabricating method of semiconductor chip
KR102056867B1 (ko) 2013-03-04 2020-01-22 삼성전자주식회사 반도체 소자 및 그 제조방법
US9177890B2 (en) * 2013-03-07 2015-11-03 Qualcomm Incorporated Monolithic three dimensional integration of semiconductor integrated circuits
US9734276B2 (en) * 2014-10-22 2017-08-15 Samsung Electronics Co., Ltd. Integrated circuit and method of designing layout of the same
FR3076070B1 (fr) * 2017-12-22 2019-12-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de transfert d'une couche utile
FR3076069B1 (fr) * 2017-12-22 2021-11-26 Commissariat Energie Atomique Procede de transfert d'une couche utile

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010029963A (ko) * 1999-07-19 2001-04-16 다니구찌 이찌로오, 기타오카 다카시 Ｓｏｉ 기판의 제조 방법
KR20080033341A (ko) * 2005-08-03 2008-04-16 엠이엠씨 일렉트로닉 머티리얼즈, 인크. 스트레인드 실리콘 층 내에 개선된 결정화도를 갖는스트레인드 실리콘 온 인슐레이터 구조
KR20080036209A (ko) * 2005-08-26 2008-04-25 엠이엠씨 일렉트로닉 머티리얼즈, 인크. 스트레인드 실리콘-온-인슐레이터 구조의 제조 방법
KR20080100649A (ko) * 2007-05-14 2008-11-19 삼성전자주식회사 반도체 소자 및 제조방법

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3198343B2 (ja) * 1990-12-07 2001-08-13 富士通株式会社 三次元集積回路装置の製造方法
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP3922466B2 (ja) 1995-03-08 2007-05-30 株式会社ルネサステクノロジ 半導体論理素子
KR100215866B1 (ko) * 1996-04-12 1999-08-16 구본준 커패시터가 없는 디램 및 그의 제조방법
US7064376B2 (en) 1996-05-24 2006-06-20 Jeng-Jye Shau High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines
US5719079A (en) 1996-05-28 1998-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a semiconductor device having high density 4T SRAM in logic with salicide process
KR19980021103A (ko) 1996-09-13 1998-06-25 김광호 반도체 장치의 so1 제조방법
US7052941B2 (en) * 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
FR2755537B1 (fr) 1996-11-05 1999-03-05 Commissariat Energie Atomique Procede de fabrication d'un film mince sur un support et structure ainsi obtenue
FR2767416B1 (fr) 1997-08-12 1999-10-01 Commissariat Energie Atomique Procede de fabrication d'un film mince de materiau solide
WO1999010927A1 (en) 1997-08-29 1999-03-04 Farrens Sharon N In situ plasma wafer bonding method
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
JP4085459B2 (ja) * 1998-03-02 2008-05-14 セイコーエプソン株式会社 ３次元デバイスの製造方法
KR100268419B1 (ko) 1998-08-14 2000-10-16 윤종용 고집적 반도체 메모리 장치 및 그의 제조 방법
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
FR2795865B1 (fr) 1999-06-30 2001-08-17 Commissariat Energie Atomique Procede de realisation d'un film mince utilisant une mise sous pression
US6117725A (en) 1999-08-11 2000-09-12 Taiwan Semiconductor Manufacturing Company Method for making cost-effective embedded DRAM structures compatible with logic circuit processing
EP1120836A1 (en) * 2000-01-28 2001-08-01 STMicroelectronics S.r.l. Memory cell structure integrated on semiconductor
FR2818010B1 (fr) 2000-12-08 2003-09-05 Commissariat Energie Atomique Procede de realisation d'une couche mince impliquant l'introduction d'especes gazeuses
US6737316B2 (en) * 2001-10-30 2004-05-18 Promos Technologies Inc. Method of forming a deep trench DRAM cell
US7119365B2 (en) * 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
US6737332B1 (en) 2002-03-28 2004-05-18 Advanced Micro Devices, Inc. Semiconductor device formed over a multiple thickness buried oxide layer, and methods of making same
JP4880867B2 (ja) 2002-04-10 2012-02-22 セイコーインスツル株式会社 薄膜メモリ、アレイとその動作方法および製造方法
JP3657921B2 (ja) 2002-04-26 2005-06-08 株式会社東芝 半導体装置とその製造方法
KR100450681B1 (ko) 2002-08-16 2004-10-02 삼성전자주식회사 반도체 메모리 소자의 커패시터 및 그 제조 방법
JP2004193282A (ja) * 2002-12-10 2004-07-08 Renesas Technology Corp 不揮発性半導体記憶装置
US6787419B2 (en) * 2003-01-14 2004-09-07 Ememory Technology Inc. Method of forming an embedded memory including forming three silicon or polysilicon layers
JP2004265975A (ja) * 2003-02-28 2004-09-24 Trecenti Technologies Inc 半導体装置の製造方法および半導体装置
US6887755B2 (en) 2003-09-05 2005-05-03 Micron Technology, Inc. Methods of forming rugged silicon-containing surfaces
KR100546379B1 (ko) 2003-09-15 2006-01-26 삼성전자주식회사 자기 정렬 방식에 의한 로컬 소노스형 비휘발성 메모리소자 및 그 제조방법
US6821826B1 (en) 2003-09-30 2004-11-23 International Business Machines Corporation Three dimensional CMOS integrated circuits having device layers built on different crystal oriented wafers
EP1962340A3 (en) 2004-11-09 2009-12-23 S.O.I. TEC Silicon Method for manufacturing compound material wafers
US8049293B2 (en) 2005-03-07 2011-11-01 Sony Corporation Solid-state image pickup device, electronic apparatus using such solid-state image pickup device and method of manufacturing solid-state image pickup device
US7605429B2 (en) 2005-04-15 2009-10-20 International Business Machines Corporation Hybrid crystal orientation CMOS structure for adaptive well biasing and for power and performance enhancement
TW201101476A (en) * 2005-06-02 2011-01-01 Sony Corp Semiconductor image sensor module and method of manufacturing the same
US7495279B2 (en) * 2005-09-09 2009-02-24 Infineon Technologies Ag Embedded flash memory devices on SOI substrates and methods of manufacture thereof
JP2007141958A (ja) * 2005-11-15 2007-06-07 Sony Corp 半導体装置
US8008137B2 (en) 2006-03-15 2011-08-30 Marvell World Trade Ltd. Method for fabricating 1T-DRAM on bulk silicon
EP1850378A3 (en) 2006-04-28 2013-08-07 Semiconductor Energy Laboratory Co., Ltd. Memory device and semicondutor device
US7589995B2 (en) 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
JP5078338B2 (ja) 2006-12-12 2012-11-21 ルネサスエレクトロニクス株式会社 半導体記憶装置
US20080157162A1 (en) 2006-12-27 2008-07-03 Doyle Brian S Method of combining floating body cell and logic transistors
US7460387B2 (en) 2007-01-05 2008-12-02 International Business Machines Corporation eDRAM hierarchical differential sense amp
JP5019436B2 (ja) * 2007-02-22 2012-09-05 ルネサスエレクトロニクス株式会社 半導体集積回路
JP2008226904A (ja) * 2007-03-08 2008-09-25 Elpida Memory Inc 半導体記憶装置及びその製造方法
WO2008123116A1 (en) 2007-03-26 2008-10-16 Semiconductor Energy Laboratory Co., Ltd. Soi substrate and method for manufacturing soi substrate
KR101448899B1 (ko) * 2007-06-12 2014-10-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 커패시터리스 메모리
CN101960604B (zh) * 2008-03-13 2013-07-10 S.O.I.Tec绝缘体上硅技术公司 绝缘隐埋层中有带电区的衬底
US8278167B2 (en) 2008-12-18 2012-10-02 Micron Technology, Inc. Method and structure for integrating capacitor-less memory cell with logic

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010029963A (ko) * 1999-07-19 2001-04-16 다니구찌 이찌로오, 기타오카 다카시 Ｓｏｉ 기판의 제조 방법
KR20080033341A (ko) * 2005-08-03 2008-04-16 엠이엠씨 일렉트로닉 머티리얼즈, 인크. 스트레인드 실리콘 층 내에 개선된 결정화도를 갖는스트레인드 실리콘 온 인슐레이터 구조
KR20080036209A (ko) * 2005-08-26 2008-04-25 엠이엠씨 일렉트로닉 머티리얼즈, 인크. 스트레인드 실리콘-온-인슐레이터 구조의 제조 방법
KR20080100649A (ko) * 2007-05-14 2008-11-19 삼성전자주식회사 반도체 소자 및 제조방법

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