JP4293193B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
また、フリップフロップやSRAMなどを構成する複数のトランジスタを同一の2次元平面上に配置すると、フリップフロップやSRAMを形成するために必要な面積が増大し、高密度集積化の妨げになるという問題があった。また、フリップフロップやSRAMなどを構成する複数のトランジスタの接続に必要な配線長も増大し、伝播遅延が大きくなるという問題があった。
これにより、電界効果型トランジスタを積層することを可能としつつ、電界効果型トランジスタのソース/ドレイン層を電源配線として利用することが可能となり、チップサイズの増大を抑制しつつ、メモリまたはロジックに混載されたフリップフロップを構成することができる。
これにより、フリップフロップが形成された第1単結晶半導体層および第2単結晶半導体層にトランスファーゲートを形成することで、トランスファーゲートを積層させることを可能としつつ、メモリまたはロジックに混載されたSRAMを構成することができる。このため、SRAMを形成するために必要な面積を削減することが可能となる上に、SRAMを構成する複数のトランジスタの接続に必要な配線長も短くすることができ、SRAMの消費電力を削減しつつ、高速動作させることが可能となるとともに、高密度集積化を図ることができる。
これにより、フリップフロップを構成する電界効果型トランジスタを積層することを可能としつつ、フリップフロップを単結晶半導体層に形成することが可能となるとともに、SRAMの特性の劣化を抑制しつつ、フリップフロップ上にトランスファーゲートが積層されたSRAMを構成することができる。このため、SRAMを形成するために必要な面積を削減することが可能となる上に、SRAMを構成する複数のトランジスタの接続に必要な配線長も短くすることができ、SRAMの消費電力を削減しつつ、高速動作させることが可能となるとともに、高密度集積化を図ることができる。
徴とする。
図1は、本発明の第1実施形態に係る半導体装置の概略構成を示す斜視図、図2は、図1の半導体装置の回路構成を示す図である。
図2において、SRAMには、CMOSインバータIV1、IV2およびトランスファーゲートT5、T6が設けられている。そして、CMOSインバータIV1の入力端がCMOSインバータIV2の出力端に接続されるとともに、CMOSインバータIV1の出力端がCMOSインバータIV2の入力端に接続され、フリップフロップ回路が構成されている。
また、Pチャンネル電界効果型トランジスタT1、T3のソースはVDD電位を与えるVDD配線に接続されるとともに、Nチャンネル電界効果型トランジスタT2、T4のソースはVSS電位を与えるVSS配線に接続されている。
ここで、ゲート電極7aおよび不純物拡散層形成領域R0、R1における半導体層3のN型不純物拡散層にて図2のトランスファーゲートT5を構成することができる。また、ゲート電極7aおよび不純物拡散層形成領域R0、R1における半導体層5のN型不純物拡散層にて図2のトランスファーゲートT6を構成することができる。また、ゲート電極7bおよび不純物拡散層形成領域R2、R3における半導体層3のP型不純物拡散層にて図2のPチャンネル電界効果型トランジスタT1を構成することができるとともに、不純物拡散層形成領域R3における半導体層3のP型不純物拡散層にてVDD配線を形成することができる。また、ゲート電極7bおよび不純物拡散層形成領域R2、R3における半導体層5のN型不純物拡散層にて図2のNチャンネル電界効果型トランジスタT2を構成することができるとともに、不純物拡散層形成領域R3における半導体層5のN型不純物拡散層にてVSS配線を形成することができる。また、ゲート電極7cおよび不純物拡散層形成領域R3、R4における半導体層3のP型不純物拡散層にて図2のPチャンネル電界効果型トランジスタT3を構成することができる。また、ゲート電極7cおよび不純物拡散層形成領域R3、R4における半導体層5のN型不純物拡散層にて図2のNチャンネル電界効果型トランジスタT4を構成することができる。
そして、コンタクト領域C2、C6を介して不純物拡散層形成領域R2におけるP型不純物拡散層とN型不純物拡散層とを接続することにより、図2のCMOSインバータIV1を構成することができる。また、コンタクト領域C4、C8を介して不純物拡散層形成領域R4におけるP型不純物拡散層とN型不純物拡散層とを接続することにより、図2のCMOSインバータIV2を構成することができる。さらに、コンタクト領域C2、C3、C6を介して不純物拡散層形成領域R2におけるP型不純物拡散層とN型不純物拡散層とをゲート電極7cに共通に接続するとともに、コンタクト領域C4、C7、C8を介して不純物拡散層形成領域R4におけるP型不純物拡散層とN型不純物拡散層とをゲート電極7bに共通に接続することにより、図2のCMOSインバータIV1、IV2からなるフリップフロップを構成することができる。
これにより、半導体層3、5の側面側にチャンネル領域を形成することが可能となり、ゲート電極7a〜7cを半導体層3、5の表面に配置することなく、電界効果型トランジスタを積層することが可能となるとともに、メモリまたはロジックに混載されたフリップフロップやSRAMを構成することができる。このため、フリップフロップやSRAMを形成するために必要な面積を削減することが可能となる上に、フリップフロップやSRAMを構成する複数のトランジスタの接続に必要な配線長も短くすることができ、フリップフロップやSRAMの消費電力を削減しつつ、高速動作させることが可能となるとともに、高密度集積化を図ることができる。
図3において、支持基板11上には絶縁層12が形成されている。そして、半導体層13、絶縁層14および半導体層15が絶縁層12上に順次積層されている。なお、半導体層13、15としては、単結晶半導体層の他、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。
ここで、ゲート電極17bおよび不純物拡散層形成領域R12、R13における半導体層13のP型不純物拡散層にて図2のPチャンネル電界効果型トランジスタT1を構成することができるとともに、不純物拡散層形成領域R13における半導体層13のP型不純物拡散層にてVDD配線を形成することができる。また、ゲート電極17bおよび不純物拡散層形成領域R12、R13における半導体層15のN型不純物拡散層にて図2のNチャンネル電界効果型トランジスタT2を構成することができるとともに、不純物拡散層形成領域R13における半導体層15のN型不純物拡散層にてVSS配線を形成することができる。また、ゲート電極17cおよび不純物拡散層形成領域R13、R14における半導体層13のP型不純物拡散層にて図2のPチャンネル電界効果型トランジスタT3を構成することができる。また、ゲート電極17cおよび不純物拡散層形成領域R13、R14における半導体層15のN型不純物拡散層にて図2のNチャンネル電界効果型トランジスタT4を構成することができる。
そして、コンタクト領域C12、C16を介して不純物拡散層形成領域R12におけるP型不純物拡散層とN型不純物拡散層とを接続することにより、図2のCMOSインバータIV1を構成することができる。また、コンタクト領域C14、C18を介して不純物拡散層形成領域R14におけるP型不純物拡散層とN型不純物拡散層とを接続することにより、図2のCMOSインバータIV2を構成することができる。さらに、コンタクト領域C12、C13、C16を介して不純物拡散層形成領域R12におけるP型不純物拡散層とN型不純物拡散層とをゲート電極17cに共通に接続するとともに、コンタクト領域C14、C17、C18を介して不純物拡散層形成領域R14におけるP型不純物拡散層とN型不純物拡散層とをゲート電極17bに共通に接続することにより、図2のCMOSインバータIV1、IV2からなるフリップフロップを構成することができる。
また、配線21、22上には、多結晶半導体層23、24が形成され、多結晶半導体層23、24上には、ゲート絶縁膜26a、26bをそれぞれ介してゲート電極27が配置されている。なお、レーザアニールなどの方法により多結晶半導体層23、24を単結晶化するようにしてもよい。そして、多結晶半導体層23、24には、ゲート電極27の両側にそれぞれ配置されたソース/ドレイン層を形成するための不純物が導入されている。
これにより、フリップフロップを構成する電界効果型トランジスタを積層することを可能としつつ、フリップフロップを単結晶半導体層に形成することが可能となるとともに、SRAMの特性の劣化を抑制しつつ、フリップフロップ上にトランスファーゲートが積層されたSRAMを構成することができる。このため、SRAMを形成するために必要な面積を削減することが可能となる上に、SRAMを構成する複数のトランジスタの接続に必要な配線長も短くすることができ、SRAMの消費電力を削減しつつ、高速動作させることが可能となるとともに、高密度集積化を図ることができる。
ここで、溝36、37内に支持体56を設けることにより、単結晶半導体層51、52が除去された場合においても、単結晶半導体層33、35を半導体基板31上で支持することが可能となるとともに、溝36、37とは別に溝38を設けることにより、単結晶半導体層33、35下にそれぞれ配置された単結晶半導体層51、52にエッチングガスまたはエッチング液を接触させることが可能となる。このため、単結晶半導体層33、35の結晶品質を損なうことなく、単結晶半導体層33、35と半導体基板31との間の絶縁を図ることが可能となる。
次に、図12に示すように、フォトリソグラフィー技術およびエッチング技術を用いて絶縁層41、埋め込み絶縁層40、酸化膜39および支持体56をパターニングすることにより、単結晶半導体層33、35の側面を露出させる開口部42aを形成するとともに、単結晶半導体層33の表面を露出させる開口部42bを形成する。なお、開口部42aは、溝38が形成された素子分離領域内に配置することができ、開口部42bは、溝36、37が形成された素子分離領域内に配置することができる。
Claims (7)
- 絶縁層を介して積層された第1および第2単結晶半導体層と、
前記第1単結晶半導体層および前記第2単結晶半導体層にそれぞれ形成され、第1ゲート電極が共通に設けられた第1Pチャンネル電界効果型トランジスタおよび第1Nチャンネル電界効果型トランジスタと、
前記第1単結晶半導体層および前記第2単結晶半導体層にそれぞれ形成され、第2ゲート電極が共通に設けられた第2Pチャンネル電界効果型トランジスタおよび第2Nチャンネル電界効果型トランジスタと、
前記第1Pチャンネル電界効果型トランジスタおよび前記第1Nチャンネル電界効果型トランジスタのドレインを前記第2ゲート電極に共通に接続する第1配線と、
前記第2Pチャンネル電界効果型トランジスタおよび前記第2Nチャンネル電界効果型トランジスタのドレインを前記第1ゲート電極に共通に接続する第2配線とを備えることを特徴とする半導体装置。 - 前記第1ゲート電極と前記第2ゲート電極との間に挟み込まれるようにして前記第1および第2半導体層にそれぞれ形成され、第1および第2電位にそれぞれ接続される第1および第2電源配線をさらに備えることを特徴とする請求項1記載の半導体装置。
- 前記第1単結晶半導体層および前記第2単結晶半導体層にそれぞれ形成され、第3ゲート電極が共通に設けられた第1および第2トランスファーゲートをさらに備えることを特徴とする請求項1または2記載の半導体装置。
- 前記第1単結晶半導体層または前記第2単結晶半導体層上に積層された多結晶半導体層もしくは単結晶半導体層に形成された第1および第2トランスファーゲートをさらに備えることを特徴とする請求項1または2記載の半導体装置。
- 第1半導体層よりもエッチングレートが小さな第2半導体層が前記第1半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、
前記第1半導体層および第2半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、
前記半導体基板上で前記第2半導体層を支持する支持体を前記第1溝内の前記第1半導体層および第2半導体層の側壁に形成する工程と、
前記支持体が側壁に形成された前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる第2溝を形成する工程と、
前記第2溝を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記絶縁層を介して積層された第2半導体層の側面を露出させる工程と、
前記露出された前記第2半導体層の側壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して配置された複数のゲート電極を前記第2半導体層の側壁に形成する工程と、
前記第2半導体層の表面側から第1イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第1ソース/ドレイン層を下層の第2半導体層に形成する工程と、
前記第2半導体層の表面側から第2イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第2ソース/ドレイン層を上層の第2半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記第1イオン注入にてボロンを前記下層の第2半導体層に注入することにより、第1電位を与える配線と、フリップフロップ回路を構成するPチャンネル電界効果型トランジスタのソース/ドレイン層を前記下層の第2半導体層に形成し、
前記第2イオン注入にてリンまたは砒素を前記上層の第2半導体層に注入することにより、第2電位を与える配線と、フリップフロップ回路を構成するNチャンネル電界効果型トランジスタのソース/ドレイン層を形成することを特徴とする請求項5記載の半導体装置の製造方法。 - 前記第1イオン注入にてボロンを前記下層の第2半導体層に注入することにより、第1電位を与える配線と、フリップフロップ回路を構成するPチャンネル電界効果型トランジスタのソース/ドレイン層を前記下層の第2半導体層に形成し、
前記第2イオン注入にてリンまたは砒素を前記上層の第2半導体層に注入することにより、第2電位を与える配線と、フリップフロップ回路および第1トランスファーゲートをそれぞれ構成するNチャンネル電界効果型トランジスタのソース/ドレイン層を形成し、
第3イオン注入にてリンまたは砒素を前記下層の第2半導体層に注入することにより第2トランスファーゲートを構成するNチャンネル電界効果型トランジスタのソース/ドレイン層を形成することを特徴とする請求項5記載の半導体装置の製造方法。
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