CN117116857A - 半导体结构的制备方法、以及半导体结构 - Google Patents

半导体结构的制备方法、以及半导体结构 Download PDF

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CN117116857A CN202310986686.5A CN202310986686A CN117116857A CN 117116857 A CN117116857 A CN 117116857A CN 202310986686 A CN202310986686 A CN 202310986686A CN 117116857 A CN117116857 A CN 117116857A
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Abstract

本申请提供一种半导体结构的制备方法、以及半导体结构。该方法包括：在衬底上形成有源结构，其中，有源结构至少包括第一部分和第二部分；基于有源结构的第一部分，形成第一晶体管，其中，第一晶体管的第一栅结构与衬底之间形成有隔离结构；对衬底所在的晶圆进行倒片处理；去除衬底并部分去除隔离结构，以暴露有源结构的第二部分；在隔离结构中形成通孔，其中，通孔暴露第一栅结构；对通孔进行金属化处理；基于有源结构的第二部分，形成第二晶体管，其中，第二晶体管的第二栅结构与第一栅结构通过通孔互连。通过本申请的方案，能够实现堆叠晶体管中上下层晶体管的栅极互连。

Description

半导体结构的制备方法、以及半导体结构
技术领域
本申请涉及半导体技术领域，并且尤其涉及一种半导体结构的制备方法、以及半导体结构。
背景技术
在摩尔定律不断深化的当下，继续推进集成电路尺寸微缩是当前业界研发的热点问题。通过将两层或多层晶体管在垂直空间内集成，实现晶体管堆叠，进一步提升晶体管集成密度，成为延续集成电路尺寸微缩的重要技术之一。
相关技术中，制备堆叠式互补型场效应晶体管(complementary field effecttransistors，CFET)的工艺采用单片(monolithic)方案或是顺序(sequential)方案，均存在制备工艺难度大、复杂度高的问题。因此，为了简化工艺流程，降低制备难度，堆叠式互补场效应晶体管的制备工艺仍然需要持续的进行改进。
发明内容
本申请涉及一种半导体结构的制备方法、以及半导体结构，从而实现堆叠晶体管中上下层晶体管的栅极互连。
在第一方面，本申请提供了一种半导体结构的制备方法。该方法包括：在衬底上形成有源结构，其中，有源结构至少包括第一部分和第二部分；基于有源结构的第一部分，形成第一晶体管，其中，第一晶体管的第一栅结构与衬底之间形成有隔离结构；对衬底所在的晶圆进行倒片处理；去除衬底并部分去除隔离结构，以暴露有源结构的第二部分；在隔离结构中形成通孔，其中，通孔暴露第一栅结构；对通孔进行金属化处理；基于有源结构的第二部分，形成第二晶体管，其中，第二晶体管的第二栅结构与第一栅结构通过通孔互连。
在一些可能的实施方式中，通孔中的材料可以与第二栅结构的材料相同。
在一些可能的实施方式中，在隔离结构中形成通孔的操作可以包括：在有源结构的第二部分上形成保护层；在保护层和隔离结构中形成凹槽，其中，凹槽位于有源结构以外，凹槽贯穿保护层和隔离结构；去除保护层，以得到通孔。
在一些可能的实施方式中，保护层的材料可以为TiN。
在一些可能的实施方式中，第一晶体管和第二晶体管可以为鳍式场效应晶体管，有源结构的第一部分可以为第一晶体管的鳍，有源结构的第二部分可以为第二晶体管的鳍。
在一些可能的实施方式中，第一晶体管和第二晶体管可以为全环栅场效应晶体管，有源结构的第一部分可以为第一晶体管的纳米片和/或纳米线，有源结构的第二部分可以为第二晶体管的纳米片和/或纳米线。
在第二方面，本申请提供了一种半导体结构。该半导体结构包括：第一晶体管；第二晶体管，其中，第二晶体管与第一晶体管相背设置；第一晶体管的第一有源结构与第二晶体管的第二有源结构是通过同一道工序形成的；第一晶体管的第一栅结构覆盖第一有源结构，第二晶体管的第二栅结构覆盖第二有源结构；第一栅结构和第二栅结构由隔离层隔离，隔离层中设置有金属化的通孔，第一栅结构和第二栅结构通过通孔互连。
在一些可能的实施方式中，通孔中的材料可以与第二栅结构的材料相同。
在一些可能的实施方式中，第一晶体管和第二晶体管可以为鳍式场效应晶体管，第一有源结构可以为第一晶体管的鳍，第二有源结构可以为第二晶体管的鳍。
在一些可能的实施方式中，第一晶体管和第二晶体管可以为全环栅场效应晶体管，第一有源结构可以为第一晶体管的纳米片和/或纳米线，第二有源结构可以为第二晶体管的纳米片和/或纳米线。
通过本申请中的半导体结构的制备方法以及半导体结构，基于有源结构的第一部分形成第一晶体管，在倒片之后，在第一晶体管和第二晶体管之间的隔离层中形成金属化的通孔，并基于有源结构的第二部分形成第二晶体管。以此方式，第一晶体管和第二晶体管相背设置，并且第一晶体管的第一栅结构和第二晶体管的第二栅结构之间通过通孔互连。如此，在第一晶体管和第二晶体管自对准的情况下，实现了第一晶体管和第二晶体管之间的栅极互连。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。
图1是本申请实施例提供的半导体结构的制备方法的流程示意图。
图2是本申请实施例提供的半导体结构的第一实施方式的结构示意图。
图3A是图2中的半导体结构中第一晶体管的制备过程的示意图。
图3B是图2中的半导体结构中第二晶体管的制备过程的示意图。
图4是本申请实施例提供的半导体结构的第二实施方式的结构示意图。
图5是本申请实施例提供的半导体结构的第三实施方式的结构示意图。
图6A是图7中的半导体结构中第一晶体管的制备过程的示意图。
图6B是图7中的半导体结构中第二晶体管的制备过程的示意图。
图7是本申请实施例提供的半导体结构的第四实施方式的结构示意图。
附图标记说明：11、衬底；110、柱状结构；111、BOX；11A、鳍；11B、纳米片；12、隔离结构；12A、隔离结构的第一部分；12B、隔离结构的第二部分；121、隔离层；13、第一晶体管；130、第一有源结构；131、第一晶体管的伪栅；132、第一栅介质层；133、第一栅结构；134、第一晶体管的后道工艺；135、第一绝缘层；136、载片晶圆；13SD、第一晶体管的源漏区域；14、第二晶体管；140、第二有源结构；141、第二晶体管的伪栅；142、第二栅介质层；143、第二栅结构；144、第二晶体管的后道工艺；145、第二绝缘层；14SD、第二晶体管的源漏区域；150、保护层；160、光刻胶；18、凹槽；181、通孔。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同附图标记可以表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。
在摩尔定律不断深化的当下，继续推进集成电路尺寸微缩是当前业界研发的热点问题。通过将两层或多层晶体管在垂直空间内集成，实现晶体管堆叠，进一步提升晶体管集成密度，成为延续集成电路尺寸微缩的重要技术之一。
CFET的制备工艺存在两种方案，第一种是单片方案，第二种是顺序方案。
在单片方案中，在同一个衬底上制作N沟道场效应晶体管(N-channel fieldeffect transistor，NFET)和P沟道场效应晶体管(P-channel field effect transistor，PFET)。这决定了同层晶体管必须是同一类型的，即NFET或PFET。并且，同层晶体管要严格在同一平面空间，不存在对准偏差。该方案的优点是具有更好的集成密度。该方案的缺点包括以下两点：(1)工艺复杂，需做大量工艺技术的开发和优化；(2)每一层晶体管极性固定，必须依赖两层晶体管才能组成基本的互补型金属氧化物半导体电路(complementary metal-oxide-semiconductor，CMOS)电路，设计灵活性差。
在顺序方案中，基于晶圆键合且逐层加工。具体通过在已制作好的下层晶体管的上部，粘贴晶圆来制备上层晶体管的方式，将两个晶体管垂直堆积。然而，该方案加工上层晶体管的热过程中需要严格控制温度，避免影响下层晶体管以及互连线。该方案的优点是得益于晶圆键合，上下层晶体管所采用的器件结构、沟道晶向甚至是沟道材料均可以做相应优化以获得更好和更匹配的器件性能。该方案目前存在以下技术上的挑战：(1)高质量上层晶体管有源层的制备；(2)上层键合晶圆的减薄和缺陷控制；(3)上下层晶体管存在着对准误差，对于光刻精度要求极高。
上述两种方案面临的共同的技术难点包括：(1)在制作上层器件时，底层器件的热稳定性；(2)顶层器件在低热预算下的性能；(3)层与层之间晶体管的金属互连。
为了解决上述技术问题，本申请实施例提供一种半导体结构的制备方法、以及半导体结构，从而实现堆叠晶体管中上下层晶体管的栅极互连。
在本申请实施例中，上述半导体结构可以应用于如存储器、处理器等半导体器件。
在一实施例中，半导体结构可以包括至少两个晶体管，例如，第一晶体管和第二晶体管。第一晶体管和第二晶体管相背设置。第一晶体管的第一有源结构和第二晶体管的第二有源结构是通过同一道工序形成的。此时，可以理解为第一晶体管与第二晶体管分别使用在该道工序中形成的有源结构的第一部分和第二部分。在一实施例中，第一晶体管的栅结构(又称为第一栅结构)覆盖第一有源结构，使得第一有源结构不暴露；第二晶体管的栅结构(又称为第二栅极结构)覆盖第二有源结构，使得第二有源结构不暴露。
在一实施例中，第一栅结构和第二栅结构在衬底的垂直方向上可以不对称。可以理解的，第一栅结构和第二栅结构在衬底的垂直方向上可以是不同的，或者，第一栅结构和第二栅结构可以是不同的。示例性地，第一栅结构和第二栅结构可以采用不同的金属材料制成。例如，第一栅结构可以由铝制成，第二栅极结构可以由铜制成。示例性地，第一栅结构与第二栅结构在衬底的垂直方向上的尺寸可以不同。例如，第一栅结构的长度与第二栅结构的长度可以不同。示例性地，第一栅结构和第二栅结构可以采用不同的材料以及具有不同的尺寸。例如，第一栅结构可以由铝制成，第二栅结构可以由铜制成，并且第一栅结构的长度可以大于第二栅结构的长度。
在下文中，结合上述半导体结构，对本申请实施例提供的制备方法进行说明。
图1是本申请实施例提供的半导体结构的制备方法的流程示意图。如图1所示，本申请实施例中的半导体结构的制备方法可以包括步骤S110至步骤S170。
在步骤S110中，在衬底上形成有源结构。
具体地，提供一衬底，并在衬底上形成有源结构。
在一实施例中，衬底可以是硅衬底。在一实施例中，衬底可以是绝缘体上硅(silicon-on-insulator，SOI)衬底。可以理解的是，衬底还可以采用其他半导体材料，本申请实施例对此不做具体限定。
在一实施例中，SOI衬底可以是在顶层硅和背层硅衬底之间设置有掩埋氧化物(buried oxide，BOX)层。那么，SOI衬底可以实现集成电路中元器件的介质隔离，消除体硅CMOS电路中的寄生闩锁效应；采用SOI衬底制备的集成电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势。
在一实施例中，SOI衬底中的BOX层的厚度范围可以是10nm至200nm。可以理解的是，SOI衬底中的BOX层的厚度还可以具有其他值，本申请实施例对此不做具体限定。
需要说明的是，本申请实施例中提及的刻蚀工艺可以包括干法蚀刻、湿法蚀刻、反应离子蚀刻、化学氧化物去除工艺或其他刻蚀工艺，本申请实施例对此不作限定。
在一实施例中，可以对衬底进行刻蚀，以在衬底上形成有源结构。在一示例中，可以通过对衬底进行各向异性刻蚀，以得到有源结构。例如，有源结构可以是鳍式场效应晶体管(fin field effect transistor，Fin FET)中的鳍(fin)。例如，有源结构可以是全环栅场效应晶体管(gate-all-around field effect transistor，GAA FET)中的纳米片(nanosheet)和/或纳米线(nanowire)。
在一实施例中，有源结构可以是多个。在一示例中，多个有源结构在衬底的垂直方向上可以分为至少第一部分和第二部分。第一部分可以包括一个或多个有源结构。第二部分可以包括一个或多个有源结构。在一示例中，多个有源结构可以是平行设置的。换言之，多个有源结构可以沿相同方向延伸。
在步骤S120中，基于有源结构的第一部分，形成第一晶体管。
具体地，对有源结构填充氧化物，以形成隔离结构；之后，去除隔离结构的第一部分，以暴露有源结构的第一部分；最后，基于有源结构的第一部分，形成第一晶体管。
在一实施例中，在步骤S110中刻蚀衬底之后，可以在被刻蚀掉的位置形成沟槽。在该沟槽处，可以填充氧化物，以形成隔离结构。
在一实施例中，隔离结构可以采用浅槽隔离(shallow trench isolation，STI)的方式。
在一实施例中，为了形成隔离结构，填充的氧化物可以是氮化硅(Si3N4)、二氧化硅(SiO2)或碳氧化硅(SiCO)等。
在一实施例中，为了方便后续处理，在形成隔离结构之后，可以对隔离结构进行抛光处理或化学机械平坦化(chemical-mechanical planarization，CMP)处理，使得后续对隔离结构进行刻蚀时，隔离结构的不同区域具有相同的刻蚀深度，从而使得暴露出的有源结构的顶部高度相同。
在一实施例中，可以先刻蚀隔离结构的一部分，以暴露有源结构的第一部分(又称为第一有源结构)。在一实施例中，对隔离结构进行刻蚀使用的溶剂可以是稀氢氟酸(dilute hydrofluoric acid，DHF)溶液或缓冲氧化物刻蚀(buffered oxide etch，BOE)溶液。
可以理解的是，在对隔离结构的一部分进行刻蚀之后，剩余的部分可以构成隔离结构。该隔离结构位于第一晶体管的第一栅结构与衬底之间。
在一实施例中，可以基于暴露出的有源结构的第一部分，进行前道工艺(frontend of line，FEOL)(如形成隔离、栅结构、源漏区、接触孔等)和后道工艺(如互联线间介质沉积、金属线条形成、引出焊盘形成等)，以形成第一晶体管。
在步骤S130中，对衬底所在的晶圆进行倒片处理。
具体地，衬底可以是基于晶圆得到的。通过对晶圆倒片，可以在实现衬底在上下方向上的颠倒。
可以理解的是，在完成第一晶体管的制备之后，通过晶圆倒片，可以使衬底位于第一晶体管上方，以继续后续的制备流程。
在步骤S140中，去除衬底并部分去除隔离结构，以暴露有源结构的第二部分。
具体地，在倒片处理之后，可以先对衬底进行刻蚀，以暴露出隔离结构(即隔离结构的剩余部分。之后，可以采用与步骤S110中对隔离结构的刻蚀相同的方法，对隔离结构进行刻蚀。
在一实施例中，在对隔离结构进行刻蚀的过程中，可以对隔离结构刻蚀预定高度并停止刻蚀。如此，可以实现对隔离结构的部分去除。隔离结构的剩余部分可以构成隔离层。该隔离层可以用于第一晶体管的第一栅结构和第二晶体管的第二栅结构之间的隔离。可以理解的，隔离层的厚度可以根据具体情况设置，本申请实施例对此不做具体限定。
在一实施例中，在对隔离结构进行刻蚀的过程中，可以将隔离结构完全刻蚀，以暴露第一晶体管的第一栅结构。之后，可以在第一栅结构上形成隔离层。在此情况下，隔离层的材料可以与隔离结构的材料不同。
需要说明的是，在本申请实施例中，“隔离”可以理解为物理隔离，也可以理解为电学隔离。
在步骤S150中，在隔离结构中形成通孔。
具体地，在对隔离结构进行部分去除之后，在隔离结构的剩余部分，即隔离层，中形成通孔。
在一实施例中，在隔离结构中形成通孔的过程可以包括三个步骤。
在第一步骤中，在有源结构的第二部分上形成保护层。
在一实施例中，保护层可以用于在形成凹槽的过程中对除凹槽区域之外的部分进行保护。
可以理解的是，保护层也可以被称为填充层。
在一实施例中，填充的保护层可以完全覆盖有源结构的第二部分，使得有源结构的第二部分不暴露。
在一实施例中，保护层的材料可以是TiN。可以理解的是，保护层还可以由其他材料制成，本申请实施例对此不做具体限定。
在第二步骤中，在保护层和隔离结构中形成凹槽。
具体地，可以通过光刻，在保护层和隔离结构中形成凹槽。在一实施例中，可以通过一次光刻处理在保护层和隔离结构中形成凹槽。在一实施例中，可以先对保护层进行光刻，然后对隔离结构进行光刻。保护层和隔离结构中的凹槽是对准的。
可以理解的，以此方式形成的凹槽贯穿保护层和隔离结构，从而暴露第一晶体管的第一栅结构。
在第三步骤中，去除保护层。
在对保护层和隔离结构进行刻蚀以形成凹槽之后，可以去除保护层。如此，就可以得到形成在隔离结构中的通孔。
在步骤S160中，对通孔进行金属化处理。
具体地，可以在通孔中填充金属材料，以实现通孔的金属化。
在一实施例中，可以在通孔中沉积金属材料。
在步骤S170中，基于有源结构的第二部分，形成第二晶体管。
在一实施例中，可以采用与步骤S120相同的方法，基于有源结构的第二部分(又称为第二有源结构)，形成第二晶体管。为简洁起见，在此不做赘述。
在形成第二晶体管之后，第一晶体管的第一栅结构和第二晶体管的第二栅结构可以通过通孔互连。可以理解的是，在本申请实施例中，“互连”也可以被称为“互联”。
在一实施例中，对通孔进行金属化处理的步骤S160可以与步骤S170同时进行。具体地，可以在步骤S170中形成第二栅结构的过程中，完成对通孔的金属化处理。在此情况下，通孔中的材料可以与第二栅结构的材料相同。例如，第二栅结构的材料和通孔中的材料可以均为铜或其他金属材料。
根据本申请实施例的半导体结构的制备方法，基于有源结构的第一部分形成第一晶体管，在倒片之后，在第一晶体管和第二晶体管之间的隔离层中形成金属化的通孔，并基于有源结构的第二部分形成第二晶体管。以此方式，第一晶体管和第二晶体管相背设置，并且第一晶体管的第一栅结构和第二晶体管的第二栅结构之间通过通孔互连。如此，在第一晶体管和第二晶体管自对准的情况下，实现了第一晶体管和第二晶体管之间的栅极互连。
在下文中，结合具体的实施例，对本申请实施例提供的半导体结构及其制备方法进行说明。
图2是本申请实施例提供的半导体结构的第一实施方式的结构示意图。在此实施例中，第一晶体管和第二晶体管可以是鳍式场效应晶体管。图2中的(a)为半导体结构的俯视图。为便于理解，该俯视图中仅示出了鳍、栅结构和源漏区域；(b)为沿有源结构的横截面(即A-A＇方向)所做的半导体结构的切面图；(c)为沿源漏区域的纵截面(即B-B＇方向)所做的半导体结构的切面图；(d)为沿栅结构的横截面(即C-C＇方向)所做的半导体结构的切面图。
参见图2的(a)至(c)，第一晶体管13中的第一有源结构130和第二晶体管14中的第二有源结构140为多个鳍。第一有源结构130和第二有源结构140是同一工序形成的有源结构，有源结构的第一部分用作第一晶体管13中的第一有源结构130，有源结构的第二部分用作第二晶体管14中的第二有源结构140。第一晶体管13和第二晶体管14之间还设置有一隔离层121，隔离层121用于隔离第一晶体管13和第二晶体管14。
参见图2中的(b)所示，在第一晶体管13中，第一栅结构133覆盖第一有源结构130，在第一栅结构133和第一有源结构130之间，具有第一栅介质层132，第一栅介质层132用于隔离第一有源结构130和第一栅极结构133。第二晶体管14的结构与第一晶体管13的结构基本相似，在此对第二晶体管14的结构不作赘述。隔离层121中设置有金属化的通孔181。第一栅结构133和第二栅结构143通过通孔181互连。
参见图2中的(c)和(d)所示，第一晶体管13的源漏区域13SD与第二晶体管14的源漏区域14SD相对设置。
在一实施例中，第二晶体管14的结构与第一晶体管13的结构也可以不同。例如：第二晶体管14的第二栅介质层142与第一晶体管13的第一栅介质层132可以采用不同的材料；第一栅极结构133和第二栅极结构143可以采用不同的材料。
在一实施例中，第二晶体管14中的第二栅结构143与第一晶体管13中的第一栅结构133在衬底的垂直方向上可以不对称。如此，可以根据实际需要更加灵活的设计半导体结构中的第一晶体管13的结构和第二晶体管114的结构。
需要说明的是，图2示出的半导体结构仅为其中一种示例，第一栅结构133和第二栅结构143可以采用其它形式来实现在衬底11的垂直方向上不对称的设计，本申请实施例对此不做具体限定。
在此，结合上述制备方法，对图2所示的半导体结构的制备过程进行说明。
图3A和3B是图2中的半导体结构的制备过程的示意图。图3A是图2中的半导体结构中第一晶体管的制备过程的示意图。图3B是图2中的半导体结构中第二晶体管的制备过程的示意图。
第一步：提供衬底11(参见图3A中的(a))，并通过刻蚀衬底11，在衬底11上形成多个鳍11A(参见图3A中的(b))。
在此，采用各向异性刻蚀衬底11，以形成沿同一方向延伸的多个鳍11A，鳍11A的高度大于100nm。衬底11可以为硅衬底或SOI衬底，硅衬底的材料可以包括但不限于以下至少一项：硅(Si)、硅锗(SiGe)、碳化硅锗(SiGeC)、碳化硅(SiC)。
第二步：在多个鳍11A之间的凹陷处以及多个鳍11A的两侧沉积氧化物，以形成隔离结构12，并对隔离结构12进行平坦化处理(参见图3A中的(c))。
在此，氧化物可以包括但不限于以下任一种：SiN、Si3N4、SiO2、SiCO。氧化物沉积的厚度应使隔离结构12与鳍11A的高度一致。
第三步：刻蚀隔离结构12的第一部分12A，使得多个鳍11A的第一部分(即第一有源结构130)暴露出来。在暴露出来的多个鳍11A的第一部分和未暴露的第二部分之间的边界处可以进行离子注入，以形成电学隔离层(图中未示出)。
在此，刻蚀隔离结构12所使用的溶剂可以为DHF溶液或BOE溶液。离子注入的离子包括P型离子、N型离子或氧离子。
第四步：基于暴露出来的上述多个鳍11A的第一部分，在多个鳍11A之间的凹陷处以及多个鳍11A的两侧沉积多晶硅，沉积的多晶硅为第一晶体管13的伪栅131(参见图3A中的(e))。
在此，多晶硅的沉积高度可以大于多个鳍11A的第一部分的高度，即，多晶硅覆盖上述多个鳍11A。
需要说明的是，在形成第一晶体管13的伪栅131之后，可以在第一晶体管13的伪栅131的两侧形成侧墙结构(图中未示出)。该侧墙结构的材料可以包括但不限于：氮化硅、碳化硅、氮氧化硅等。其中，该侧墙结构可以通过电介质沉积和刻蚀工艺来完成。
然后，执行源漏区域的工艺流程。例如，可以进行源漏区域的生长或沉积。如此，可以形成第一晶体管的源漏区域。在形成源漏区域之后，可以进一步去除伪栅131以及氧化物层。
第五步：刻蚀第一晶体管13的伪栅131，直至将多个鳍11A的第一部分再次暴露出来，基于暴露出来的多个鳍11A形成第一晶体管13(参见图3A中的(e)、(f)和(g))。
在此，第五步的具体过程为：在形成第一晶体管13的伪栅131之后，可以通过刻蚀第一晶体管13的伪栅131，以将多个鳍11A的第一部分再次暴露出来。在多个鳍11A之间的凹陷处生长源漏材料，以形成源漏区域13SD。在暴露出来的多个鳍11A的第一部分的表面沉积第一栅介质层132，第一栅介质层132具有高介电常数。具体地，第一栅极介质层132可以包括但不限于：二氧化铪(HfO2)、二氧化锆(ZrO2)、二氧化钛(TiO2)、三氧化二铝(Al2O3)。第一栅介质层132的厚度可以根据具体情况进行设置，本申请实施例对此不做限定。第一栅介质层132沉积完毕后，在多个鳍11A之间的凹陷处以及多个鳍11A的两侧沉积金属材料，并使得沉积的金属材料的高度大于多个鳍11A的高度，沉积完毕的金属材料构成第一晶体管13的第一栅结构133，第一栅结构133完全覆盖多个鳍11A的第一部分。第一栅结构133可以为以下任意一种或几种材料的叠层：氮化钽(TaN)、氮化钛(TiN)、碳铝钛(TiAlC)，需要说明的是，第一栅结构133的材料并不限于上述列出的几种材料。在第一栅结构133的上方完成第一晶体管13的后道工艺134后，第一晶体管13制作完成。
第六步：在第一晶体管13上沉积一层第一绝缘层135，第一绝缘层135的材料可以为氧化硅，在第一绝缘层135的上方，将载片晶圆136与第一晶体管13键合，然后对衬底所在的晶圆进行倒片处理(参见图3A中的(h)和(i))。
在此，键合后的载片晶圆136可以在倒片后，为翻转后的第一晶体管13提供物理支撑，有效防止在制备第二晶体管14的过程中，造成第一晶体管13的损伤。
第七步：刻蚀衬底11，使得多个鳍11A的第二部分(即第二有源结构140)暴露出来(参见图3B中的(a)和(b))。
在此，对第一晶体管13进行倒片后，衬底11朝上放置，对衬底11进行刻蚀。
第八步：在多个鳍11A的第二部分周围形成伪栅141(参见图3B中的(c))。
在此，形成伪栅141的具体细节与形成伪栅131的具体细节相同，在此不再赘述。
具体地，在多个鳍11A的第二部分上形成氧化物层。该氧化物层用于保护多个鳍11A。之后，在多个鳍11A的第二部分周围形成伪栅141。然后，执行源漏区域的工艺流程。例如，可以进行源漏区域的生长或沉积。如此，可以形成第二晶体管的源漏区域。在形成源漏区域之后，可以进一步去除伪栅141以及氧化物层。
第九步：基于暴露出来的多个鳍11A的第二部分，在多个鳍11A上形成第二栅介质层142(参见图3B中的(d))，并且在多个鳍11A之间的凹陷处以及多个鳍11A的两侧沉积TiN(参见图3B中的(e))。
在此，沉积的TiN的高度可以大于多个鳍11A的第二部分的高度，即，由TiN形成的保护层150覆盖上述多个鳍11A。
第十步：在保护层150上沉积光刻胶160，并对保护层150和隔离层121的特定区域进行刻蚀(参见图3B中的(f))。
在此，第十步的具体过程为：在保护层150上沉积一层光刻胶160；之后，使用掩膜对光刻胶160进行曝光，并对待形成通孔的区域进行溶解；接下来，对保护层150和隔离层121中未被光刻胶160掩盖的区域进行刻蚀，以形成凹槽18。可以看出，凹槽18贯穿保护层150和隔离层121。
第十一步：去除保护层150，以暴露出多个鳍11A的第二部分(参见图3B中的(g))。
在此，可以去除隔离层121上的保护层150。如此，凹槽18位于隔离层121中的部分可以构成通孔181。通孔181贯穿隔离层121。
第十二步：基于暴露出来的多个鳍11A的第二部分形成第二晶体管14的第二栅结构143，再完成第二晶体管13的后道工艺144以及沉积一层第二绝缘层145(参见图3B中的(h)和(i))。
在此，具体可参见第四步和第五步，本申请实施例对此不作赘述。
在此，为了形成第二栅结构143，
需要说明的是，上述图3A和图3B中采用的衬底是硅衬底，当衬底为SOI衬底时，制备方法与图3A和图3B示出的步骤相同，但是由于SOI衬底中的BOX是天然的隔离层，所以可以省略离子注入的过程，第一晶体管13的第一有源结构130和第二晶体管14的第二有源结构140之间可以通过BOX进行电学隔离，最终形成的半导体结构的示意图如图4所示。图4是本申请实施例提供的半导体结构的第二实施方式的结构示意图。图4中的(a)为半导体结构的俯视图，需要说明的是，为便于理解，俯视图中仅示出了鳍、栅结构和源漏区域；(b)为沿有源结构的横截面(即A-A＇方向)所做的半导体结构的切面图；(c)为沿源漏区域的纵截面(即B-B＇方向)所做的半导体结构的切面图；(d)为沿栅结构的横截面(即C-C＇方向)所做的半导体结构的切面图。如图4所示，BOX 111位于第一有源结构130和第二有源结构140之间，BOX 111可以实现第一有源结构130和第二有源结构140之间的电学隔离。
图5是本申请实施例提供的半导体结构的第三实施方式的结构示意图。在此实施例中，第一晶体管和第二晶体管可以是全环栅场效应晶体管。图5中的(a)为半导体结构的俯视图。为便于理解，该俯视图中仅示出了纳米片、栅结构和源漏区域；(b)为沿有源结构的横截面(即A-A＇方向)所做的半导体结构的切面图；(c)为沿源漏区域的纵截面(即B-B＇方向)所做的半导体结构的切面图；(d)为沿栅结构的横截面(即C-C＇方向)所做的半导体结构的切面图。
参见图5的(a)至(c)，第一晶体管13中的第一有源结构130和第二晶体管14中的第二有源结构140为平行设置的多个纳米片。第一有源结构130和第二有源结构140是同一工序形成的有源结构，有源结构的第一部分用作第一晶体管13中的第一有源结构130，有源结构的第二部分用作第二晶体管14中的第二有源结构140。
图5所示的半导体结构，除第一有源结构130和第二有源结构140与图2的第一有源结构130和第二有源结构140不同之外，其余结构均相同，本申请实施例对此不作赘述。
在此，结合上述制备方法，对图5所示的半导体结构的制备过程进行说明。
图6A和6B是图5中的半导体结构的制备过程的示意图。图6A是图5中的半导体结构中第一晶体管的制备过程的示意图。图6B是图5中的半导体结构中第二晶体管的制备过程的示意图。
第一步：提供衬底11，并在衬底11上形成一柱状结构110(参见图6A中的(a)和(b))。
在此，衬底11可以为硅衬底或SOI衬底，当衬底11为硅衬底时，硅衬底由两种不同的半导体材料(即第一半导体材料和第二半导体材料)依次堆叠而成，这两种半导体材料可以为以下任意两种材料的组合：Si、SiGe、SiGeC、SiC。采用各向异性刻蚀衬底11，以形成沿衬底11的垂直方向延伸的柱状结构110。
第二步：在柱状结构110的两侧沉积氧化物，以形成隔离结构12，并对隔离结构12进行平坦化处理(参见图6A中的(c))。具体工艺可以参考图3A所示的半导体结构的制备过程中的第二步。
第三步：刻蚀隔离结构12的第一部分12A，使得柱状结构110的第一部分(包括第一有源结构130)暴露出来(参见图6A中的(d))。在暴露出来的柱状结构110的第一部分和未暴露的第二部分之间的边界处可以进行离子注入，以形成电学隔离层(图中未示出)。具体工艺可以参考图3A所示的半导体结构的制备过程中的第三步。
第四步：基于暴露出来的柱状结构110的第一部分，在柱状结构110的两侧以及上方沉积多晶硅，沉积的多晶硅为第一晶体管13的伪栅131(参见图3A中的(e))。具体工艺可以参考图3A所示的半导体结构的制备过程中的第四步。
第五步：刻蚀第一晶体管13的伪栅131，直至将柱状结构110的第一部分再次暴露出来。具体工艺可以参考图3A所示的半导体结构的制备过程中的第五步。
第六步：采用选择性刻蚀的工艺方法，通过刻蚀去除柱状结构110的第一半导体材料，未被刻蚀的第二半导体材料呈片状分布，至此便形成了第一晶体管13中的平行设置的多个纳米片11B(参见图6A中的(f))。
可选地，柱状结构110的第一部分中的第一有源结构130之间的填充材料被去除。例如，该填充材料可以在第三步和第六步之间通过适当的工艺被去除。
第七步：基于多个纳米片11B形成第一晶体管13(参见图6A中的(g))。具体工艺可以参考图3A所示的半导体结构的制备过程中的第五步。
第八步：在第一晶体管13上沉积一层第一绝缘层135，第一绝缘层135的材料可以为氧化硅，在第一绝缘层135的上方，将载片晶圆136与第一晶体管13键合，然后对第一晶体管13进行倒片(参见图6A中的(h)和(i))。具体工艺可以参考图3A所示的半导体结构的制备过程中的第六步。
第九步：制作通孔181和制备第二晶体管14(参见图6B)。在此，倒片后，制作通孔181和制备第二晶体管14的步骤可以参考图3B所示的半导体结构的制备过程中的第七步至第十二步。
需要说明的是，上述图6A和图6B中采用的衬底是硅衬底，当衬底为SOI衬底时，制备方法与图6A和图6B示出的步骤相同，但是由于SOI衬底中的BOX是天然的隔离层，所以可以省略离子注入的过程，第一晶体管13的第一有源结构130和第二晶体管14的第二有源结构140之间可以通过BOX进行电学隔离，最终形成的半导体结构的示意图如图7所示。图7是本申请实施例提供的半导体结构的第四实施方式的结构示意图。其中，图7中的(a)为半导体结构的俯视图，需要说明的是，为便于理解，俯视图中仅示出了鳍、栅结构和源漏区域；(b)为沿有源结构的横截面(即A-A＇方向)所做的半导体结构的切面图；(c)为沿源漏区域的纵截面(即B-B＇方向)所做的半导体结构的切面图；(d)为沿栅结构的横截面(即C-C＇方向)所做的半导体结构的切面图。如图7所示，BOX 111位于第一有源结构130和第二有源结构140之间，BOX 111可以实现第一有源结构130和第二有源结构140之间的电学隔离。
在本申请的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请实施例的至少一个实施例或示例中。在本申请中，对上述术语的示意性表述不是必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本申请中描述的不同实施例或示例以及不同实施例或示例的特征进行结合。
以上所述仅为本申请的较佳实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种半导体结构的制备方法，其特征在于，包括：
在衬底上形成有源结构，其中，所述有源结构至少包括第一部分和第二部分；
基于所述有源结构的第一部分，形成第一晶体管，其中，所述第一晶体管的第一栅结构与所述衬底之间形成有隔离结构；
对所述衬底所在的晶圆进行倒片处理；
去除所述衬底并部分去除所述隔离结构，以暴露所述有源结构的第二部分；
在所述隔离结构中形成通孔，其中，所述通孔暴露所述第一栅结构；
对所述通孔进行金属化处理；
基于所述有源结构的第二部分，形成第二晶体管，其中，所述第二晶体管的第二栅结构与所述第一栅结构通过所述通孔互连。
2.根据权利要求1所述的方法，其特征在于，所述通孔中的材料与所述第二栅结构的材料相同。
3.根据权利要求1所述的方法，其特征在于，所述在所述隔离结构中形成通孔，包括：
在所述有源结构的第二部分上形成保护层；
在所述保护层和所述隔离结构中形成凹槽，其中，所述凹槽位于所述有源结构以外，所述凹槽贯穿所述保护层和所述隔离结构；
去除所述保护层，以得到所述通孔。
4.根据权利要求3所述的方法，其特征在于，所述保护层的材料为TiN。
5.根据权利要求1至4中任一项所述的方法，其特征在于，所述第一晶体管和所述第二晶体管为鳍式场效应晶体管，所述有源结构的第一部分为所述第一晶体管的鳍，所述有源结构的第二部分为所述第二晶体管的鳍。
6.根据权利要求1至4中任一项所述的方法，其特征在于，所述第一晶体管和所述第二晶体管为全环栅场效应晶体管，所述有源结构的第一部分为所述第一晶体管的纳米片和/或纳米线，所述有源结构的第二部分为所述第二晶体管的纳米片和/或纳米线。
7.一种半导体结构，其特征在于，包括：
第一晶体管；
第二晶体管，其中，所述第二晶体管与所述第一晶体管相背设置；
其中，所述第一晶体管的第一有源结构与所述第二晶体管的第二有源结构是通过同一道工序形成的；所述第一晶体管的第一栅结构覆盖所述第一有源结构，所述第二晶体管的第二栅结构覆盖所述第二有源结构；
其中，所述第一栅结构和所述第二栅结构由隔离层隔离，所述隔离层中设置有金属化的通孔，所述第一栅结构和所述第二栅结构通过所述通孔互连。
8.根据权利要求7所述的半导体结构，其特征在于，所述通孔中的材料与所述第二栅结构的材料相同。
9.根据权利要求7或8所述的半导体结构，其特征在于，所述第一晶体管和所述第二晶体管为鳍式场效应晶体管，所述第一有源结构为所述第一晶体管的鳍，所述第二有源结构为所述第二晶体管的鳍。
10.根据权利要求7或8所述的半导体结构，其特征在于，所述第一晶体管和所述第二晶体管为全环栅场效应晶体管，所述第一有源结构为所述第一晶体管的纳米片和/或纳米线，所述第二有源结构为所述第二晶体管的纳米片和/或纳米线。
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