KR100713682B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 ＳＯＩ 기판을 사용하지 않고, ＳＯＩ 구조와 벌크 구조를 동일 기판 위에 형성하는 동시에, ＳＯＩ 트랜지스터의 레이아웃 면적을 삭감하는 것을 과제로 한다.
반도체 기판(11) 위에 ＳＯＩ 구조를 형성하는 ＳＯＩ 형성 영역(Ｒ1) 및 벌크 구조를 형성하는 벌크 영역(Ｒ2)이 설치되고, ＳＯＩ 형성 영역(Ｒ1)에는 절연층(13)을 통하여 에피텍셜 성장으로 성장한 반도체층(14)을 반도체 기판(11) 위에 형성하는 동시에, 반도체층(14)의 측벽을 노출시키고, 반도체층(14)의 측벽에 연신되도록 배치된 게이트 전극(17a)을 형성하고, 벌크 영역(Ｒ2)에서는 반도체 기판(11) 위에 반도체층(15)을 형성하고, 반도체층(15) 위에 게이트 전극(17b)을 배치한다.
ＳＯＩ 기판, 벌크 구조, ＳＯＩ 트랜지스터, 에피텍셜 성장

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치의 개략 구성을 나타내는 사시도.
도 2는 본 발명의 제2 실시 형태에 따른 반도체 장치의 개략 구성을 나타내는 사시도.
도 3은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 4는 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 5는 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 6은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 7은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 8은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법을 나타내 는 도면.
도 9는 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 10은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
Ｒ1, Ｒ11, Ｒ21　ＳＯＩ 형성 영역,
Ｒ2, Ｒ12, Ｒ22　 벌크 영역,
1, 21, 31 반도체 기판,
12, 22, 36 소자 분리 절연막,
13, 23ａ, 23ｂ, 39 절연층,
14, 15, 24ａ, 24ｂ, 25 반도체층,
16ａ, 16ｂ, 26ａ ~ 26ｃ, 40ａ, 40ｂ　게이트 절연막,
17ａ, 17ｂ, 27ａ ~ 27ｃ, 41ａ, 41ｂ　게이트 전극,
18, 28 사이드 월 스페이서,
19ａ, 19ａ′, 19ｂ, 19ｂ′, 29ａ ~ 29ｃ, 29ａ′~ 29ｃ′　소스/드레인층,
32 산화막,
33 제1 반도체층,
34 제2 반도체층,
35 홈,
37 노출면,
38 공동부.
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관해, 특히 ＳＯＩ 구조와 벌크 구조를 동일 기판 위에 혼재하는 방법에 적용하기에 바람직한 것이다.
ＳＯＩ 기판 위에 형성된 전계효과형 트랜지스터는 소자 분리의 용이성, 래치업 프리(latch up free), 소스/드레인 접합 용량이 작은 등의 점으로부터, 그 유용성이 주목받고 있다. 특히, 완전 공핍형 ＳＯＩ 트랜지스터는 저소비 전력 및 고속 동작이 가능하고, 저전압 구동이 용이하기 때문에, ＳＯＩ 트랜지스터를 완전 공핍 모드로 동작시키기 위한 연구가 활발히 행해지고 있다. 여기서, ＳＯＩ 기판으로서는, 예를 들면 특허문헌 1, 2에 개시되어 있듯이, ＳＩＭＯＸ(Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｇｅｎ) 기판이나 접합 기판 등이 사용되고 있다.
여기서, ＳＯＩ 트랜지스터를 사용해 ＣＭＯＳ(Ｃｏｍｐｌｅｍｅｎｔａｌｌｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ) 회로를 구성하는 경우, Ｐ채널 전계효과형 트랜지스터와 Ｎ채널 전계효과형 트랜지스터가 동일한 2차원 평면상에 서로 인접해 레이아웃 됨과 동시에,｛100｝면방위를 갖는 반도체면 위에 형성되고 있었다.
한편, 전류 구동력이 크고 높은 내압이 필요한 전계효과 트랜지스터는 실리콘층의 두께가 제한되어 있는 ＳＯＩ 기판에 형성하는 것은 곤란하고, 벌크 기판 위에 형성하는 것이 바람직하다.
또, 예를 들면, 특허문헌 3에는 대면적의 절연막 위에 결정성 및 균일성이 좋은 실리콘 박막을 형성하기 위해서, 절연막 위에 성막된 비정질 혹은 다결정 실리콘층에 자외선 빔을 펄스 형상으로 조사함으로써, 정방형에 가까운 단결정 알갱이가 바둑판의 눈 형상으로 배열된 다결정 실리콘막을 절연막 위에 형성하고, 이 다결정 실리콘막의 표면을 ＣＭＰ(화확적 기계적 연마)로 평탄화하는 방법이 개시되어 있다.
[특허문헌 1] 일본공개특허 2002-299591호 공보
[특허문헌 2] 일본공개특허 2000-124092호 공보
[특허문헌 3] 일본공개특허 평10-261799호 공보
그러나, ＳＩＭＯＸ 기판을 제조하려면, 실리콘 웨이퍼에 고농도의 산소를 이온 주입하는 것이 필요하다. 또, 접합 기판을 제조하려면, 2매의 실리콘 웨이퍼를 접합시킨 후, 실리콘 웨이퍼의 표면을 연마할 필요가 있다. 이 때문에, ＳＯＩ 트랜지스터는 벌크 반도체에 형성된 전계효과형 트랜지스터에 비해 비용 증가를 초래한다는 문제가 있었다.
또, 이온 주입이나 연마에서는, ＳＯＩ층의 막두께의 편차가 크고, 완전 공핍형 ＳＯＩ 트랜지스터를 제작하기 위해서 ＳＯＩ층을 박막화하면, 전계효과형 트 랜지스터의 특성을 안정화시키는 것이 곤란하다는 문제가 있었다.
또, Ｐ채널 전계효과형 트랜지스터와 Ｎ채널 전계효과형 트랜지스터를 동일한 2차원 평면상에 배치하면, ＣＭＯＳ 회로를 형성하기 위해 필요한 면적이 증대하여, 고밀도 집적화에 방해가 된다는 문제가 있었다. 또, Ｐ채널 전계효과형 트랜지스터와 Ｎ채널 전계효과형 트랜지스터와의 접속에 필요한 배선 길이도 증대하여, 전파 지연이 커진다고 하는 문제가 있었다. 또한,｛100｝면방위를 갖는 반도체면 위에 ＣＭＯＳ 회로를 형성하면, 전자와 홀의 이동도의 차이로부터 Ｐ채널 전계효과형 트랜지스터의 채널폭을 Ｎ채널 전계효과형 트랜지스터의 채널폭의 2~3배로 설정할 필요가 있다. 이 때문에, Ｐ채널 전계효과형 트랜지스터와 Ｎ채널 전계효과형 트랜지스터의 레이아웃 밸런스가 무너져, 소자의 고집적화에 방해가 된다고 하는 문제가 있었다.
또, 특허문헌 3의 방법으로 절연막 위에 형성된 실리콘 박막에는, 그레인 바운더리(grain boundary), 마이크로 트윈 등의 미소 결함이 존재한다. 이 때문에, 이 실리콘 박막에 형성된 트랜지스터는 완전 결정 실리콘 박막에 형성된 트랜지스터에 비해 특성이 뒤떨어진다고 하는 문제가 있었다. 게다가, 실리콘 박막에 형성된 전계효과형 트랜지스터를 적층하는 경우, 전계효과형 트랜지스터가 하층에 존재한다. 이 때문에, 상층의 실리콘 박막이 형성되는 하지 절연막의 평탄성이 열화하는 동시에, 상층의 실리콘 박막을 형성할 때의 열처리 조건 등에 제약이 걸려, 상층의 실리콘 박막의 결정성은 하층의 실리콘 박막의 결정성에 비해 뒤떨어진다고 하는 문제가 있었다.
이 때문에, 종래의 반도체 장치에서는 결함이 없는 단결정으로 이루어지는 ＳＯＩ 구조를 갖는 디바이스를 벌크 실리콘 위에 혼재(混載)할 수 없었다. 또, 다양한 막두께를 갖는 완전 결정 실리콘 박막이 적층된 3차원 구조를 갖는 디바이스를 실현하는 것도 할 수 없었다.
그래서, 본 발명의 목적은 ＳＯＩ 기판을 사용하지 않고, ＳＯＩ 구조와 벌크 구조를 동일 기판 위에 형성하는 동시에, ＳＯＩ 트랜지스터의 레이아웃 면적을 삭감하는 것이 가능한 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위해서, 본 발명의 일 태양에 따른 반도체 장치에 의하면, 절연층이 일부의 영역에 형성된 반도체 기판과, 상기 절연층 위에 배치되고 에피택셜 성장으로 성막(成膜)된 반도체층과, 상기 반도체층의 측벽에 형성된 제1 게이트 전극과, 상기 반도체층에 형성되고 상기 제1 게이트 전극의 측방에 각각 배치된 제1 소스/드레인층과, 상기 반도체 기판 위에 형성된 제2 게이트 전극과, 상기 반도체 기판에 형성되고 상기 제2 게이트 전극의 측방에 각각 배치된 제2 소스/드레인층을 구비하는 것을 특징으로 한다.
이에 의해, ＳＯＩ 기판을 사용하지 않고, 반도체 기판의 일부의 영역에 ＳＯＩ 구조를 형성하는 것이 가능해지는 동시에, 반도체층의 측벽에 채널 영역을 배치할 수 있다. 이 때문에, 비용 증가를 억제하면서, ＳＯＩ 구조와 벌크 구조를 동일 반도체 기판 위에 형성하는 것이 가능해지는 동시에, ＳＯＩ 트랜지스터의 집적 도를 향상시키는 것이 가능해져, 칩 사이즈의 증대를 억제하면서 ＳＯＣ(Ｓｙｓｔｅｍ　Ｏｎ　Ｃｈｉｐ)를 실현하는 것이 가능해진다.
또, 본 발명의 일 태양에 따른 반도체 장치에 의하면, 상기 제1 게이트 전극을 갖는 상기 반도체층의 측면은, [110]면 또는 [100]면으로 이루어지고, 상기 제2 게이트 전극을 갖는 상기 반도체 기판의 표면은 [100]면으로 이루어지는 것을 특징으로 한다.
또, 본 발명의 일 태양에 따른 반도체 장치에 의하면, 절연층이 일부의 영역에 형성된 반도체 기판과, 상기 절연층 위에 적층되고 에피택셜 성장으로 성막된 제1 및 제2 반도체층과, 상기 제1 반도체층의 측벽에 채널 영역이 배치된 Ｐ채널 전계효과형 트랜지스터와, 상기 제2 반도체층의 측벽에 채널 영역이 배치된 Ｎ채널 전계효과형 트랜지스터와, 상기 반도체 기판에 형성되고 상기 반도체 기판의 표면에 채널 영역이 배치된 Ｐ채널 또는 Ｎ채널 전계효과형 트랜지스터를 구비하는 것을 특징으로 한다.
이에 의해, Ｐ채널 전계효과형 트랜지스터와 Ｎ채널 전계효과형 트랜지스터를 3차원적으로 배치하는 것을 가능하게 하면서, ＣＭＯＳ 인버터, ＮＡＮＤ 회로 또는 ＮＯＲ 회로 등을 구성하는 것이 가능해지는 동시에, 고내압(高耐壓) 디바이스를 동일 칩 위에 혼재하는 것이 가능해진다. 이 때문에, 칩 사이즈의 증대를 억제하면서, 다양한 기능을 갖는 소자를 동일 칩 위에 구성하는 것이 가능해지는 동시에, 비용 증가를 억제하면서 뛰어난 특성을 갖도록 할 수 있다.
또, 본 발명의 일 태양에 따른 반도체 장치에 의하면, 상기 제1 및 제2 반도 체층의 측벽에 배치되고, 상기 Ｐ채널 전계효과형 트랜지스터 및 상기 Ｎ채널 전계효과형 트랜지스터에 공통으로 형성된 게이트 전극과, 상기 게이트 전극의 양측으로 배치되도록 상기 제1 반도체층에 형성된 제1 소스/드레인층과, 상기 게이트 전극의 양측에 배치되도록 상기 제2 반도체층에 형성된 제2 소스/드레인층을 구비하는 것을 특징으로 한다.
이에 의해, 반도체층의 측면 측에 채널 영역을 형성하는 것이 가능해져서, 게이트 전극을 반도체층의 표면에 배치하지 않고, 전계효과형 트랜지스터를 구성하는 것이 가능해진다. 이 때문에, 전계효과형 트랜지스터를 반도체층에 형성했을 경우에도, 반도체층의 표면 측의 평탄성을 확보하는 것이 가능해져, 반도체층의 결정성의 열화를 억제하는 것을 가능케 하면서, Ｐ채널 전계효과형 트랜지스터와 Ｎ채널 전계효과형 트랜지스터를 적층할 수 있다. 이 결과, Ｐ채널 전계효과형 트랜지스터와 Ｎ채널 전계효과형 트랜지스터를 저전압으로 고속 동작시키는 것을 가능하게 하면서, Ｐ채널 전계효과형 트랜지스터와 Ｎ채널 전계효과형 트랜지스터의 고밀도 집적화를 도모할 수 있다.
또, 본 발명의 일 태양에 따른 반도체 장치에 의하면, 상기 제1 및 제2 반도체층의 측벽은｛100｝면이며, 상기 제1 반도체층의 막두께는 상기 제2 반도체층의 막두께의 2~3배의 범위 내인 것을 특징으로 한다.
이에 의해, Ｎ채널 전계효과형 트랜지스터에 비해 Ｐ채널 전계효과형 트랜지스터의 레이아웃 면적을 확대하는 일 없이, Ｐ채널 전계효과형 트랜지스터의 게이트폭을 Ｎ채널 전계효과형 트랜지스터의 게이트폭보다도 넓게 할 수 있다. 이 때문 에, Ｐ채널 전계효과형 트랜지스터와 Ｎ채널 전계효과형 트랜지스터의 유동성이 다른 경우에도, Ｎ채널 전계효과형 트랜지스터와 Ｐ채널 전계효과형 트랜지스터 사이의 레이아웃 배치의 밸런스를 유지하면서, Ｐ채널 전계효과형 트랜지스터와 Ｎ채널 전계효과형 트랜지스터와의 전류 구동 능력을 일치시키는 것이 가능해진다. 이 결과, ＣＭＯＳ 회로의 레이아웃 설계를 효율적으로 행하는 것이 가능해지는 동시에, 신호 전달 속도의 제약을 완화하는 것이 가능해져, 반도체 장치의 고밀도 집적을 도모하는 것이 가능해지는 동시에, 반도체 장치의 고속화를 도모할 수 있다.
또, 본 발명의 일 태양에 따른 반도체 장치에 의하면, 상기 제1 및 제2 반도체층의 측벽은｛110｝면방위인 것을 특징으로 한다.
이에 의해, Ｎ채널 전계효과형 트랜지스터와 Ｐ채널 전계효과형 트랜지스터의 레이아웃 면적을 다르게 하는 일 없이, Ｐ채널 전계효과형 트랜지스터와 Ｎ채널 전계효과형 트랜지스터와의 유동성을 거의 일치시키는 것이 가능해진다. 이 때문에, Ｐ채널 전계효과형 트랜지스터와 Ｎ채널 전계효과형 트랜지스터와의 기생 용량의 밸런스를 잡으면서, Ｎ채널 전계효과형 트랜지스터와 Ｐ채널 전계효과형 트랜지스터의 전류 구동 밸런스를 잡는 것이 가능해져, ＣＭＯＳ 회로의 Ｓ/Ｎ비를 향상시키는 것이 가능해지는 동시에, 반도체 장치의 고속화 및 고밀도화를 도모할 수 있다.
또, 본 발명의 일 태양에 따른 반도체 장치에 의하면, 상기 반도체 기판에는 보호 다이오드, 바이폴라 트랜지스터, 아날로그 소자 또는 고전압 구동 전계효과형 트랜지스터가 형성되고, 상기 반도체층에는 디지털 소자 또는 저전압 구동 전계효 과형 트랜지스터가 형성되는 것을 특징으로 한다.
이에 의해, 반도체 기판 위에 형성되는 디바이스의 고내압화를 도모하면서, 반도체층 위에 형성되는 디바이스의 고속화 및 저소비 전력화를 도모하는 것이 가능해져, 뛰어난 특성을 갖도록 하는 것을 가능하게 하면서, 다양한 기능을 갖는 디바이스를 동일 칩 위에 혼재할 수 있다.
또, 본 발명의 일 태양에 따른 반도체 장치의 제조 방법에 의하면, 에피택셜 성장으로 성막된 제1 반도체층을 반도체 기판의 표면의 일부에 형성하는 공정과, 상기 제1 반도체층보다도 에칭 레이트(etching rate)가 작은 제2 반도체층을 에피택셜 성장으로 상기 제1 반도체층 위에 성막하는 공정과, 상기 제1 반도체층보다도 에칭 레이트가 작은 재료로 구성되고 상기 제2 반도체층을 상기 반도체 기판 위에서 지지하는 지지체를 형성하는 공정과, 상기 제1 반도체층의 일부를 노출시키는 노출부를 형성하는 공정과, 상기 노출부를 통하여 제1 반도체층을 선택적으로 에칭함으로써, 상기 제1 반도체층이 제거된 공동부를 상기 반도체 기판과 상기 제2 반도체층 사이에 형성하는 공정과, 상기 공동부 내에 매립된 매립 절연층을 형성하는 공정과, 상기 제2 반도체층의 측벽을 노출시키는 공정과, 상기 제2 반도체층의 측벽에 채널 영역이 배치된 제1 트랜지스터를 형성하는 공정과, 상기 반도체 기판의 표면에 채널 영역이 배치된 제2 트랜지스터를 형성하는 공정을 구비하는 것을 특징으로 한다.
이에 의해, 제2 반도체층을 남긴 채로 제1 반도체층을 제거하는 것이 가능해져, 제2 반도체층 하에 공동부를 형성하는 것이 가능해지는 동시에, 제2 반도체층 하에 공동부가 형성되었을 경우에도, 제2 반도체층을 지지체로 반도체 기판 위에 지지하는 것이 가능해진다. 또, 제1 반도체층의 일부를 노출시키는 노출부를 설치함으로써, 제1 반도체층 위에 제2 반도체층이 적층되었을 경우에도, 에칭 가스 또는 에칭액을 제1 반도체층에 접촉시키는 것이 가능해져, 제2 반도체층을 남긴 채로 제1 반도체층을 제거하는 것이 가능해지는 것과 동시에, 제2 반도체층 하의 공동부에 절연층으로 매립하는 것이 가능해진다.
이 때문에, 제2 반도체층의 결함의 발생을 저감시키면서, 제2 반도체층을 절연층 위에 배치하는 것이 가능해져, 제2 반도체층의 품질을 해치는 일 없이, 제2 반도체층과 반도체 기판 사이의 절연을 도모하는 것이 가능해진다.
또한, 제2 반도체층의 측벽을 노출시키고 나서 제1 트랜지스터를 형성함으로써, 제2 반도체층의 측벽에 채널 영역을 배치하는 것이 가능해지는 것과 동시에, 제1 반도체층을 반도체 기판의 표면의 일부에 형성함으로써, ＳＯＩ 구조와 벌크 구조를 동일 반도체 기판 위에 형성하는 것이 가능해진다. 이 때문에, 칩 사이즈의 증대를 억제하면서, 뛰어난 특성을 갖는 다양한 기능을 갖는 소자를 동일 칩 위에 구성하는 것이 가능해지는 것과 동시에, ＳＯＩ 구조와 벌크 구조를 동일 반도체 기판에 혼재했을 경우에도, 비용 증가를 억제하는 것이 가능해진다.
또, 본 발명의 일 태양에 따른 반도체 장치의 제조 방법에 의하면, 상기 지지체는 소자 분리 절연막인 것을 특징으로 한다.
이에 의해, 제2 반도체층 하에 공동부가 형성되었을 경우에도, 제2 반도체층을 소자 분리 절연막으로 반도체 기판 위에 지지하는 것이 가능해진다. 이 때문에, 제2 반도체층을 지지하기 위한 지지체를 형성하는 공정을 별도로 설치할 필요가 없어지는 것과 동시에, 지지체를 형성하기 위한 영역을 별도로 확보할 필요가 없어진다. 이 때문에, 제조 공정의 증대를 억제하면서, ＳＯＩ 구조와 벌크 구조를 동일 반도체 기판 위에 형성하는 것이 가능해지는 것과 동시에, 반도체 기판 위에 형성되는 디바이스의 고밀도 집적화를 도모할 수 있어, 칩 사이즈의 증대를 억제하면서, 뛰어난 특성을 갖는 다양한 기능을 갖는 소자를 동일 칩 위에 구성하는 것이 가능해지는 것과 동시에, ＳＯＩ 구조와 벌크 구조를 동일 반도체 기판에 혼재했을 경우에도, 비용 증가를 억제하는 것이 가능해진다.
이하, 본 발명의 실시 형태에 따른 반도체 장치 및 그 제조 방법에 대해 도면을 참조하면서 설명한다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치의 개략 구성을 나타내는 사시도이다.
도 1에서, 반도체 기판(11) 위에는 ＳＯＩ 구조를 형성하는 ＳＯＩ 형성 영역(Ｒ1) 및 벌크 구조를 형성하는 벌크 영역(Ｒ2)이 설치되어 있다. 그리고, 반도체 기판(11)에는 ＳＯＩ 형성 영역(Ｒ1)과 벌크 영역(Ｒ2)을 소자 분리하는 소자 분리 절연막(12)이 매립되어 있다. 또한, ＳＯＩ 형성 영역(Ｒ1)과 벌크 영역(Ｒ2)을 소자 분리하는 방법으로서는, ＳＴＩ(Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ) 구조 외에, ＬＯＣＯＳ(Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　Ｏｆ　Ｓｉｌｉｃｏｎ) 구조를 사용하도록 해도 좋다.
그리고, ＳＯＩ 형성 영역(Ｒ1)에는, 반도체 기판(11) 위에 절연층(13)을 통 하여 에피택셜 성장으로 성막된 반도체층(14)이 적층되어 있다. 또한, 반도체 기판(11) 및 반도체층(14)의 재질로서는, 예를 들면 Ｓｉ, Ｇｅ, ＳｉＧｅ, ＳｉＣ, ＳｉＳｎ, ＰｂＳ, ＧａＡｓ, ＩｎＰ, ＧａＰ, ＧａＮ, ＺｎＳｅ 등을 사용할 수 있고, 절연층(12ａ, 13)으로서는, 예를 들면 ＳｉＯ2, ＳｉＯＮ 또는 Ｓｉ3Ｎ4 등의 절연층 또는 매립 절연막을 사용할 수 있다. 또, 반도체층(14)이 절연층(13) 위에 적층된 반도체 기판으로서는, 예를 들면 ＳＯＩ 기판을 사용할 수 있고, ＳＯＩ 기판으로서는 ＳＩＭＯＸ(Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｇｅｎ) 기판, 접합 기판 또는 레이저 어닐 기판 등을 사용할 수 있다.
그리고, 반도체층(14)은 절연층(13) 위에서 측벽이 노출되도록 에칭 가공되어 있다. 여기서, 반도체층(14)의 측벽을 노출시키는 경우, 반도체층(14)이 잘록한 부분을 갖도록 반도체층(14)을 에칭 가공할 수 있다. 또, 반도체층(14)의 측벽을 노출시키는 경우, 예를 들면 핀 모양, 빗 모양, 바둑판 모양, 또는 그물코 모양 등의 형상을 사용하도록 해도 좋다. 그리고, 반도체층(14)의 측벽에는 게이트 절연막(16ａ)을 통하여 게이트 전극(17ａ)이 형성되어 있다. 여기서, 게이트 전극(17ａ)은 반도체층(14)의 잘록한 부분에 놓이도록 하고, 반도체층(14)의 양측의 측벽에 연신(延伸)되도록 배치할 수 있다. 또, 반도체층(14)에는 게이트 전극(17ａ)의 양측에 각각 배치된 소스/드레인층(19ａ, 19ａ′)이 형성되어 있다.
한편, 벌크 영역(Ｒ2)에는, 반도체 기판(11) 위에 반도체층(15)이 형성되어 있다. 그리고, 반도체층(15) 위에는 게이트 절연막(16ｂ)을 통하여 게이트 전극(17 ｂ)이 형성되는 것과 동시에, 게이트 전극(17ｂ)의 측벽에는 사이드 월 스페이서(18)가 형성되어 있다. 또, 반도체층(15)에는 게이트 전극(17ｂ)의 양측에 각각 배치된 소스/드레인층(19ｂ, 19ｂ′)이 형성되어 있다.
이에 의해, 반도체 기판(11)의 일부 영역에 ＳＯＩ 구조를 형성하는 것이 가능해지는 것과 동시에, 반도체층(14)의 측벽에 채널 영역을 배치할 수 있다. 이 때문에, 비용 증가를 억제하면서, ＳＯＩ 구조와 벌크 구조를 동일 반도체 기판(11) 위에 형성하는 것이 가능해지는 것과 동시에, ＳＯＩ 트랜지스터의 집적도를 향상시키는 것이 가능해져, 칩 사이즈의 증대를 억제하면서, ＳＯＣ(Ｓｙｓｔｅｍ　Ｏｎ　Ｃｈｉｐ)를 실현하는 것이 가능해진다.
또한, ＳＯＩ 형성 영역(Ｒ1)에는 디지털 소자 또는 저전압 구동 전계효과형 트랜지스터, 벌크 영역(Ｒ2)에는 보호 다이오드, 바이폴라 트랜지스터, 아날로그 소자 또는 고전압 구동 전계효과형 트랜지스터를 형성하는 것이 바람직하다. 이에 의해, 벌크 영역(Ｒ2)에 형성되는 디바이스의 고내압화를 도모하면서, ＳＯＩ 형성 영역(Ｒ1)에 형성되는 디바이스의 고속화 및 저소비 전력화를 도모하는 것이 가능해져, 뛰어난 특성을 갖게 하는 것을 가능하게 하면서, 다양한 기능을 갖는 디바이스를 동일 칩 위에 혼재할 수 있다.
도 2는 본 발명의 제2 실시 형태에 따른 반도체 장치의 개략 구성을 나타내는 사시도이다.
도 2에서, 반도체 기판(21) 위에는, ＳＯＩ 구조를 형성하는 ＳＯＩ 형성 영역(Ｒ11) 및 벌크 구조를 형성하는 벌크 영역(Ｒ12)이 설치되어 있다. 그리고, 반 도체 기판(21)에는 ＳＯＩ 형성 영역(Ｒ11)과 벌크 영역(Ｒ12)을 소자 분리하는 소자 분리 절연막(22)이 매립되어 있다.
그리고, ＳＯＩ 형성 영역(Ｒ11)에는 반도체 기판(11) 위에 절연층(23ａ)을 통하여 에피택셜 성장으로 성막된 반도체층(24ａ)이 배치되고, 반도체층(24ａ) 위에는 절연층(23ｂ)을 통하여 에피택셜 성장으로 성막된 반도체층(24ｂ)이 배치되어 있다. 그리고, 반도체층(24ａ), 절연층(23ｂ) 및 반도체층(24ｂ)은 절연층(23ａ) 위에서 측벽이 노출되도록 에칭 가공되어 있다. 여기서, 반도체층(24ａ), 절연층(23ｂ) 및 반도체층(24ｂ)의 측벽을 노출시키는 경우, 반도체층(24ａ), 절연층(23ｂ) 및 반도체층(24ｂ)이 잘록한 부분을 갖도록 반도체층(24ａ), 절연층(23ｂ) 및 반도체층(24ｂ)을 에칭 가공할 수 있다. 또, 반도체층(24ａ), 절연층(23ｂ) 및 반도체층(24ｂ)의 측벽을 노출시키는 경우, 예를 들면 핀 모양, 빗 모양, 바둑판 모양 또는 그물코 모양 등의 형상을 사용하도록 해도 좋다. 그리고, 반도체층(24ａ, 24ｂ)의 측벽에는 게이트 절연막(26ａ, 26ｂ)을 각각 통하여 게이트 전극(27ａ)이 형성되어 있다. 여기서, 게이트 전극(12ａ)은 반도체층(24ａ), 절연층(23ｂ) 및 반도체층(24ｂ)의 잘록한 부분에 놓이도록 하여, 반도체층(24ａ), 절연층(23ｂ) 및 반도체층(24ｂ)의 양측의 측벽에 연신되도록 배치할 수 있다. 또, 반도체층(24ａ)에는 게이트 전극(27ａ)의 양측에 각각 배치된 소스/드레인층(29ａ, 29ａ′)이 형성되고, 반도체층(24ｂ)에는 게이트 전극(27ａ)의 양측에 각각 배치된 소스/드레인층(29ｂ, 29ｂ′)이 형성되어 있다.
한편, 벌크 영역(Ｒ22)에는, 반도체 기판(21) 위에 반도체층(25)이 형성되어 있다. 그리고, 반도체층(25) 위에는 게이트 절연막(26ｃ)을 통하여 게이트 전극(27ｃ)이 형성되는 것과 동시에, 게이트 전극(27ｃ)의 측벽에는 사이드 월 스페이서(28)가 형성되어 있다. 또, 반도체층(25)에는 게이트 전극(27ｃ)의 양측에 각각 배치된 소스/드레인층(29ｃ, 29ｃ′)이 형성되어 있다.
이에 의해, 반도체층(24ａ, 24ｂ)의 측면 측에 채널 영역을 형성하는 것이 가능해져, 반도체층(24ａ, 24ｂ)의 표면 측에 게이트 전극(27ａ)을 배치하는 일 없이, 전계효과형 트랜지스터를 구성하는 것이 가능해진다. 이 때문에, 전계효과형 트랜지스터를 반도체층(24ａ, 24ｂ)에 각각 형성했을 경우에도, 반도체층(24ａ, 24ｂ)의 표면측의 평탄성을 확보하는 것이 가능해져, 반도체층(24ａ, 24ｂ)을 적층했을 경우에도, 반도체층(24ａ, 24ｂ)의 결정성의 열화를 억제할 수 있다. 이 때문에, 칩 사이즈의 증대를 억제하면서, 전계효과형 트랜지스터의 집적화를 도모하는 것이 가능해지는 것과 동시에, 전계효과형 트랜지스터의 기생 용량을 삭감하는 것을 가능하게 하면서, 급격한 서브 임계 특성을 얻을 수 있어, 저전압으로 고속 동작시킬 수 있다.
또, 반도체층(24ａ, 24ｂ)의 적층면과 직교하도록 게이트 전극(27ａ)을 배치함으로써, 칩면 내에서의 게이트 전극(27ａ)의 점유 면적을 삭감하는 것이 가능해지는 것과 동시에, 게이트 전극(27ａ)의 배선 길이를 짧게 할 수 있다. 이 때문에, 전파 지연을 억제하면서, 전계효과형 트랜지스터의 고밀도 집적화를 도모하는 것이 가능해지는 것과 동시에, 칩 사이즈를 축소하는 것이 가능해져, 전계효과형 트랜지스터의 고속화, 소형화 및 저가격화를 도모할 수 있다.
또, 최상층의 반도체층(27ａ)의 표면 위에 놓이도록 게이트 전극(27ａ)을 배치함으로써, 반도체층(27ａ)의 표면측으로부터 이온 주입을 행했을 경우에도, 게이트 전극(27ａ)을 마스크로 하여 반도체층(24ａ, 24ｂ)에 소스/드레인층(29ａ, 29ａ′) 및 소스/드레인층(29ｂ, 29ｂ′)을 각각 형성하는 것이 가능해진다. 이 때문에, 반도체층(24ａ, 24ｂ)의 측벽에 배치된 게이트 전극(27ａ)에 대하여 자기 정합적으로 소스/드레인층(29ａ, 29ａ′) 및 소스/드레인층(29ｂ, 29ｂ′)을 각각 형성하는 것이 가능해져, 제조 공정의 번잡화를 억제하면서, 특성이 양호한 전계효과형 트랜지스터를 재현성 좋게 제작할 수 있다.
또한, 반도체층(25)은 (100)단결정 반도체층으로 구성하고, 반도체층(24ａ, 24ｂ)은 ｛100｝면방위의 측면이 노출하도록 구성할 수 있다. 여기서, 예를 들면 Ｐ채널 전계효과형 트랜지스터를 반도체층(24ａ)에 형성하고, Ｎ채널 전계효과형 트랜지스터를 반도체층(24ｂ)에 형성하는 경우, 반도체층(24ａ)의 막두께는 반도체층(24ｂ)의 막두께보다 두꺼워지도록 해도 좋다. 여기서, 반도체층(24ａ)과 반도체층(24ｂ)의 막두께 비는, 홀과 전자의 유동성비의 역수비인 것이 바람직하다. 예를 들면, 반도체층(24ａ)의 막두께는 반도체층(24ｂ)의 막두께의 2~3배의 범위 내로 할 수 있다.
이에 의해, Ｎ채널 전계효과형 트랜지스터에 비해 Ｐ채널 전계효과형 트랜지스터의 레이아웃 면적을 확대하는 일 없이, Ｐ채널 전계효과형 트랜지스터의 게이트폭을 Ｎ채널 전계효과형 트랜지스터의 게이트폭보다도 넓게 할 수 있다. 이 때문에, Ｐ채널 전계효과형 트랜지스터와 Ｎ채널 전계효과형 트랜지스터의 유동성이 다 른 경우에도, Ｎ채널 전계효과형 트랜지스터와 Ｐ채널 전계효과형 트랜지스터 사이의 레이아웃 배치의 밸런스를 유지하면서, Ｐ채널 전계효과형 트랜지스터와 Ｎ채널 전계효과형 트랜지스터와의 전류 구동 능력을 일치시키는 것이 가능해진다. 이 결과, ＣＭＯＳ 회로의 레이아웃 설계를 효율적으로 행하는 것이 가능해지는 것과 동시에, 신호 전달 속도의 제약을 완화시키는 것이 가능해져, 반도체 장치의 고밀도 집적을 도모하는 것이 가능해지는 것과 동시에, 반도체 장치의 고속화를 도모할 수 있다.
또, 반도체층(25)은 (100)단결정 반도체층으로 구성하고, 반도체층(24ａ, 24ｂ)은 ｛110｝면방위의 측면이 노출하도록 구성할 수 있다.
이에 의해, Ｐ채널 전계효과형 트랜지스터 및 Ｎ채널 전계효과형 트랜지스터를 반도체층(24ａ, 24ｂ)에 각각 형성했을 경우에도, Ｎ채널 전계효과형 트랜지스터와 Ｐ채널 전계효과형 트랜지스터의 레이아웃 면적을 다르게 하는 일 없이, Ｐ채널 전계효과형 트랜지스터와 Ｎ채널 전계효과형 트랜지스터의 유동성을 거의 일치시키는 것이 가능해진다. 이 때문에, Ｐ채널 전계효과형 트랜지스터와 Ｎ채널 전계효과형 트랜지스터와의 기생 용량의 밸런스를 잡으면서, Ｎ채널 전계효과형 트랜지스터와 Ｐ채널 전계효과형 트랜지스터의 전류 구동 밸런스를 잡는 것이 가능해져, ＣＭＯＳ 회로의 Ｓ/Ｎ비를 향상시키는 것이 가능해지는 것과 동시에, 반도체 장치의 고속화 및 고밀도화를 도모할 수 있다.
도 3(ａ) ~ 도 10(ａ)는 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 평면도이고, 도 3(ｂ) ~ 도 10(ｂ)는 도 3(ａ) ~ 도 10(ａ)의 Ａ1-Ａ1′~ Ａ8-Ａ8′선으로 각각 절단한 단면도이며, 도 3(ｃ) ~ 도 10(ｃ)는 도 3(ａ) ~ 도 10(ａ)의 Ｂ1-Ｂ1′ ~ Ｂ8-Ｂ8′선으로 각각 절단한 단면도이다.
도 3에서, 반도체 기판(31)에는 ＳＯＩ 형성 영역(Ｒ21) 및 벌크 영역(Ｒ22)이 설치되어 있다. 그리고, 반도체 기판(31)의 열산화를 행함으로써, 반도체 기판(31)의 표면에 산화막(32)을 형성한다. 또한, 반도체 기판(1)의 재질로서는, 예를 들면 Ｓｉ, Ｇｅ, ＳｉＧｅ, ＳｉＣ, ＳｉＳｎ, ＰｂＳ, ＧａＡｓ, ＩｎＰ, ＧａＰ, ＧａＮ 또는 ＺｎＳｅ 등을 사용할 수 있다. 그리고, 포토리소그래피 기술 및 에칭 기술을 사용하여 산화막(32)을 패터닝함으로써, ＳＯＩ 형성 영역(Ｒ21)의 산화막(32)을 제거해, ＳＯＩ 형성 영역(Ｒ21)의 반도체 기판(31)의 표면을 노출시킨다. 그리고, 산화막(32)을 마스크로 하여 선택 에피택셜 성장을 행함으로써, 제1 반도체층(33)을 반도체 기판(31) 위의 ＳＯＩ 형성 영역(Ｒ21)에 선택적으로 형성한다.
다음에, 도 4에 나타내는 바와 같이, 벌크 영역(Ｒ22)의 반도체 기판(31) 위의 산화막(32)을 제거한다. 그리고, 에피택셜 성장을 행함으로써, 제2 반도체층(34)을 반도체 기판(31) 위의 ＳＯＩ 형성 영역(Ｒ21) 및 벌크 영역(Ｒ22)에 형성한다. 또한, 제1 반도체층(33)은 반도체 기판(31) 및 제2 반도체층(34)보다도 에칭 레이트가 큰 재질을 사용할 수 있고, 제1 반도체층(33) 및 제2 반도체층(34)의 재질로서는, 예를 들면 Ｓｉ, Ｇｅ, ＳｉＧｅ, ＳｉＣ, ＳｉＳｎ, ＰｂＳ, ＧａＡｓ, ＩｎＰ, ＧａＰ, ＧａＮ 또는 ＺｎＳｅ 등 중에서 선택된 조합을 사용할 수 있다. 특히, 반도체 기판(31)이 Ｓｉ인 경우, 제1 반도체층(33)으로서 ＳｉＧｅ, 제2 반 도체층(34)으로서 Ｓｉ를 사용하는 것이 바람직하다. 이에 의해, 제1 반도체층(33)과 제2 반도체층(34) 사이의 격자 정합을 취하는 것을 가능하게 하면서, 제1 반도체층(33)과 제2 반도체층(34) 사이의 에칭시의 선택비를 확보할 수 있다. 또한, 제1 반도체층(33)으로서는 단결정 반도체층 외에, 타결정 반도체층, 아모퍼스 반도체층 또는 다공질 반도체층을 사용하도록 해도 좋다. 또, 제1 반도체층(33)을 대신하여 단결정 반도체층을 에피택셜 성장으로 성막 가능한 γ-산화 알류미늄 등의 금속 산화막을 사용하도록 해도 좋다. 또, 제1 반도체층(33) 및 제2 반도체층(34)의 막두께는, 예를 들면 10~200ｎｍ 정도로 할 수 있다.
다음에, 도 5에 나타내는 바와 같이, 제1 반도체층(33) 및 제2 반도체층(34)을 관통하여 반도체 기판(31)에 이르도록 깊이가 설정된 홈(35)을 ＳＯＩ 형성 영역(Ｒ21)과 벌크 영역(Ｒ22)과 경계 및 그 주위에 형성한다. 그리고, 소자 분리 절연막(36)을 홈(35) 내에 매립함으로써, ＳＯＩ 형성 영역(Ｒ21)과 벌크 영역(Ｒ22)을 소자 분리하는 것과 동시에, 제2 반도체층(34)을 반도체 기판(31) 위에서 지지하는 지지체를 형성한다.
다음에, 도 6에 나타내는 바와 같이, 포토리소그래피 기술 및 에칭 기술을 사용하여 제1 반도체층(33) 및 제2 반도체층(34)을 패터닝함으로써, 제1 반도체층(33) 및 제2 반도체층(34)의 단부의 일부를 노출시키는 노출면(37)을 형성한다. 또한, 제1 반도체층(33) 및 제2 반도체층(34)의 단부의 일부를 노출시키는 노출면(37)을 형성하는 경우, 제1 반도체층(33)의 표면에서 에칭을 멈추도록 해도 좋고, 제1 반도체층(33)을 오버 에칭하여 제1 반도체층(33)에 오목부를 형성하도록 해도 좋다. 또는, 제1 반도체층(33)을 관통시켜 반도체 기판(31)의 표면을 노출시키도록 해도 좋다.
다음에, 도 7에 나타내는 바와 같이, 노출면(37)을 통하여 에칭 가스 또는 에칭액을 제1 반도체층(33)에 접촉시킴으로써, 제1 반도체층(33)을 에칭 제거하고, ＳＯＩ 형성 영역(Ｒ21)의 반도체 기판(31)과 제2 반도체층(34) 사이에 공동부(38)를 형성한다.
여기서, 소자 분리 절연막(36)으로 제2 반도체층(34)을 지지함으로써, 제1 반도체층(33)이 제거되었을 경우에도, 제2 반도체층(34)이 반도체 기판(31) 위에 낙하하는 것을 방지하는 것이 가능해지는 것과 동시에, 제1 반도체층(33) 및 제2 반도체층(34)의 단부의 일부를 노출시키는 노출면(37)을 형성함으로써, 제1 반도체층(33) 위에 제2 반도체층(34)이 적층되었을 경우에도, 제2 반도체층(34) 하의 제1 반도체층(33)에 에칭 가스 또는 에칭액을 접촉시키는 것이 가능해진다.
이 때문에, 제2 반도체층(34)을 지지하기 위한 지지체를 별도 설치할 필요가 없어지는 것과 동시에, 제2 반도체층(34)의 결함의 발생을 저감시키면서, 제2 반도체층(34)을 절연체 위에 배치하는 것이 가능해져, 제2 반도체층(34)의 품질을 손상시키는 일 없이, 제2 반도체층(34)과 반도체 기판(31) 사이의 절연을 도모하는 것이 가능해진다. 이 때문에, 제조 공정의 증대를 억제하면서, ＳＯＩ 구조와 벌크 구조를 동일 반도체 기판 위에 형성하는 것이 가능해져, 칩 사이즈의 증대를 억제하면서, 뛰어난 특성을 갖는 다양한 기능을 갖는 소자를 동일 칩 위에 구성하는 것이 가능해진다.
또한, 반도체 기판(31) 및 제2 반도체층(34)이 Ｓｉ이고, 제1 반도체층(33)이 ＳｉＧｅ인 경우, 제1 반도체층(33)의 에칭액으로서 불질산(불화수소산, 질산, 물의 혼합액)을 사용하는 것이 바람직하다. 이에 의해, Ｓｉ과 ＳｉＧｅ의 선택비로서 1：100 ~ 1000 정도를 얻을 수 있어, 반도체 기판(31) 및 제2 반도체층(34)의 오버 에칭을 억제하면서, 제1 반도체층(33)을 제거하는 것이 가능해진다. 또, 제1 반도체층(33)의 에칭액으로서, 불질산과산화수소, 암모니아과산화수소, 또는 불초산과산화수소 등을 사용해도 좋다.
또, 제1 반도체층(33)을 에칭 제거하기 전에, 양극 산화 등의 방법에 의해 제1 반도체층(33)을 다공질화하도록 하여도 좋고, 제1 반도체층(33)에 이온 주입을 행함으로써, 제1 반도체층(33)을 아모퍼스화하도록 하여도 좋다. 이에 의해, 제1 반도체층(33)의 에칭 레이트를 증대시키는 것이 가능해지고, 제1 반도체층(33)의 에칭 면적을 확대할 수 있다.
다음에, 도 8에 나타내는 바와 같이, 반도체 기판(31) 및 제2 반도체층(34)의 열산화를 행함으로써, 반도체 기판(31)과 제2 반도체층(34) 사이의 공동부(10)에 매립 절연층(39)을 형성한다.
이에 의해, 에피택셜 성장시의 제2 반도체층(34)의 막두께 및 제2 반도체층(34)의 열산화시의 매입 절연층(39)의 막두께에 의해, 소자 분리 후의 제2 반도체층(34)의 막두께를 규정할 수 있다. 이 때문에, 제2 반도체층(34)의 막두께를 정밀도 좋게 제어할 수 있어, 제2 반도체층(34)의 막두께의 불균형을 저감시키는 것을 가능하게 하면서, 제2 반도체층(34)을 박막화할 수 있다.
또한, 공동부(38)에 매립 절연층(39)을 형성한 후, 1000℃ 이상의 고온 어닐을 행하도록 해도 좋다. 이에 의해, 매립 절연층(39)을 리플로우 시키는 것이 가능해져, 매립 절연층(39)의 스트레스를 완화시키는 것이 가능해지는 것과 동시에, 제2 반도체층(34)과의 경계에서의 계면 준위를 줄일 수 있다. 또, 매립 절연층(39)은 공동부(38)를 모두 매립하도록 형성하여도 좋고, 공동부(38)가 일부 남도록 형성해도 좋다.
또, 도 8의 방법에서는, 반도체 기판(31) 및 제2 반도체층(34)의 열산화를 행함으로써, 반도체 기판(31)과 제2 반도체층(34) 사이의 공동부(38)에 매립 절연층(39)을 형성하는 방법에 대해 설명했지만, ＣＶＤ법으로 반도체 기판(31)과 제2 반도체층(34) 사이의 공동부(38)에 절연막을 성막시킴으로써, 반도체 기판(31)과 제2 반도체층(34) 사이의 공동부(38)를 매립 절연층(39)로 매립하도록 해도 좋다. 이에 의해, 제2 반도체층(34)의 막 감소를 방지하면서, 반도체 기판(31)과 제2 반도체층(34) 사이의 공동부(39)를 산화막 이외의 재료로 매립하는 것이 가능해진다. 이 때문에, 제2 반도체층(34)의 이면 측에 배치되는 매립 절연층(39)의 후막화(厚膜化)를 도모하는 것이 가능해지는 것과 동시에, 유전율을 저하시키는 것이 가능해져, 제2 반도체층(34)의 이면측의 기생 용량을 저감시킬 수 있다.
또한, 매립 절연층(39)의 재질로서는, 예를 들면 실리콘 산화막 외에, ＦＳＧ(불화 실리케이트 그래스:fluorinated silicated grass)막이나 실리콘 질화막 등을 사용하도록 해도 좋다. 또, 매립 절연층(10)으로서 ＳＯＧ(Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ) 막 외에, ＰＳＧ막, ＢＰＳＧ막, ＰＡＥ(ｐｏｌｙ　ａｒｙｌｅｎｅｅｔ ｈｅｒ)계 막, ＨＳＱ(ｈｙｄｒｏｇｅｎ　ｓｉｌｓｅｓｑｕｉｏｘａｎｅ)계 막, ＭＳＱ(ｍｅｔｈｙｌ　ｓｉｌｓｅｓｑｕｉｏｘａｎｅ)계 막, ＰＣＢ계 막, ＣＦ계 막, ＳｉＯＣ계 막, ＳｉＯＦ계 막 등의 유기 ｌｏｗｋ막, 또는 이들의 포러스막(porous film)을 사용하도록 해도 좋다.
다음에, 도 9에 나타내는 바와 같이, 포토리소그래피 기술 및 에칭 기술을 사용해 제2 반도체층(34) 및 그 측벽의 매립 절연층(39)을 패터닝함으로써, 제2 반도체층(34)의 측벽을 노출시킨다. 여기서, 제2 반도체층(34)의 측벽을 노출시키는 경우, 제2 반도체층(34)이 잘록한 부분을 갖도록 반도체층(34)을 패터닝해도 좋고, 예를 들면 핀 모양, 빗 모양, 바둑판 모양 또는 그물코 모양 등의 형상으로 패터닝해도 좋다.
다음에, 도 10에 나타내는 바와 같이, ＳＯＩ 형성 영역(Ｒ21) 및 벌크 영역(Ｒ22)에서의 제2 반도체층(34)의 측면 및 표면의 열산화를 행함으로써, ＳＯＩ 형성 영역(Ｒ21)의 제2 반도체층(34)의 측면에 게이트 절연막(40ａ)을 형성하는 것과 동시에, 벌크 영역(Ｒ22)의 제2 반도체층(34)의 표면에 게이트 절연막(40ｂ)을 형성한다. 그리고, 게이트 절연막(40ａ, 40ｂ)이 형성된 제2 반도체층(341) 위에, ＣＶＤ 등의 방법에 의해 다결정 실리콘층을 형성한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 사용하여 다결정 실리콘층을 패터닝함으로써, ＳＯＩ 형성 영역(Ｒ21)의 제2 반도체층(34)의 측면에 배치된 게이트 전극(41ａ)을 형성하는 것과 동시에, 벌크 영역(Ｒ22)의 제2 반도체층(34)의 표면에 배치된 게이트 전극(41ｂ)을 형성한다.
그리고, 게이트 전극(41ａ, 41ｂ)을 마스크로 하여 Ａｓ, Ｐ, Ｂ 등의 불순물을 제2 반도체층(34) 내에 이온 주입함으로써, 게이트 전극(41ａ, 41ｂ)의 측방에 각각 배치된 소스/드레인층을 제2 반도체층(34)에 형성한다.
이에 의해, ＳＯＩ 기판을 사용하는 일 없이, 반도체 기판(31)의 일부의 영역에 ＳＯＩ 구조를 형성하는 것이 가능해지는 것과 동시에, 제2 반도체층(34)의 측벽에 채널 영역을 배치할 수 있다. 이 때문에, 비용 증가를 억제하면서, ＳＯＩ 구조와 벌크 구조를 동일 반도체 기판(31) 위에 형성하는 것이 가능해지는 것과 동시에, ＳＯＩ 트랜지스터의 집적도를 향상시키는 것이 가능해져, 칩 사이즈의 증대를 억제하면서, 뛰어난 특성을 갖는 다양한 기능을 갖는 소자를 동일 칩 위에 구성하는 것이 가능해진다.
　또한, 상술한 실시 형태에서는, 매립 절연층(39)을 통하여 ＳＯＩ 형성 영역(Ｒ21)의 반도체 기판(31) 위에 제2 반도체층(34)을 1층분 만큼 적층하는 방법에 대해 설명했지만, 절연층을 각각 통하여 복수의 반도체층을 ＳＯＩ 형성 영역(Ｒ21)의 반도체 기판(31) 위에 적층하도록 해도 좋다.
본 발명에 의하면 ＳＯＩ 기판을 사용하지 않고, ＳＯＩ 구조와 벌크 구조를 동일 기판 위에 형성하는 동시에, ＳＯＩ 트랜지스터의 레이아웃 면적을 삭감할 수 있다.

Claims (9)

  1. 절연층이 일부의 영역에 형성된 반도체 기판과,
    상기 절연층 위에 배치되고, 에피택셜 성장으로 성막(成膜)된 반도체층과,
    상기 반도체층의 측벽에 형성된 제1 게이트 전극과,
    상기 반도체층에 형성되고, 상기 제1 게이트 전극의 측방(側方)에 각각 배치된 제1 소스/드레인층과,
    상기 반도체 기판 위에 형성된 제2 게이트 전극과,
    상기 반도체 기판에 형성되고, 상기 제2 게이트 전극의 측방에 각각 배치된 제2 소스/드레인층을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제1 게이트 전극을 갖는 상기 반도체층의 측면은, {110}면 또는 {100}면으로 이루어지고, 상기 제2 게이트 전극을 갖는 상기 반도체 기판의 표면은 {100}면으로 이루어지는 것을 특징으로 하는 반도체 장치.
  3. 절연층이 일부의 영역에 형성된 반도체 기판과,
    상기 절연층 위에 적층되고, 에피택셜 성장으로 성막된 제1 및 제2 반도체층과,
    상기 제1 반도체층의 측벽에 채널 영역이 배치된 Ｐ채널 전계효과형 트랜지 스터와,
    상기 제2 반도체층의 측벽에 채널 영역이 배치된 Ｎ채널 전계효과형 트랜지스터와,
    상기 반도체 기판에 형성되고, 상기 반도체 기판의 표면에 채널 영역이 배치된 Ｐ채널 또는 Ｎ채널 전계효과형 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 반도체층의 측벽에 배치되고, 상기 Ｐ채널 전계효과형 트랜지스터 및 상기 Ｎ채널 전계효과형 트랜지스터에 공통으로 형성된 게이트 전극과,
    상기 게이트 전극의 양측에 배치되도록 상기 제1 반도체층에 형성된 제1 소스/드레인층과,
    상기 게이트 전극의 양측에 배치되도록 상기 제2 반도체층에 형성된 제2 소스/드레인층을 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 제1 및 제2 반도체층의 측벽은 {100}면이고, 상기 제1 반도체층의 막 두께는 상기 제2 반도체층의 막 두께의 2~3배의 범위 내인 것을 특징으로 하는 반도체 장치.
  6. 제 3 항 또는 제 4 항에 있어서,
    상기 제1 및 제2 반도체층의 측벽은 {110}면 방위인 것을 특징으로 하는 반도체 장치.
  7. 제 1 항 또는 제 3 항에 있어서,
    상기 반도체 기판에는 보호 다이오드, 바이폴라 트랜지스터, 아날로그 소자 또는 고전압 구동 전계효과형 트랜지스터가 형성되고, 상기 반도체층에는 디지털 소자 또는 저전압 구동 전계효과형 트랜지스터가 형성되는 것을 특징으로 하는 반도체 장치.
  8. 에피택셜 성장으로 성막된 제1 반도체층을 반도체 기판의 표면의 일부에 형성하는 공정과,
    상기 제1 반도체층보다도 에칭 레이트(etching rate)가 작은 제2 반도체층을 에피택셜 성장으로 상기 제1 반도체층 위에 성막하는 공정과,
    상기 제1 반도체층보다도 에칭 레이트가 작은 재료로 구성되고, 상기 제2 반도체층을 상기 반도체 기판 위에서 지지하는 지지체를 형성하는 공정과,
    상기 제1 반도체층의 일부를 노출시키는 노출부를 형성하는 공정과,
    상기 노출부를 통하여 제1 반도체층을 선택적으로 에칭함으로써, 상기 제1 반도체층이 제거된 공동부(空洞部)를 상기 반도체 기판과 상기 제2 반도체층 사이에 형성하는 공정과,
    상기 공동부 내에 매립된 매립 절연층을 형성하는 공정과,
    상기 제2 반도체층의 측벽을 노출시키는 공정과,
    상기 제2 반도체층의 측벽에 채널 영역이 배치된 제1 트랜지스터를 형성하는 공정과,
    상기 반도체 기판의 표면에 채널 영역이 배치된 제2 트랜지스터를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 지지체는 소자 분리 절연막인 것을 특징으로 하는 반도체 장치의 제조 방법.
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