CN101140933B - 半导体器件以及制造半导体器件的方法 - Google Patents

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Abstract

半导体器件以及制造半导体器件的方法，涉及具有混合沟道定向并通过被嵌入半导体基片内的导电连接器连接的互补器件，例如n-FETs和p-FETs。具体而言，该半导体基片拥有具有不同表面晶向(即，混合定向)的至少第一和第二器件区。在第一和第二器件区中的一个形成n-FET，在第一和第二器件区中的另一个形成p-FET。n-FET和p-FET通过位于第一和第二器件区之间并被嵌入半导体基片内的导电连接器电连接。优选地，首先在第一和第二器件区之间提供介电分隔件，并使介电分隔件凹进以在其间形成间隙。然后，在上述凹进的介电分隔件上方的间隙内形成导电连接器。

Description

半导体器件以及制造半导体器件的方法
技术领域
本发明涉及半导体器件，该半导体器件形成于具有不同表面晶向(即，混合晶向)的器件区域，并通过嵌入半导体基片内的导电连接器连接。更具体而言，本发明涉及互补金属氧化物半导体(CMOS)器件，例如具有混合沟道定向并通过嵌入在半导体基片内的导电连接器连接的n型沟道场效应晶体管(n-FETs)和p型沟道场效应晶体管(p-FETs)，以及制作上述CMOS器件的方法。
技术背景
对于单晶半导体材料，单晶材料的单元晶胞内的所有晶向和晶面可以通过被称为密勒指数的数学描述方法进行描述。一方面，密勒指数中的表示法[hkl]定义了晶向或定向，例如单晶硅立方单元晶胞内的[001]、[100]、[010]、[110]以及[111]方向。另一方面，通过密勒指数中的表示法(hkl)定义了单晶硅单元晶胞的晶面或晶体小平面，即与[hkl]方向垂直的特定晶面或小平面。例如，单晶硅单元晶胞的晶面(100)、(110)和(111)分别垂直于[100]、[110]和[111]方向。此外，由于单元晶胞在半导体晶体内是周期性的，存在着等效晶向和晶面的系或族。因此，密勒指数中的表示法<hkl>定义了一系或一族等效晶向或定向。例如，<100>方向包括等效晶向[100]、[010]和[001]；<110>方向包括等效晶向[110]、[011]、[101]、
[-1-10]、[0-1-1]、[-10-1]、[-110]、[0-11]、[-101]、[1-10]、[01-1]和[10-1]；以及<lll>方向包括等效晶向[111]、[-111]、[1-11]和[11-1]。类似地，表示法{hkl}定义了分别与<hkl>方向垂直的一系或一族等效晶面或小晶面。例如，{100}平面包括分别与<100>方向垂直的等效晶面族。
在本半导体技术中，CMOS器件，例如n-FETs和p-FETs，通常制作于具有单一晶向的半导体晶片上。尤其是，大多数当今的半导体器件都是构建沿Si的{100}平面定向的在Si基片上的。
已经知道电子在Si的{100}晶面上具有高迁移率，而知道空穴在Si的{110}晶面上具有高迁移率。一方面，空穴在Si的{100}晶面上的迁移率值比在Si的{110}晶面上的空穴迁移率值大约小两倍。因此，形成于{110}Si晶面上的p-FETs会展示出显著高于形成于{100}Si晶面上的p-FETs的驱动电流。另一方面，与{100}Si晶面相比，Si的{110}晶面上的电子迁移率值被显著地降低。因此，{100}Si晶面更加适宜于形成n-FETs。
通常被称为混合定向技术(HOT)的用于形成具有不同表面晶向的不同器件区域的平面基片的方法，先前已经在，例如，美国专利申请公布号2005/0093104和2005/0256700中描述过。
图1A-1F说明了通常用于形成具有HOT基片的CMOS器件的处理步骤。具体而言，图1A显示了包括基座半导体基片层112的绝缘体上半导体(SOI)结构，该基座半导体基片层112具有第一表面晶向、埋入绝缘层114、以及具有第二、不同表面晶向的半导体器件层116。在SOI基片上沉积介电硬掩模层118。
随后，对介电硬掩模层118进行构图，接着用其选择性地除去底层半导体器件层116以及绝缘层114，从而形成延伸穿过层116和114并暴露基座半导体基片层112上表面的沟槽120。然后，在沟槽120的侧壁上形成介电分隔件122，如图1B所示。
接下来，实施选择性外延生长步骤以在基座半导体基片层112暴露的上表面上生长半导体结构124，如图1C所示。由于介电分隔件122覆盖了沟槽120的侧壁上的半导体器件层116，半导体形核不能发生在上述沟槽侧壁上，因此选择性外延生长只能从位于沟槽120底部的基座半导体基片层112的上表面进行。相应地，所产生的半导体结构124具有与基座半导体基片层112相同而不是与半导体器件层116相同的表面晶向(即，第一表面晶向)。在对整个结构进行平面化以除去半导体结构124的过度生长部分以及整个介电硬掩模层118后，在基片内形成隔离区126以限定第一器件区(具有包含半导体器件层116和位于基座半导体基片层112之上的埋入绝缘层114的SOI结构)以及第二器件区(具有包含位于基座半导体基片层112上的外延生长的半导体结构124的体半导体结构)，如图1D所示。因此，所产生基片为混合定向基片，这是因为第一和第二器件区具有不同的表面晶向，即，位于第一器件区的半导体器件层116具有第二、不同的晶向而位于第二器件区的外延生长的半导体结构124具有第一晶向。
接着，在上述混合定向基片的第一和第二器件区可以分别形成互补晶体管。例如，可以在第一器件区形成包括源区(NS)、漏区(ND)以及栅极导体(NG)的n-FET，可以在第二器件区形成包括源区(PS)、漏区(PD)以及栅极导体(PG)的p-FET，如图1E所示。
然而，混合定向基片的第一和第二器件区彼此通过介电分隔件122被隔离，如图1D-1E所示。为了将n-FET与p-FET器件电连接，必须在位于介电分隔件122上方的混合定向基片上提供导电连接器128，如图1F所示，这需要额外的加工步骤并增加了n-FET和p-FET器件的制造成本。此外，导电连接器128凸出于基片表面之上并进一步增加了n-FET与p-FET器件的接触电阻。
对可以通过简化的工艺以较低成本制造的改进的CMOS器件结构有着持续的需求。
发明内容
本发明通过提供嵌入混合定向基片内并用于连接相邻的n-FET与p-FET器件的导电连接器，解决了上述的问题。
一方面，本发明涉及一种半导体器件，包括：
半导体基片，包括具有不同表面晶向的至少第一和第二器件区；
n型沟道场效应晶体管(n-FET)；以及
p型沟道场效应晶体管(p-FET)，
其中n-FET包括位于第一和第二器件区中的一个内的源、漏以及沟道区域，其中p-FET包括位于第一和第二器件区中的另一个内的源、漏以及沟道区域，以及其中n-FET和p-FET通过位于第一和第二器件区之间并嵌入于半导体基片内的导电连接器进行电连接。
优选地，凹进的介电分隔件位于导电连接器下的第一和第二器件区之间。
第一和第二器件区可以具有相同或不同的结构。例如，第一和第二器件区中的一个可以包括绝缘体上半导体(SOI)结构，而另一个可以包括体半导体结构。或者，第一和第二器件区可以都包括SOI结构或体半导体结构。
本发明的导电连接器优选地将n-FET的漏(或源)区与p-FET的源(或漏)区连接，从而在n-FET与p-FET之间形成一系列连接。或者，本发明的导电连接器可以将n-FET和p-FET的漏或源区连接在一起，从而在n-FET和p-FET之间形成并列连接。
在本发明的具体实施例中，n-FET的源、漏以及沟道区域位于第一器件区内，p-FET的源、漏以及沟道区域位于第二器件区内。因此，希望第一器件区具有{100}表面晶向，第二器件区具有{110}表面晶向。重要的是要注意表面晶向的其他组合(虽然此处没有具体描述)也可以被用于本发明的第一和第二器件区。
另一方面，本发明涉及制造半导体结构的方法，包括：
形成包括具有不同表面晶向的至少第一和第二器件区的半导体基片，其中第一和第二器件区彼此通过位于半导体基片内两者之间的介电分隔件被分隔开；
使介电分隔件凹进以在第一和第二器件区之间形成间隙；
用导电材料填充间隙，从而形成位于第一和第二器件区之间并被嵌入半导体基片内的导电连接器；以及
形成n-FET和p-FET，其中n-FET包括位于第一和第二器件区中的一个内的源、漏和沟道区域，其中p-FET包括位于第一和第二器件区中的另一个内的源、漏和沟道区域，以及其中n-FET和p-FET通过导电连接器被电连接。
在本发明优选但不是必要的实施例中，以上所描述的半导体基片的形成通过：
将一层或多层键合到具有第一表面晶向的第一半导体层，其中所述一层或多层包括具有第二、不同晶向的至少第二半导体层；
选择性地刻蚀一层或多层以形成至少一个开口，该开口延伸穿过所述一层或多层直到第一半导体层的上表面；
在至少一个开口的内侧壁上形成介电分隔件；
在第一半导体层的上表面上的至少一个开口内外延生长半导体结构，其中外延生长的半导体结构具有第一表面晶向；以及
对外延生长的半导体结构进行平面化以形成包括具有不同晶向的第一器件区和第二器件区的半导体基片，其中半导体结构的上表面被暴露在第一器件区，以及其中第二半导体层的上表面被暴露在第二器件区。
第一和第二器件区可以包括SOI结构或体半导体结构，或每样一个。例如，当被键合到第一半导体层的一层或多层包括位于第二半导体层下的至少一个绝缘层时，如此形成的第二器件区将包括被第二半导体层和绝缘层限定的SOI结构。另一个例子，当第一半导体层位于绝缘层上方时，如此形成的第一器件区将包括被外延生长的半导体结构、第一半导体层以及绝缘层限定的SOI结构。然而，当不存在绝缘层时，第一和第二器件区将都包括体半导体结构。
此外，可以在间隙填充后以及在形成n-FET和p-FET之前，紧邻第一和第二器件区形成隔离区，使得将如此形成的n-FET和p-FET与邻近的器件结构隔离开。
本发明另一方面涉及包括具有不同表面晶向的至少第一和第二器件区的半导体基片，其中导电连接器位于第一和第二器件区之间并被嵌入半导体基片内。
本发明另一方面涉及一种方法，包括：
形成包括具有不同表面晶向的至少第一和第二器件区的半导体基片，其中第一和第二器件区彼此通过半导体内位于两者之间的介电分隔件被分隔开；
使介电分隔件凹进以在第一和第二器件区之间形成间隙；以及
用导电材料填充间隙，从而形成位于第一和第二器件区之间并被嵌入半导体基片内的导电连接器。
通过后续披露以及附加的权利要求，本发明的其他方面、特征以及优势将会更加充分地显而易见。
附图说明
图1A-1F是说明形成传统CMOS器件结构的加工步骤的横切面图。
图2-10是根据本发明的一个实施例说明可以用于形成CMOS器件结构的典型加工步骤的横切面图，该CMOS器件结构包括通过嵌入的连接器连接的n-FET和p-FET。
具体实施方式
在下列描述中，给出了大量的具体细节，例如特殊结构、元件、材料、尺寸、加工步骤以及技术，以提供对本发明的全面理解。然而，应为本领域的普通技术人员所了解的是可以通过上述具体细节而实践本发明。在其他实例中，没有详细描述众所周知的结构或加工步骤，以避免使本发明难于理解。
应理解的是当作为层、区域或基片的元件被指位于另一个元件“上”或“上方”时，其可以直接位于另一个元件或同样可能存在的介入元件之上。相反，当元件被指“直接”位于另一个元件“之上”或“直接”位于另一个元件“上方”时，没有介入元件存在。同样应理解的是当元件被指与另一个元件“连接”或“耦合”时，其可以直接连接或耦合于另一个元件或可能存在的介入元件。相反，当元件被指“直接连接”或“直接耦合”于另一个元件时，没有介入元件存在。
在此以提及方式全部引入下列美国专利申请，用于所有场合：于2003年10月29日提交的第10/696,634号美国专利申请，“CMOSON HYBRID SUBSTRATE WITH DIFFERENT CRYSTALORIENTATIONS USING SILICON-TO-SILICON DIRECT WAFERBONDING”，该申请于2005年5月5日公布，美国专利申请公布号为2005/0093104；以及
于2003年6月17日提交的第10/250,241号美国专利申请，“HIGHPERFORMANCE CMOS SOI DEVICES ON HYBRIDCRYSTAL-ORIENTED SUBSTRATES”，该申请于2004年12月23日公布，美国专利申请公布号为2004/0256700。
本发明提供了用于电连接相邻的n-FET和p-FET器件的嵌入式连接器，n-FET和p-FET器件形成于混合定向基片上具有不同表面晶向的不同器件区。可以容易地以最低加工难度形成本发明的嵌入式连接器。具体而言，首先使介电分隔件凹进以在第一与第二器件区之间形成凹穴或间隙，然后用导电材料，例如掺杂多晶硅填充凹穴或间隙。
根据本发明的一个实施例，图2-10说明可以用于形成CMOS电路的典型加工步骤，该CMOS电路具有通过上述嵌入式连接器连接的相邻的n-FET和p-FET。
首先对图2进行参照，图2显示将具有第一表面晶向的第一半导体层12与绝缘层14以及具有第二、不同表面晶向的第二半导体层16进行键合以形成键合基片。如图2所示，不同的结构层可以通过传统的晶片键合技术容易地被键合在一起，此处不再详细描述。
第一和第二半导体层12和16可以包括任何半导体材料，包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP以及其他III-V或II-VI族复合半导体。上述半导体层可以包括掺杂或未掺杂晶片(晶片包含离子注入区，例如可以用于分离上述晶片的一部分的H2注入区)、进行了SOI的晶片或分层半导体结构诸如，例如，Si/SiGe。在优选实施例中，第一和第二半导体层12和16都包括含Si半导体材料。
第二半导体层16的厚度可以变化很大，这取决于具体应用要求。优选地，第二半导体层16具有从大约5nm到大约150nm的初始厚度，随后可以通过平面化、研磨、湿法刻蚀、干法刻蚀或其任何组合将厚度减薄到40nm或更少。
第一和第二半导体层12和16可以直接被键合在一起，而不需要引入任何绝缘层，用于制造包括两组具有不同表面晶向(未显示)的体半导体器件区的混合定向基片。或者，可以在第一和第二半导体层12和16之间提供一层或多层界面绝缘层，用于制造含有至少一个体半导体区和具有不同表面晶向的至少一个SOI区的混合定向基片。此外，可以在第一半导体层12下面提供一层或多层额外的绝缘层(未显示)，用于制造含有两组具有不同晶向的SOI区的混合定向基片。
优选地，但不是必要地，在第一和第二半导体层12和16之间提供界面绝缘层14。界面绝缘层14可以包括氧化物、氮化物、氧氮化物或在键合之前形成于晶片12或16中一个或两者之上的其他类似的绝缘材料。
选择地，可以在第二半导体层16的上表面上提供表面介电层(未显示)。表面介电层(未显示)首选为氧化物、氮化物、氧氮化物或在键合之后通过热过程(即，氧化、氮化或氧氮化)或通过沉积形成于第二半导体层16顶部的其他绝缘层。不考虑表面介电层(未显示)如何生成，表面介电层(未显示)具有从大约3nm到大约500nm的厚度，更为典型的厚度是从大约50nm到大约100nm。
在被键合的基片的上表面上形成覆盖介电掩模层18，如图2所示。然后，通过传统的光刻及刻蚀技术对上述覆盖介电掩模层18进行构图，以限定基片表面上一组被保护的区域和一组未被保护的区域，如图3所示。被构图的介电掩模层18容许在未被保护的区域进行选择性刻蚀，以除去第二半导体层16和绝缘层14的部分，从而形成延伸穿过层16和14并暴露第一半导体层12的上表面的沟槽20，如图3所示。利用单一刻蚀工艺或多个刻蚀步骤可以进行选择性刻蚀，包括但不限于：干法刻蚀工艺例如反应性离子刻蚀、离子束刻蚀、等离子刻蚀或激光刻蚀，或使用化学腐蚀剂的湿法刻蚀工艺，或是其任何组合。在本发明的优选实施例中，反应性离子刻蚀(RIE)被用于上述选择性刻蚀。
在刻蚀后，沿着沟槽20的侧壁形成介电分隔件22，如图3所示。本发明的介电分隔件22可以包括任何适合的绝缘材料，诸如，例如，氧化物、氮化物、氧氮化物，等等。以上述方式，第二半导体层16被介电分隔件22覆盖，而第一半导体层的上表面被暴露在沟槽20内，从而允许半导体材料在其上进行后续的外延生长。
接下来，通过选择性外延生长工艺在沟槽20内生长半导体材料以形成半导体结构24，如图4所示。半导体材料可以包括能够通过选择性外延生长技术而形成的任何含Si半导体，例如Si、应变Si、SiGe、SiC、SiGeC或其组合。由于第二半导体层16被介电分隔件22所覆盖，不能从第二半导体层16进行半导体形核。相反，第一半导体层12的上表面被暴露于沟槽20内，使得半导体材料从第一半导体层12被暴露的上表面形核并生长，形成外延生长的半导体结构24。因此，半导体结构24采用第一半导体层12的晶体结构，因而具有与第一半导体层12相同的表面晶向。半导体结构24的一部分可以过生长到沟槽20的外部，如图4所示。
然后，对图4所示的结构实施平面化工艺，例如化学机械抛光(CMP)或研磨，使得半导体结构24的过生长的部分被除去，半导体结构24的残留部分与介电硬掩模层18基本上同平面，如图5所示。
接下来，实施选择性刻蚀步骤以选择性地除去相对于介电硬掩模层18和半导体基片24来说介电分隔件22的上部分。介电分隔件22因此被凹进，优选地位于第二半导体层16的上表面的之下且在绝缘层14的上表面之上，凹穴或间隙2形成于半导体结构和第二半导体层16之间，如图6所示。在本发明的优选但不是必要的实施例中，介电硬掩模层18包括氮化物或富氮氧氮化物(即，所含氮原子多于氧原子的化合物)，而介电分隔件22包括氧化物或富氧氧氮化物(即，所含氧原子多于氮原子的化合物)。以上述方式，可以利用刻蚀氧化物要显著快于氮化物或半导体的刻蚀化学试剂，例如HF或含HF溶液(例如，用去离子水缓冲的HF或稀释的HF)进行选择性刻蚀步骤。
在形成凹穴或间隙2之后，导电材料26被沉积在整个结构上。上述导电材料26不仅填充凹穴或间隙2，而且在介电硬掩模层18上形成导电层，如图7所示。导电材料26可以包括一种或多种掺杂半导体、金属、金属合金、金属硅化物、金属氮化物及其混合物或组合。优选地，导电材料26包括掺杂的含硅半导体材料，诸如，例如，掺杂多晶硅、α硅、或外延硅。更优选地，导电材料26包括掺杂多晶硅。
接下来，通过硅选择刻蚀工艺或形成氧化硅并紧接着进行氧化物选择刻蚀工艺的氧化步骤，多余的掺杂多晶硅材料26被从介电硬掩模层18上去除。然后除去介电硬掩模层18，如图8所示。由于半导体结构24具有与第一半导体层12相同的表面晶向，即，第一表面晶向，并且由于第二半导体层16具有第二、不同的表面晶向，如图8所示的基片结构构成具有不同表面晶向的不同区域的混合定向基片。
注意到多晶硅材料26的一部分保留在凹穴或间隙2内并形成嵌入混合定向基片内的导电连接器28，如图8所示。上述导电连接器28将半导体结构24与第二半导体层16电连接。此外，导电连接器28与基片表面一起被刻蚀，不会凸出到基片表面之上。
在对混合定向基片的上表面进行平面化后，在混合定向基片内形成隔离区30。该隔离区30隔离并限定第一器件区，该第一器件区包含具有第二半导体层16和位于第一半导体层12和第二器件区上的绝缘层14的SOI结构，其中第二器件区包括具有在第一半导体层12上外延生长的半导体结构24的体半导体结构。
隔离区30优选为可以利用为本领域技术人员所熟知的加工步骤容易地形成的浅槽隔离区，上述处理步骤可以包括，例如沟槽限定、刻蚀、对具有扩散阻挡层的沟槽选择地加衬、用沟槽介电体，例如氧化物填充沟槽。在沟槽填充后，可以对沟槽介电体进行平面化，可以进行任选的增密工艺步骤对沟槽介电体进行增密。
尽管如图8和9所示的具有或不具有隔离区30的混合定向基片包含SOI和体结构，本发明的混合定向基片不限于并且它们可以包括主要为体结构或主要为SOI结构，上述结构可以容易地通过使用用于形成区别于如上说描述的图2中所示的键合基片的不同层状结构而构建。
对于硅基混合定向基片而言，如上所描述的第一和第二晶向优选地选自包含{100}、{110}、{111}、{010}、{001}和{210}硅晶面的组。更优选地，第一和第二晶向中的一个为适合于后续n-FET在其上的形成的{100}硅表面，而另一个为适合于后续p-FET在其上的形成的{110}硅表面。或者，第一和第二晶向中的一个可以是{100}或{110}Si晶面，而另一个可以是{111}Si晶面。
然后，在上述混合定向基片的第一和第二器件区上可以分别形成n-FET和p-FET，如图10所示。具体而言，n-FET包括位于第一器件区的第二半导体层16内的源区NS和漏区ND。n-FET的沟道区(未显示)位于源和漏区NS和ND之间的第二半导体层16内，在沟道区(未显示)上提供了栅极导体NG。p-FET包括位于在第二器件区外延生长的半导体结构24内的源区PS和漏区PD，沟道区(未显示)位于源和漏区PS和PD之间，栅极导体PG位于沟道区(未显示)之上。
通过传统的CMOS加工步骤，可以容易地形成n-FET和p-FET，此处不再详细描述上述步骤，以避免使本发明难于理解。
嵌入的导电连接器28将n-FET的漏区ND与p-FET的源区PS电连接，如图10所示。以上述方式，在n-FET和p-FET之间形成独立的连接器不必要进行额外的加工步骤。此外，嵌入的导电连接器28不会凸出基片表面之上，这使得n-FET和p-FET之间的接触电阻降至最低。
在图5所示的第一平面化步骤中，外延生长的半导体结构24的上表面可以被刮擦或减薄，从而在第二器件区造成表面缺陷(通常数量在大约0.1到100个缺陷/cm2)，这将损害性地影响在其上形成的FET的器件性能。如图7所示，掺杂多晶硅材料26的后续沉积可以起到修复至少某些上述表面缺陷的作用。因此，表面缺陷具有小于介电硬掩模层18的厚度的深度。
尽管主要在平面FET器件结构方面提供上述描述，仅仅是为了简化以及说明目的，本发明不因此受到限制而是广泛地适用于其他器件结构，诸如具有提升的源/漏区的FETs或除FETs外的其他互补器件，伴有或没有修改和变更，可以根据此处所描述的原则容易地为本领域技术人员所决定。
注意，提供本发明的附图是用于说明目的，且不是按比例绘制的。
尽管参照具体实施例、特征以及方面在此对本发明进行了描述，要认识到本发明不能因此受到限制，而是在功用性上延伸到其他修改、变更、应用以及实施例上，因此所有的上述其他修改、变更、应用以及实施例将被认为在本发明的精神实质和范畴之内。

Claims (18)

1.一种半导体器件，包括：
半导体基片，其至少包括具有不同表面晶向的第一器件区和第二器件区；
介电分隔件，位于所述第一器件区和所述第二器件区之间，其中所述介电分隔件的上部分凹进而在所述第一器件区和所述第二器件区之间形成间隙，而所述介电分隔件的下部分保留在间隙中；
n型沟道场效应晶体管n-FET；以及
p型沟道场效应晶体管p-FET；
其中n-FET包括位于所述第一器件区和所述第二器件区中的一个内的源区、漏区以及沟道区，p-FET包括位于所述第一器件区和所述第二器件区中的另一个内的源区、漏区以及沟道区，并且n-FET和p-FET通过导电连接器电连接，其中所述导电连接器位于所述介电分隔件的下部分的顶部上填充所述间隙且位于所述第一器件区和所述第二器件区之间并被嵌入所述半导体基片内。
2.权利要求1的半导体器件，其中所述第一器件区和所述第二器件区中的一个包括绝缘体上半导体结构，以及其中所述第一器件区和所述第二器件区中的另一个包括体半导体结构。
3.权利要求1的半导体器件，其中所述第一器件区和所述第二器件区都包括绝缘体上半导体结构。
4.权利要求1的半导体器件，其中所述第一器件区和所述第二器件区都包括体半导体结构。
5.权利要求1的半导体器件，其中所述导电连接器将n-FET的漏区或源区与p-FET的源区或漏区电连接。
6.权利要求1的半导体器件，其中n-FET的源区、漏区以及沟道区位于具有{100}表面晶向的第一器件区内，以及其中p-FET的源区、漏区以及沟道区位于具有{110}表面晶向的第二器件区内。
7.一种用于制造半导体器件的方法，包括：
形成至少包括具有不同表面晶向的第一器件区和第二器件区的半导体基片，其中所述第一器件区和所述第二器件区通过位于半导体基片内两者之间的介电分隔件被彼此分开；
使介电分隔件的上部分凹进以在所述第一器件区和所述第二器件区之间形成间隙，其中所述介电分隔件的下部分保留在间隙中；
用导电材料填充该间隙，从而形成位于所述介电分隔件的下部分的顶部上且在所述第一器件区和所述第二器件区之间并被嵌入所述半导体基片内的导电连接器；以及
形成n-FET和p-FET，其中n-FET包括位于所述第一器件区和所述第二器件区中的一个内的源区、漏区和沟道区，其中p-FET包括位于所述第一器件区和所述第二器件区中的另一个内的源区、漏区和沟道区，以及其中n-FET和p-FET通过所述导电连接器被电连接。
8.权利要求7的方法，其中半导体基片的形成通过：
将一层或多层键合到具有第一表面晶向的第一半导体层，其中所述一层或多层至少包括具有第二、不同晶向的第二半导体层；
选择性地刻蚀所述一层或多层以形成至少一个开口，该开口延伸穿过所述一层或多层直到第一半导体层的上表面；
在所述至少一个开口的内侧壁上形成介电分隔件；
在第一半导体层的上表面上的至少一个开口内外延生长半导体结构，其中外延生长的半导体结构具有第一表面晶向；以及
对外延生长的半导体结构进行平面化以形成包括具有不同表面晶向的所述第一器件区和所述第二器件区的半导体基片，其中半导体结构的上表面被暴露在所述第一器件区，以及其中第二半导体层的上表面被暴露在所述第二器件区。
9.权利要求8的方法，其中所述一层或多层包括位于第二半导体层下的至少一个绝缘层，使得所述第二器件区包括被第二半导体层和该绝缘层限定的绝缘体上半导体结构。
10.权利要求8的方法，其中第一半导体层位于绝缘层之上，使得所述第一器件区包括被该半导体结构、第一半导体层和绝缘层限定的绝缘体上半导体结构。
11.权利要求7的方法，其中隔离区在间隙填充后且在n-FET和p-FET形成前紧邻所述第一器件区和所述第二器件区形成。
12.权利要求7的方法，其中所述导电连接器将n-FET的漏区或源区与p-FET的源区或漏区电连接。
13.权利要求7的方法，其中n-FET的源区、漏区以及沟道区位于具有{100}表面晶向的第一器件区内，以及其中p-FET的源区、漏区以及沟道区位于具有{110}表面晶向的第二器件区内。
14.一种半导体基片，包括：
具有不同表面晶向的第一器件区和第二器件区；
介电分隔件，位于所述第一器件区和所述第二器件区之间，其中所述介电分隔件的上部分凹进而在所述第一器件区和所述第二器件区之间形成间隙，而所述介电分隔件的下部分保留在间隙中；以及
导电连接器，位于所述介电分隔件的下部分的顶部上填充所述间隙且位于所述第一器件区和所述第二器件区之间并被嵌入所述半导体基片内。
15.权利要求14的半导体基片，其中所述第一器件区和所述第二器件区中的一个具有{100}表面晶向，以及其中所述第一器件区和所述第二器件区中的另一个具有{110}表面晶向。
16.一种制造半导体基片的方法，包括：
形成至少包括具有不同表面晶向的第一器件区和第二器件区的半导体基片，其中所述第一器件区和所述第二器件区通过位于半导体基片内两者之间的介电分隔件被彼此分开；
使介电分隔件的上部分凹进以在所述第一器件区和所述第二器件区之间形成间隙，其中所述介电分隔件的下部分保留在间隙中；以及
用导电材料填充该间隙，从而形成位于所述介电分隔件的下部分的顶部上且在所述第一器件区和所述第二器件区之间并被嵌入所述半导体基片内的导电连接器。
17.权利要求16的方法，其中所述半导体基片通过包括晶片键合、选择性刻蚀以及半导体外延生长的步骤被形成。
18.权利要求16的方法，其中所述第一器件区和所述第二器件区中的一个具有{100}表面晶向，以及其中所述第一器件区和所述第二器件区中的另一个具有{110}表面晶向。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7573104B2 (en) * 2006-03-06 2009-08-11 International Business Machines Corporation CMOS device on hybrid orientation substrate comprising equal mobility for perpendicular devices of each type
EP1873821B1 (en) * 2006-06-27 2015-11-11 STMicroelectronics Srl SOI device with contact trenches formed during epitaxial growing
DE102006046380B4 (de) * 2006-09-29 2011-03-24 Globalfoundries Inc. Verfahren zur Herstellung eines Feldeffekttransistors mit einem elastisch verspannten Kanalgebiet und Feldeffekttransistor
US7790528B2 (en) * 2007-05-01 2010-09-07 Freescale Semiconductor, Inc. Dual substrate orientation or bulk on SOI integrations using oxidation for silicon epitaxy spacer formation
EP2073267A1 (en) * 2007-12-19 2009-06-24 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Method of fabricating multi-gate semiconductor devices and devices obtained
US8546876B2 (en) 2008-03-20 2013-10-01 Micron Technology, Inc. Systems and devices including multi-transistor cells and methods of using, making, and operating the same
US7969776B2 (en) * 2008-04-03 2011-06-28 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
US8063440B2 (en) * 2009-05-28 2011-11-22 GM Global Technology Operations LLC Power electronics power module with imbedded gate circuitry
US8669155B2 (en) * 2010-09-03 2014-03-11 Institute of Microelectronics, Chinese Academy of Sciences Hybrid channel semiconductor device and method for forming the same
US8610172B2 (en) * 2011-12-15 2013-12-17 International Business Machines Corporation FETs with hybrid channel materials
CN103295878B (zh) * 2012-02-27 2016-05-25 中芯国际集成电路制造(上海)有限公司 一种多层纳米线结构的制造方法
US8916909B2 (en) 2012-03-06 2014-12-23 Infineon Technologies Austria Ag Semiconductor device and method for fabricating a semiconductor device
TWI566328B (zh) * 2013-07-29 2017-01-11 高效電源轉換公司 具有用於產生附加構件之多晶矽層的氮化鎵電晶體
US9437470B2 (en) 2013-10-08 2016-09-06 Cypress Semiconductor Corporation Self-aligned trench isolation in integrated circuits
US20150097224A1 (en) * 2013-10-08 2015-04-09 Spansion Llc Buried trench isolation in integrated circuits
CN106653676B (zh) * 2015-11-03 2019-12-24 中芯国际集成电路制造(上海)有限公司 衬底结构、半导体器件以及制造方法
US10062693B2 (en) * 2016-02-24 2018-08-28 International Business Machines Corporation Patterned gate dielectrics for III-V-based CMOS circuits
US10593600B2 (en) 2016-02-24 2020-03-17 International Business Machines Corporation Distinct gate stacks for III-V-based CMOS circuits comprising a channel cap
US10269803B2 (en) 2017-08-31 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid scheme for improved performance for P-type and N-type FinFETs
CN111769079B (zh) * 2020-07-15 2023-06-06 芯盟科技有限公司 半导体结构及其形成方法
FR3135825A1 (fr) * 2022-05-18 2023-11-24 X-Fab France SAS Procédé de fabrication de semi-conducteurs

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4922317A (en) * 1986-08-06 1990-05-01 Nissan Motor Company, Limited CMOS device having Schottky diode for latch-up prevention

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0024905B1 (en) * 1979-08-25 1985-01-16 Zaidan Hojin Handotai Kenkyu Shinkokai Insulated-gate field-effect transistor
US5264721A (en) * 1989-04-29 1993-11-23 Fujitsu Limited Insulated-gate FET on an SOI-structure
US5070388A (en) * 1990-01-19 1991-12-03 Harris Corporation Trench-resident interconnect structure
JP3017860B2 (ja) 1991-10-01 2000-03-13 株式会社東芝 半導体基体およびその製造方法とその半導体基体を用いた半導体装置
US5273921A (en) * 1991-12-27 1993-12-28 Purdue Research Foundation Methods for fabricating a dual-gated semiconductor-on-insulator field effect transistor
KR0137974B1 (ko) * 1994-01-19 1998-06-15 김주용 반도체 장치 및 그 제조방법
US7329923B2 (en) 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US7023055B2 (en) 2003-10-29 2006-04-04 International Business Machines Corporation CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding
US20050116290A1 (en) 2003-12-02 2005-06-02 De Souza Joel P. Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers
US6995456B2 (en) 2004-03-12 2006-02-07 International Business Machines Corporation High-performance CMOS SOI devices on hybrid crystal-oriented substrates
US7291886B2 (en) 2004-06-21 2007-11-06 International Business Machines Corporation Hybrid substrate technology for high-mobility planar and multiple-gate MOSFETs
US6972478B1 (en) 2005-03-07 2005-12-06 Advanced Micro Devices, Inc. Integrated circuit and method for its manufacture
US7439108B2 (en) * 2005-06-16 2008-10-21 International Business Machines Corporation Coplanar silicon-on-insulator (SOI) regions of different crystal orientations and methods of making the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4922317A (en) * 1986-08-06 1990-05-01 Nissan Motor Company, Limited CMOS device having Schottky diode for latch-up prevention

Also Published As

Publication number Publication date
US20120292668A1 (en) 2012-11-22
US20080064160A1 (en) 2008-03-13
US20090321794A1 (en) 2009-12-31
US8513779B2 (en) 2013-08-20
US7595232B2 (en) 2009-09-29
CN101140933A (zh) 2008-03-12
US8237247B2 (en) 2012-08-07

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