CN100536144C - 半导体器件、半导体器件的衬底结构及其形成方法 - Google Patents

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Abstract

本发明涉及包括具有一个或多个第一器件区域和一个或多个第二器件区域位于其上的基础半导体衬底的混合取向绝缘体上半导体(SOI)衬底结构。一个或多个第一器件区域包括具有第一半导体器件层位于其上的绝缘层。一个或多个第二器件区域包括具有第二半导体器件层位于其上的反掺杂的半导体层。第一和第二半导体器件层具有不同的结晶取向。优选，第一(或第二)器件区域为n-FET器件区域，而且所述第一半导体器件层具有提高电子迁移率的结晶取向，而所述第二(或第一)器件区域为p-FET器件区域，而且所述第二半导体器件层具有提高电子迁移率的不同的表面结晶取向。

Description

半导体器件、半导体器件的衬底结构及其形成方法
技术领域
本发明涉及具有混合表面取向并可用于形成互补金属氧化物半导体(CMOS)器件的绝缘体上半导体(SOI)衬底。更具体地，本发明涉及包括一个或多个具有适合于形成n沟道场效应晶体管(n-FET)的表面取向的器件区域和一个或多个具有适合于形成p沟道场效应晶体管(p-FET)的不同表面取向的器件区域的SOI衬底，以及用于形成此SOI衬底的方法。
背景技术
在本半导体技术中，例如n-FET和p-FET的CMOS器件通常制造在半导体晶片上，每个半导体晶片具有沿形成衬底的半导体材料(例如Si)的单组等效晶面中的一个取向的衬底表面。具体地说，大多数现如今的半导体器件制造在具有沿硅的{100}晶面的一个取向的晶体表面的硅晶片上。
公知电子沿硅的{100}晶面具有高迁移率，而空穴沿硅的{110}晶面具有高的迁移率。具体地说，沿{100}平面的空穴迁移率值大概比沿此平面的相应的电子迁移率值低约2到4倍。相反，沿{110}硅表面的空穴迁移率值是沿{100}硅表面的空穴迁移率值的约2倍，而沿{110}表面的电子迁移率相对于沿{100}表面的电子迁移率明显降低。
如从上面所述得出的，{110}硅表面适合于形成p-FET器件，因为沿{110}平面具有极佳的空穴迁移率，这会在p-FET中产生更高的驱动电流。然而，此表面完全不适合于形成n-FET器件。{100}硅表面反而适合于形成n-FET器件，因为{100}平面具有提高的电子迁移率，这在n-FET中导致了更高的驱动电流。
因此，优选形成具有不同表面取向(即，混合表面取向)的半导体衬底，以同时提供优化性能的n沟道和p沟道互补FET器件。
Doris等人的美国专利申请公开No.2004/0256700描述了一种通过晶片接合、蚀刻、和外延再生长形成的混合取向衬底。然而，只有一个此混合取向衬底包括的互补器件区域具有掩埋绝缘层和构成SOI结构，而其它互补器件区域不包括任何掩埋绝缘层而只构成体结构。
Min Yang等人(M.Yang.等人的Technical Digest of InternationalElectron Devices Meeting，pp.453，2003)描述了一种新颖的用于使用混合取向技术(HOT)的高性能CMOS的MOSFET结构，其中通过利用载流子迁移率取决于表面取向的特点在{110}表面取向上制造了p-FET而在{100}表面取向上制造了n-FET。然而，在Min Yang等人公开的HOT结构中，一类MOSFET在SOI上，而另一类在类体衬底上。
SOI衬底结构相对于它们的体衬底的优点是公知的，它包括但不局限于：减小结泄漏、减小结电容、减小短沟道效应、更好的器件性能、更高的封装密度、和更低的电压需求。
因此需要提供一种改进的混合取向衬底，该衬底具有配置为SOI结构的两种互补器件区域，用于进一步提升器件性能。
发明内容
本发明提供了一种改进的混合取向的衬底，它包括具有第一表面结晶取向和通过掩埋绝缘层获得的SOI结构的一个互补器件区域和具有第二、不同表面结晶取向和通过反掺杂的半导体层获得的假SOI结构的另一互补器件区域。
本发明的反掺杂的半导体层将半导体器件层与所述基础半导体衬底有效电隔离，并因此在所述另一互补器件区域处形成了浮置主体，它可与通过真SOI结构中的掩埋绝缘层形成的浮置主体相比拟。
一方面，本发明涉及一种衬底，包括：
基础半导体衬底，具有第一导电类型和第一结晶取向；
一个或多个第一器件区域，位于所述基础半导体衬底之上，其中所述一个或多个第一器件区域包括具有第一半导体器件层位于其上的绝缘层，以及所述第一半导体器件层具有与第一结晶取向不同的第二结晶取向；以及
一个或多个第二器件区域，位于所述基础半导体衬底之上，其中所述一个或多个第二器件区域包括具有第二半导体器件层位于其上的与第一导电类型相反的第二导电类型的反掺杂的半导体层，以及所述第二半导体器件层具有所述第一结晶取向。
优选所述第一和第二半导体器件层具有基本上齐平的上表面(即，具有小于±20nm的偏离)。
在本发明的一个具体实施例中，所述第一器件区域为n-FET器件区域，而所述第二器件区域为p-FET器件区域。如果所述基础半导体衬底、所述第一半导体器件层、和所述第二半导体器件层都包括单晶硅，优选所述第一结晶取向为硅的一个<110>取向；所述与第一结晶取向不同的第二结晶取向为硅的一个<100>取向；所述第一导电类型为p型；而所述与第一导电类型相反的第二的导电类型为n型。以此方式，所述n-FET和p-FET的器件性能都得以优化。
在本发明的另一个可选实施例中，所述第一器件区域为p-FET器件区域，而所述第二器件区域为n-FET器件区域。如果所述基础半导体衬底、所述第一半导体器件层、和所述第二半导体器件层都包括单晶硅，优选所述第一结晶取向为硅的一个<100>取向；所述与第一结晶取向不同的第二结晶取向为硅的一个<110>取向；所述第一导电类型为n型；而所述与第一导电类型相反的第二的导电类型为p型。以此方式，所述n-FET和p-FET的器件性能都得以优化。
在另一方面，本发明涉及一种半导体器件，包括位于如上所述的混合取向衬底的相应器件区域处的一个或多个n-FET和一个或多个p-FET。
在另一方面，本发明涉及一种方法，包括：
形成具有第一导电类型和第一结晶取向的基础半导体衬底；
在所述基础半导体衬底上形成绝缘层和与第一结晶取向不同的第二结晶取向的第一半导体器件层；
从所述基础半导体衬底的一个或多个区域选择性除去所述第一半导体器件层和所述绝缘层的一部分，由此形成一个或多个包括所述绝缘层和所述第一半导体器件的第一器件区域，和一个或多个不包括所述绝缘层和所述第一半导体器件层的第二器件区域，其中所述基础半导体衬底的上表面暴露于所述一个或多个第二器件区域处；
在所述一个或多个第二器件区域处的所述基础半导体衬底上外延生长反掺杂的半导体层，其中所述反掺杂的半导体层具有与第一导电类型相反的第二的导电类型；以及
在所述一个或多个第二器件区域处的所述反掺杂的半导体层上外延生长第二半导体器件层，其中所述第二半导体器件层具有所述第一导电类型和所述第一结晶取向。
优选但非必须地是，通过晶片接合将所述绝缘体层和所述第一半导体器件层接合到所述基础半导体衬底，并可以通过蚀刻选择性除去所述第一半导体器件层和所述绝缘体层的一部分。
此外，优选在选择性除去所述第一半导体器件层和所述绝缘层的一部分之后但在外延生长所述反掺杂的半导体层之前，沿所述绝缘层和所述第一半导体器件层的暴露侧壁形成介质隔离物。也优选在外延生长所述第二半导体器件层之后在所述第一和第二器件区域之间形成一个或多个隔离区域。
本发明的其它方面、特征和优点将在确保的公开和所附权利要求中更为明显。
附图说明
图1为根据本发明的一个实施例的CMOS电路的横截面图，它包括位于混合取向SOI衬底的不同器件区域中的n-FET和p-FET。
图2A-2C示出了根据本发明的一个实施例用于制造混合取向SOI衬底的示例性工艺步骤。
具体实施方式
在下面的描述中，阐述了许多具体细节，例如具体的结构、组成部分、材料、尺寸、工艺步骤和技术，以提供本发明的透彻理解。然而，本领域内的一般技术人员将发现，可以在没有这些具体细节的情况下实践本发明。此外，为了避免使本发明变得繁琐，没有详细描述公知的结构或工艺步骤。
应该理解，当作为层、区域或衬底的部分被称作在另一部分“上”或“之上”时，它可以直接在其它部分上面，或者也可以存在中间部分。相反，当有部分被称作“直接在另一部分上”或“直接在另一部分之上”时，不存在中间部分。同样应该理解，当有部分被称作在另一部分“下”或“之下”时，它可以直接在其它部分下面或之下，或者也可以存在中间部分。相反，当有部分被称作“直接在另一部分下”或“直接在另一部分之下”时，不存在中间部分。
在此使用的术语“反掺杂”指用与周围环境的导电类型相反的掺杂剂种类掺杂的结构。例如，当半导体衬底为p掺杂时，掩埋在此p掺杂的衬底中的n掺杂层被认为是反掺杂层。作为选择，当半导体衬底为n掺杂时，掩埋在n掺杂衬底中的p掺杂层被认为是反掺杂层。
本发明提供了混合取向的SOI衬底，它包括具有不同表面结晶取向的不同器件区域。更具体地，本发明的每个混合取向的SOI衬底包括位于基础半导体衬底之上的一个或多个第一器件区域和一个或多个第二器件区域。第一器件区域包括第一半导体器件层位于其上的绝缘层。第二器件区域包括第二半导体器件层位于其上的反掺杂的半导体层。第一和第二器件区域具有不同的表面结晶取向，因此使衬底成为了混合取向的衬底。此外，第一器件区域处的绝缘层和第二器件区域处的反掺杂的半导体层用于从基础半导体衬底电隔离第一和第二半导体器件层，因此形成了“浮置的”半导体主体，并使衬底成为了SOI或假SOI结构。
图1为根据本发明的一个实施例的CMOS电路的横截面图，它包括位于混合取向SOI衬底的不同器件区域中的n-FET和p-FET。
具体地，混合取向SOI结构10包括第一和第二器件区域20和40位于其上的基础半导体衬底12。
基础半导体衬底12可以包括任何单晶半导体材料，它们包括但不局限于：Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP、以及其它的III-V族或II-VI族化合物半导体。在本发明的一些实施例中，优选基础半导体衬底12有含Si的半导体材料，即，包括硅的半导体材料组成。用第一导电类型，即，p型或n型掺杂剂掺杂基础半导体衬底12或其在器件区域20处的至少一部分。此外，半导体衬底12具有第一结晶取向。在本发明的优选但非必须的实施例中，基础半导体衬底12包括单晶硅，而第一结晶取向选自硅的<100>、<110>、和<111>取向。
第一和第二器件区域20和40优选通过一个或多个隔离区域30相互隔离。隔离区域30可以是沟槽隔离区域或场氧化隔离区域。利用本领域内的技术人员公知的常规沟槽隔离工艺形成沟槽隔离区域。在形成沟槽隔离区域中可以使用例如光刻、蚀刻和用沟槽介质填充沟槽。或者，可以在沟槽填充之前在沟槽中形成衬里，可以在沟槽填充之后实施密化步骤，也可以在沟槽填充之后进行平面化工艺。可以利用所谓的硅的局部氧化工艺形成场氧化物。
一方面，第一器件区域20的每个包括顶部具有第一半导体器件层16的掩埋绝缘层14。以此方式，掩埋绝缘层14将第一半导体器件层16与基础半导体衬底12电隔离，由此在器件区域20处形成浮置主体并形成SOI结构。
掩埋绝缘层14可以包括任何适当的绝缘材料，它通常包括晶相或非晶相的氧化物、氮化物、或氧氮化物。通常，掩埋绝缘层14具有范围从约5nm到约300nm的厚度，而以从约50nm到约150nm更为典型。
第一半导体器件层16可以包括与基础半导体衬底12相同的半导体材料，或者它可以包括不同单晶半导体材料，选自Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP、以及其它的III-V族或II-VI族化合物半导体。第一半导体器件层16可以是掺杂的(n-或p-型掺杂剂)或未掺杂的，而它具有与基础半导体衬底12的第一结晶取向不同的第二结晶取向。在本发明的优选但非必须的实施例中，第一半导体器件层16包括单晶硅，不同的第二结晶取向选自硅的<100>、<110>、和<111>取向。通常，第一半导体器件层16具有范围从约5nm到约150nm的厚度，而以从约20nm到约70nm更为典型。
另一方面，第二器件区域40的每个包括在顶部具有第二半导体器件层17的反掺杂的半导体层15。优选反掺杂的半导体层15和第二半导体器件层17都包括与基础半导体衬底12相同的半导体材料并具有与基础衬底12相同的结晶取向(即，第一结晶取向)。用具有第一导电类型，即，p型或n型的掺杂剂掺杂第二半导体器件层17，而用具有第二、相反导电类型，即，n型或p型的掺杂剂掺杂反掺杂的半导体层15。以此方式，反掺杂的半导体层15起将第二半导体器件层17与基础半导体层12电隔离的作用，由此在器件区域40处形成浮置主体和假SOI结构，它可与器件区域20处的真SOI结构中通过掩埋绝缘层14形成的结构相比拟。
反掺杂的半导体层15的物理厚度的范围可以从约5nm到约150nm，而以从约10nm到约50nm更为典型。此外，优选层15具有范围从约1014/cm3到约1020/cm3的掺杂浓度，或更加优选从约1017/cm3到约1019/cm3。可以将任何适当导电类型的适合的掺杂剂种类用于掺杂层15。对于n型掺杂，可以使用例如磷、砷、和锑的掺杂剂种类。对于p型掺杂，可以使用例如硼、铝、镓、和铟的掺杂剂种类。
第二半导体层17的物理厚度的范围可以从约5nm到约150nm，而以从约20nm到约70nm更为典型。
可以提供可选的表面介质层18，以同时覆盖器件区域20和40处的第一和第二半导体器件层16和17。一部分此可选的表面介质层18(即，部分26)起作为用于一个FET器件的栅极介质的作用，而另一部分此表面介质层18(即，部分46)起作为用于另一个互补FET器件的栅极介质的作用。
结果，位于不同器件区域20和40处的具有基本上共平面的上表面的第一和第二半导体器件层16和17具有不同的结晶取向，并且可以轻易用于制造具有提高的器件性能的各个CMOS器件。
图1具体示出了两个互补FET器件(即，一个是n-FET而另一个是p-FET)，它们具有源极区域22和42、漏极区域24和44、栅极介质26和46、栅极导体28和48、和可选的侧壁隔离物29和49。互补FET器件的沟道区域位于第一和第二半导体器件层16和17中，分别在源极区域22和42与漏极区域24和44之间。因为第一和第二半导体器件层16和17具有不同的结晶取向，互补FET器件的沟道区域相应地具有不同的结晶取向，这些取向被排布和构建，以同时优化FET器件的器件性能。
对于具体实例，第一器件区域20包括n-FET器件，而第二器件区域40包括p-FET器件。在此实例中，优选第一半导体器件层16具有为硅的一个<100>方向的结晶取向，而基础衬底12和第二半导体器件层17都具有为硅的一个<110>方向的结晶取向。此外，基础衬底12和第二半导体器件层17都是p掺杂的，而反掺杂的半导体层15是n掺杂的。
对于另一个具体实例，第一器件区域20包括p-FET器件，而第二器件区域40包括n-FET器件。在此实例中，优选第一半导体器件层16具有为硅的一个<110>方向的结晶取向，而基础衬底12和第二半导体器件层17都具有为硅的一个<100>方向的结晶取向。此外，基础衬底12和第二半导体器件层17都是n掺杂的，而反掺杂的半导体层15是p掺杂的。
虽然上述具体实例使用硅的<100>和<110>方向作为混合衬底10的示例性结晶取向，但是可以理解，也可以在本发明的混合取向衬底中提供任何适当单晶半导体材料的结晶取向的任何其它适当组合，用于获得提高的器件性能。
使用晶片接合、选择性蚀刻、外延再生长、和就地掺杂技术，可以很容易地形成上述混合取向衬底。
图2A-2C示出了根据本发明地一个实施例的用于制造混合取向的SOI衬底的示例性工艺步骤。
首先参考图2A，它示出了包括基础半导体衬底12、掩埋绝缘层14、和第一半导体器件层16的接合衬底。基础半导体衬底12还可以在掩埋绝缘层14下面包括一个或多个附加的掩埋绝缘层(未示出)。
如上所述，用第一导电类型，即，p型或n型的掺杂剂种类掺杂基础半导体衬底12、或其至少一部分。此外，基础半导体衬底12具有第一结晶取向，而第一半导体器件层16具有第二、不同的结晶取向。
通过公知的晶片接合技术，将基础衬底12、掩埋绝缘层14、和第一半导体器件层16接合在一起。例如，可以通过首先将晶片层一个接一个紧密接触，给接触的晶片层选择性地施加外力，并接着在能够将这些层接合到一起的条件下加热这些晶片层，实现接合。可以在存在或不存在外力的情况下实施加热步骤。通常在温度范围从约200℃到约1050℃的温度下，在惰性氛围中进行加热步骤约2到约20小时的时间。更加优选在从约200℃到约400℃的温度下实施接合从约2到约20小时的时间。在本发明中也考虑室温接合。本发明中使用的术语“惰性氛围”表示其中采用了例如He、Ar、N2、Xe、Kr或其混合的惰性气体的气氛。在接合工艺期间使用的优选氛围为N2。
然后在图2A的接合衬底的预定部分上形成构图掩膜(未示出)，以保护一部分接合衬底，而留下另一部分未受保护的接合衬底。接合衬底的受保护部分限定了第一器件区域20，而接合衬底的未受保护部分限定了第二器件区域40。在一个实施例中，通过给第一半导体器件层16的整个上表面施加光致抗蚀剂掩膜在接合衬底的预定部分上形成构图掩膜。在施加光致抗蚀剂掩膜之后，通过光刻构图光致抗蚀剂掩膜，这包括将光致抗蚀剂暴露给照射图形并利用抗蚀剂显影液显影图形的步骤，以形成构图的掩膜。在另一个实施例中，构图的掩膜包括氮化物或氧氮化物，并利用光刻和蚀刻形成和构图。
在提供构图的掩膜并限定第一和第二器件区域20和40之后，整个结构要经过一个或多个蚀刻步骤，蚀刻步骤会选择性地除去第一半导体器件层16和掩埋绝缘层14的未受保护的部分，以在第二器件区域20处形成一个或多个沟槽，如图2B中所示。因此，基础半导体衬底12的上表面暴露在第二器件区域20处。
可以利用单蚀刻工艺或可采用多蚀刻步骤实施一个或多个蚀刻步骤。在本发明的此处使用的蚀刻可以包括例如反应离子蚀刻、离子束蚀刻、等离子体蚀刻或激光蚀刻的干蚀刻工艺，其中采用化学蚀刻剂的湿蚀刻工艺或其任何组合。在本发明的优选实施例中，使用反应离子蚀刻(RIE)选择性地除去第一半导体器件层16和掩埋绝缘层14的未受保护的部分。
蚀刻之后，第一半导体器件层16和掩埋绝缘层14的侧壁暴露在沟槽2中。因此，可以沿沟槽2中的第一半导体器件层16和掩埋绝缘层14的暴露的侧壁形成一个或多个介质衬里或隔离物3，如图2B中所示。介质衬里或隔离物3包括例如氧化物的介质材料，它们很容易通过淀积或蚀刻形成。
形成衬里或隔离物3之后，执行外延生长工艺以在而且只在第二器件区域40处的基础半导体衬底12的暴露的上表面上生长半导体材料，而第一器件区域20得到构图掩膜(未示出)的保护，构图掩膜阻止了第一器件区域处的外延生长。
优选外延生长的半导体材料与形成基础半导体衬底12的材料相同。因为此半导体材料直接生长在基础半导体衬底12的上表面上，以此它具有与基础衬底12一样的结晶取向(即，第一结晶取向)。
在外延生长工艺的第一阶段期间，实施就地掺杂以引入与基础衬底12具有相反导电类型的掺杂剂种类，由此形成具有与基础衬底12相同的结晶取向(即，第一结晶取向)但具有第二、相反导电性的反掺杂层15。优选通过化学气相淀积(CVD)实施就地掺杂。
在外延生长的第二、后续阶段期间，实施另一就地掺杂步骤，以引入具有与基础衬底12相同导电类型的掺杂剂种类，由此形成与基础衬底12具有相同结晶取向(即，第一结晶取向)和相同导电类型的第二半导体器件层17。作为选择，外延生长工艺的第二、后续阶段可以是无掺杂剂的，即，在外延生长工艺期间不把掺杂剂种类引入第二半导体器件层17，而在后面在外延生长工艺之后，通过离子注入把与基础衬底12具有相同导电类型的掺杂剂种类引入层17中。
在外延生长之后，整个结构要经过平面化工艺，例如化学机械抛光(CMP)或打磨，以使第一和第二器件区域20和40处的第一和第二半导体器件层16和17的上表面基本上在一个平面上。
需要注意，在此平面化工艺期间除去了覆盖第一器件区域20处的第一半导体器件层16的构图的掩膜(未示出)。作为选择，可以利用常规抗蚀剂剥离工艺在外延生长之后和平面化之前除去构图的掩膜(未示出)。
在提供基本平整的上表面之后，通常可以在第一和第二器件区域20和40之间形成例如浅沟槽隔离区的一个或多个隔离区域30(如图2C中所示)，以隔离不同的器件区域20和40。利用如上所述的常规工艺步骤形成隔离区30。
也可以通过例如氧化的热工艺，或通过例如化学气相淀积(CVD)、等离子体增强CVD、原子层淀积、化学溶液淀积及其它类似淀积工艺的常规淀积工艺，在第二半导体器件层17顶部形成表面介质层18(如图2C中所示)。表面介质层18可以包括氧化物、氮化物、氧氮化物或其它绝缘层，而且它优选具有从约3到约500nm的厚度，而更加优选从约5到约20nm的厚度。一部分此可选的表面介质层18可以起作为用于一个FET器件的栅极介质26的作用，而此可选的表面介质层18的另一部分起作为用于另一个、互补器件的栅极介质46的作用。
通过上述工艺形成的所得混合取向的衬底如图2C中所示。因此，第一和第二器件区域20和40包括具有不同结晶取向并都与基础衬底12电隔离的第一和第二半导体器件层16和17，由此同时在第一和第二器件区域20和40处形成浮置半导体主体。
接下来，可以实施常规CMOS工艺步骤，以形成如图1中所示的FET结构。这些CMOS工艺步骤在本领域内是公知的，并因此不在此详述。
需要注意，尽管图1-2C示意性地描绘了根据本发明的具体实施例的互补CMOS器件结构，但很清楚地是，本领域内的一般技术人员可以轻易修改此器件结构用于满足具体的与上面所述一致的应用需求。例如，尽管图1-2C中所示半导体衬底描绘了体基础半导体衬底12，但是应该看到，也可以将绝缘体上半导体(SOI)衬底用作用于实践本申请的基础衬底。此外，尽管最初通过图1-2C示出了用于形成p-FET和n-FET器件的单晶硅的{110}和{100}晶面，但是例如{111}、{211}、{311}、{511}、和{711}的单晶硅平面也可用在任何用于实践本发明的适当组合中。而且，其它具有非立方单元晶胞的单晶半导体衬底材料，例如具有六方单元晶胞的单晶氮化镓，也可用于制造本发明的CMOS器件，只要此类其它单晶半导体材料包括具有不同载流子迁移率值的不同组的晶面。本领域内的一般技术人员可以很容易的修改图1-2C中所示的器件结构，用于满足与本发明的精神和原则一致的其它衬底结构、晶体取向、或半导体材料。
尽管在此参考具体实施例、特征和方面描述了本发明，但是应该认识到，本发明个不受限制于它们，而在使用中囊括其它修改、变化、应用、和实施例，并因此认为所有这样的其它修改、变化、应用、和实施例在本发明的精神和范围之内。

Claims (20)

1.一种用于半导体器件的衬底结构，包括：
基础半导体衬底，具有第一导电类型和第一结晶取向；
一个或多个第一器件区域，位于所述基础半导体衬底之上，其中所述一个或多个第一器件区域包括具有第一半导体器件层位于其上的绝缘层，以及所述第一半导体器件层具有与第一结晶取向不同的第二结晶取向；以及
一个或多个第二器件区域，位于所述基础半导体衬底之上，其中所述一个或多个第二器件区域包括具有第二半导体器件层位于其上的与第一导电类型相反的第二导电类型的反掺杂的半导体层，以及所述第二半导体器件层具有所述第一结晶取向。
2.根据权利要求1的衬底结构，其中所述第一和第二半导体器件层具有基本上齐平的上表面。
3.根据权利要求1的衬底结构，还包括一个或多个在所述第一和第二器件区域之间的隔离区域。
4.根据权利要求1的衬底结构，还包括表面介质层，所述表面介质层同时覆盖了所述第一和第二器件区域处的所述第一和第二半导体器件层。
5.根据权利要求1的衬底结构，其中所述基础半导体衬底、所述第一半导体器件层、和所述第二半导体器件层都包括单晶硅。
6.根据权利要求5的衬底结构，其中所述第一器件区域为n沟道场效应晶体管(n-FET)器件区域，其中所述与第一结晶取向不同的第二结晶取向为硅的一个<100>取向，其中所述第二器件区域为p沟道场效应晶体管(p-FET)器件区域，其中所述第一结晶取向为硅的一个<110>取向。
7.根据权利要求5的衬底结构，其中所述第一器件区域为p沟道场效应晶体管(p-FET)器件区域，其中所述与第一结晶取向不同的第二结晶取向为硅的一个<110>取向，其中所述第二器件区域为n沟道场效应晶体管(n-FET)器件区域，其中所述第一结晶取向为硅的一个<100>取向。
8.根据权利要求1的衬底结构，其中所述第一器件区域中的所述绝缘层具有范围从5nm到300nm的厚度。
9.根据权利要求1的衬底结构，其中所述第二器件区域中的所述反掺杂的半导体层具有范围从5nm到100nm的厚度。
10.根据权利要求1的衬底结构，其中所述第一和第二半导体器件层每个具有范围从5nm到150nm的厚度。
11.根据权利要求1的衬底结构，其中所述反掺杂的半导体层具有范围从1014/cm3到1020/cm3的掺杂浓度。
12.一种半导体器件，包括：
权利要求1的所述衬底结构，其中所述基础半导体衬底、所述第一半导体器件层、和所述第二半导体器件层都包括单晶硅，其中所述第一结晶取向为硅的一个<110>取向，而所述与第一结晶取向不同的第二结晶取向为硅的一个<100>取向；
一个或多个n沟道场效应晶体管(n-FET)，位于所述一个或多个第一器件区域处；以及
一个或多个p沟道场效应晶体管(p-FET)，位于所述一个或多个第二器件区域处。
13.一种半导体器件，包括：
权利要求1的所述衬底结构，其中所述基础半导体衬底、所述第一半导体器件层、和所述第二半导体器件层都包括单晶硅，其中所述第一结晶取向为硅的一个<100>取向，而所述与第一结晶取向不同的第二结晶取向为硅的一个<110>取向；
一个或多个p沟道场效应晶体管(p-FETs)，位于所述一个或多个第一器件区域处；以及
一个或多个n沟道场效应晶体管(n-FETs)，位于所述一个或多个第二器件区域处。
14.一种用于形成半导体器件的衬底结构的方法，包括：
形成具有第一导电类型和第一结晶取向的基础半导体衬底；
在所述基础半导体衬底上形成绝缘层和与第一结晶取向不同的第二结晶取向的第一半导体器件层；
从所述基础半导体衬底的一个或多个区域选择性除去所述第一半导体器件层和所述绝缘层的一部分，由此形成一个或多个包括所述绝缘层和所述第一半导体器件的第一器件区域，和一个或多个不包括所述绝缘层和所述第一半导体器件层的第二器件区域，其中所述基础半导体衬底的上表面暴露于所述一个或多个第二器件区域处；
在所述一个或多个第二器件区域处的所述基础半导体衬底上外延生长反掺杂的半导体层，其中所述反掺杂的半导体层具有与第一导电类型相反的第二的导电类型；以及
在所述一个或多个第二器件区域处的所述反掺杂的半导体层上外延生长第二半导体器件层，其中所述第二半导体器件层具有所述第一导电类型和所述第一结晶取向。
15.根据权利要求14的方法，其中所述绝缘层和第一半导体器件层通过晶片接合，接合到所述基础半导体衬底。
16.根据权利要求14的方法，其中通过蚀刻选择性除去所述第一半导体器件层和所述绝缘层的一部分。
17.根据权利要求14的方法，还包括在选择性除去所述第一半导体器件层和所述绝缘层的一部分之后但在外延生长所述反掺杂的半导体层之前，沿所述绝缘层和所述第一半导体器件层的暴露侧壁形成介质隔离物。
18.根据权利要求14的方法，还包括在外延生长所述第二半导体器件层之后在所述第一和第二器件区域之间形成一个或多个隔离区域。
19.根据权利要求14的方法，其中所述基础半导体衬底、所述第一半导体器件层、和所述第二半导体器件层都包括单晶硅，其中所述第一结晶取向为硅的一个<110>取向，所述与第一结晶取向不同的第二结晶取向为硅的一个<100>取向，所述第一导电类型为p型，所述与第一导电类型相反的第二的导电类型为n型，所述方法还包括在所述一个或多个第一器件区域处形成一个或多个n-FET，以及在所述一个或多个第二器件区域处形成一个或多个p-FET。
20.根据权利要求14的方法，其中所述基础半导体衬底、所述第一半导体器件层、和所述第二半导体器件层都包括单晶硅，其中所述第一结晶取向为硅的一个<100>取向，所述与第一结晶取向不同的第二结晶取向为硅的一个<110>取向，所述方法还包括在所述一个或多个第一器件区域处形成一个或多个p-FET，以及在所述一个或多个第二器件区域处形成一个或多个n-FET。
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