CN101310386B - 用于高迁移率平面和多栅极mosfet的混合衬底技术 - Google Patents

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Abstract

一种混合衬底，其具有高迁移率表面以用于平面和/或多栅极金属氧化物半导体场效应晶体管(MOSFET)。混合衬底具有优选用于n-型器件的第一表面部分，和优选用于p-型器件的第二表面部分。由于混合衬底的每个半导体层中的适当表面和晶片平面取向，器件的所有栅极都取向在相同方向，且所有沟道都位于高迁移率表面上。本发明还提供制造混合衬底的方法以及在其上集成至少一个平面或多栅极MOSFET的方法。

Description

用于高迁移率平面和多栅极MOSFET的混合衬底技术
技术领域
本发明涉及互补金属氧化物半导体(CMOS)器件技术，尤其涉及CMOS结构和用于高性能CMOS应用的工艺。尤其是，本发明提供具有高迁移率表面的混合结构，用于平面和多栅极金属氧化物半导体场效应晶体管(MOSFET)。
背景技术
CMOS器件性能可以通过减少栅极长度和/或增加载流子迁移率来改善。为了减少栅极长度，器件结构必须具有良好的静电完整性。公知的是，单栅极超薄体MOSFET和例如FinFET和三栅极结构的多栅极MOSFET相比于常规体CMOS器件具有更好的静电特性。
美国公开2004 0266076A1公开了在同一晶片上集成平面超薄体SOIMOSFET和FinFET器件的工艺。根据该公开，通过包括以下步骤的方法制造所述结构：提供SOI结构，其包括至少位于埋层绝缘层上的顶部半导体层，所述顶部半导体层具有至少一个位于结构的FinFET区域中的构图硬掩模和至少一个位于结构的FET区域中的构图硬掩模；保护FET区域，并且修整FinFET区域中的至少一个构图硬掩模；蚀刻没有受到硬掩模保护的顶部半导体的暴露部分，停止在埋层绝缘层，所述蚀刻限定FinFET有源器件区域和FET有源器件区域，所述FinFET有源器件区域垂直于FET有源器件区域；保护FinFET有源器件区域，并细化FET有源器件区域，使得FET器件区域的高度低于FinFET有源器件区域的高度；在FinFET有源器件区域的每个暴露垂直表面上形成栅极介质，同时在FET器件区域的暴露水平表面上形成栅极介质；以及在栅极介质的每个暴露表面上形成构图栅极电极。
本申请中使用的所有术语“超薄”表示约小于等于30nm。本申请所使用术语“三栅极”表示包括鳍片的三个导电沟道、一个顶部表面以及两个垂直表面的三栅极器件。本发明所使用术语“FinFET”表示双栅极器件，其包括高但是薄的垂直沟道区域。
本领域已知，载流子迁移率取决于表面取向。例如，电子已知具有对(100)表面取向的高迁移率，而空穴已知具有对(110)表面取向的高迁移率。也就是说，(100)表面上的空穴迁移率值是该结晶取向上的相应的电子空穴迁移率的1/4-1/2。美国公开20040256700A1公开这样的方法，其中在相同晶片上集成这两个表面，从而在高迁移率表面上形成平面MOSFET。也就是说，在(100)表面上形成nFET并在(110)表面上形成pFET。根据该公开，通过晶片接合两个结晶取向不同的晶片、掩蔽、通过一个晶片蚀刻到另一个晶片以暴露其表面、以及再生长具有相同结晶取向的半导体材料作为暴露表面，提供了具有晶体取向不同的表面的混合衬底。
当在对准晶片平面(wafer flat)平行于<110>方向的标准(100)晶片上形成三栅极时，如果栅极取向为平行于晶片平面，则形成沟道的混合表面取向。参考例如图1A。该三栅极器件结构不能对n-型或者p-型MOSFET提供最佳的迁移率。最佳的n-型三栅极FET可以通过如下获得，在标准(100)晶片上制造n-型三栅极FET，所述标准(100)晶片的对准晶片平面平行于<110>方向，且栅极取向为与对准晶片平面成45度。参考例如图1B。可选的是，最佳的n-型三栅极FET可以通过如下获得，在(100)晶片上制造n-型三栅极FET，使得对准晶片平面平行于<100>方向，并且栅极取向平行于晶片平面。参考例如图1C。最佳的p-型三栅极FET可以通过如下获得，在(110)晶片上制造p-型三栅极FET，使得对准晶片平面平行于<110>方向，且栅极取向平行于对准晶片平面。参考例如图D。
目前，可以在(100)表面取向晶片上以45度角布局n-型FinFET和p-型FinFET，以获得高迁移率nFET和pFET，然而，使用目前的光刻技术，该布局不是优选的。而且，该方法不能同时提供高迁移率平面/多栅极nFET和pFET。取而代之的是，希望提供一种方法，其中nFET和pFET器件的栅极取向在相同方向，并且nFET和pFET的所有沟道都在高迁移率表面上。目前还没有可以达到该要求的现有技术。
因此，需要衬底结构和其制造方法以制造平面和/或者多栅极MOSFET，例如FinFET和三栅极MOSFET，其中所有沟道都取向在高迁移率表面上，并且栅极在相同方向。
发明内容
本发明提供一种混合衬底，其具有上表面，所述上表面具有结晶取向不同的区域，从而平面和/或多栅极MOSFET的所有沟道和栅极都取向相同的方向，其中n-型器件位于增强这种器件性能的表面取向上，并且p-型器件位于增强这种器件性能的表面取向上。也就是说，本发明提供混合衬底，其具有结晶取向不同的上表面，其中集成平面和/或多栅极MOSFET，从而其位于高迁移率表面上。通常，将n-型器件形成在(100)半导体表面上以优化器件性能，而将p-型器件形成在(110)半导体表面上以优化器件性能。
混合衬底具有不同的结晶取向，其中所有各器件的沟道和栅极可以取向为相同的方向，所述混合衬底可以都是SOI类的，或者可选的是，一个表面可以是体类的，而另一个表面可以是SOI类的。
本发明更宽泛的方面提供在其表面具有高迁移率结晶取向的混合衬底，其包括：
包括第二半导体层和再生长半导体层的表面，其中所述第二半导体层具有第二结晶取向，且再生长半导体层具有不同于第二结晶取向的第一结晶取向；
衬层或者隔层，其隔离至少所述第二半导体层和所述再生长半导体层；
位于所述第二半导体层下面的绝缘层；以及
位于所述绝缘层和所述再生长半导体层下面的第一半导体层，其中所述第一半导体层与再生长半导体层接触，具有与再生长半导体层相同的结晶取向，并且所述第一半导体层和所述第二半导体层每个包括相互对准的晶片平面。
除了上述混合衬底，本发明还涉及高迁移率结构，包括：
混合衬底，其具有包括第二半导体层和再生长半导体层的表面，其中所述第二半导体层具有第二结晶取向，并且再生长半导体层具有不同于第二结晶取向的第一结晶取向；衬层或者隔层，其隔离至少所述第二半导体层和所述再生长半导体层；位于所述第二半导体层下面的绝缘层；位于所述绝缘层和所述再生长半导体层下面的第一半导体层，其中所述第一半导体层与再生长半导体层接触，且具有与再生长半导体层相同的结晶取向；以及
在所述第二半导体层和所述再生长半导体层上的平面或多栅极MOSFET器件，其中所述器件具有取向相同的沟道和栅极，并且位于优化所述MOSFET器件的表面上。
本发明还提供形成上述混合衬底的方法以及在混合衬底上集成平面和/或多栅极MOSFET的方法。
通过以下步骤提供混合衬底：
形成一种结构，包括：具有第一晶片平面的第一结晶取向的第一半导体层、以及具有第二晶片平面的第二结晶取向的第二半导体层，其通过绝缘层隔离，其中所述第一结晶取向不同于第二结晶取向，且第二半导体层位于所述第一半导体层的上面，以及每个半导体层上的晶片平面与表面具有相同的结晶方向；
保护结构的第一部分以限定第一器件区域，而剩下结构的未保护的第二部分，所述结构的未保护部分限定第二器件区域；
蚀刻结构的所述未保护部分以暴露第一半导体层的表面；
再生长位于第一半导体层的所述暴露表面上的半导体材料，所述半导体材料的结晶取向与第一结晶取向相同；以及
平面化含半导体材料的结构，使得第二半导体层的上表面与半导体材料的上表面基本相平。
对于晶片平面平行于<110>方向的标准(100)晶片，将晶片旋转45度使得晶片平面以45度与晶片平面平行于<110>方向的(110)晶片对准。可选的是，将晶片平面平行于<100>方向的(100)晶片与晶片平面平行于<110>方向的(110)晶片对准。
在本发明的一些实施例中，通过在所述平面化步骤后进行离子注入和退火而形成埋层氧化物区域。
然后在第二和再生长半导体材料的上表面上形成平面和/或多栅极MOSFET。特别是，提供形成高迁移率半导体结构的方法，包括：
提供具有包括第二半导体层和再生长半导体层的表面的混合衬底，其中所述第二半导体层具有第二结晶取向，且再生长半导体层具有不同于第二结晶取向的第一结晶取向；衬层或者隔层，其隔离至少所述第二半导体层和所述再生长半导体层；绝缘层，其位于所述第二半导体层的下面；第一半导体层，其位于所述绝缘层和所述再生长半导体层的下面，其中所述第一半导体层与再生长半导体层接触，且具有与再生长半导体层相同的结晶取向；以及
在所述第二半导体层和所述再生长半导体层上形成平面或多栅极MOSFET，其中所述平面或多栅极MOSFET具有取向相同的沟道和栅极，并且位于优选用于所述MOSFET的表面上。
附图说明
图1A-1D示意示出在标准半导体晶片上制造的三栅极结构；
图2A-2I示意示出(通过截面图)本发明用于制造具有高迁移率表面的混合衬底的工艺步骤，在所述表面上形成有平面和/或多栅极MOSFET；
图3A-3B示意示出(通过3-D侧视图)可以用于本发明的初始衬底；
图4示意示出(通过俯视图)在本发明的混合衬底上制造平面和/或多栅极MOSFET后形成的结构；
具体实施方式
本发明提供用于高迁移率平面和/或多栅极MOSFET的混合衬底和形成混合衬底及其上的器件的方法，下面将通过参考本申请附图详细描述。
图2A示出本发明使用的初始衬底。如图所示，本发明的初始衬底10包括第一(即，底部)半导体层12、绝缘层14、以及第二(即，顶部)半导体层16。初始衬底还可以包括位于第一(即，底部)半导体层下面的可选半导体层(未示出)。在该可选初始衬底中，另一个绝缘层隔离第一(即，底部)半导体层和可选半导体层。
第一半导体层12由包括例如如下的任何半导体材料构成：Si、SiC、SiGe、SiGeC、Ge、Ge合金、GaAs、InAs、InP以及其它III/V或者II/VI化合物半导体。第一半导体层12还可以包括预制SOI衬底的绝缘体上硅(SOI)层或者分层半导体，例如，Si/SiGe。第一半导体层12还具有的特征在于，具有可以为(100)或者(110)的第一结晶取向。当第一半导体层12具有(110)取向时，提供在<110>方向的对准晶片平面。当第一半导体层12具有(100)晶体取向时，提供在<100>方向的对准晶片平面。第一半导体层可以是应变层、非应变层或者可以包括应变/非应变层组合。在优选实施例中，第一半导体层12是含Si衬底，其具有(110)取向，并且晶片平面在<110>方向。使用本领域技术人员熟知的标准技术在半导体层中形成晶片平面。
第一半导体层12的厚度可以根据用于形成如图2A所示的衬底的初始晶片而变化。然而，第一半导体层12通常具有约5nm至约200μm的厚度，从约5至约100nm的厚度更优选。
位于第一半导体层12和第二半导体层16之间的绝缘层14可以是氧化物、氮化物、氧氮化物或者其任意组合。优选，绝缘层14是氧化物。绝缘层14的厚度可以根据用于形成图2A中的衬底的初始晶片而变化。然而，绝缘层14通常具有约1至约500nm的厚度，约5至约100nm的厚度更优选。
第二半导体层16由包括例如如下的任何半导体材料构成：Si、SiC、SiGe、SiGeC、Ge、Ge合金、GaAs、InAs、InP以及其它III/V或者II/VI化合物半导体。第一半导体层16还可以包括预制SOI衬底的绝缘体上硅(SOI)层或者分层半导体，例如，Si/SiGe。第二半导体层16可以包括与第一半导体层12相同的半导体材料，不同的是，第二半导体层16具有与第一半导体层12不同的第二结晶取向。从而，第二半导体层16具有可以是(100)或者(110)的第二结晶取向，其不同于第一半导体层12的结晶取向。
当第一半导体层12具有(110)取向时，第二半导体层16将具有(100)取向。同样，当第一半导体层12具有(100)晶体取向时，第二半导体层16具有(110)结晶取向。第二半导体层16可以是应变层、非应变层或者可以包括应变/非应变层组合。优选，第二半导体层16是含Si层，其具有(100)晶体取向，且对准晶片平面在<100>方向。
第二半导体层16的厚度可以根据用于形成图2A所示的衬底的初始晶片而变化。然而，第二半导体层16通常具有约5至约500nm的厚度，约5至约100nm的厚度更优选。
通过层转化(layer transfer)工艺获得图2A所示的衬底10，在所述工艺中使用两个晶片和热接合。特别是，通过如下进行层转化：将两个晶片相互紧密接触，可选地对接触的晶片施加外部力，以及然后在可以接合两个晶片的条件下加热两个接触的晶片。
根据本发明，一个晶片包括至少第一半导体层12，而另一个晶片包括至少第二半导体层16。另外，至少一个晶片包括变成图2A所示的绝缘层14的绝缘层。在一些实施例中，两个晶片都可以包括绝缘层。在本发明中，通过半导体/绝缘接合或者绝缘/绝缘接合实现层转化。可以使用体半导体晶片、SOI晶片或者体和SOI组合。在一些实施例中，一个用于层转化的晶片包括注入区域，例如氢注入区域，其可以用于在层转化工艺中分离至少一个晶片的部分。
上述接触步骤不同于常规用于层转化的接触步骤之处在于，包括第二半导体层16的晶片从标准晶片配置(标准(100)晶片配置，具有平行于<110>方向的晶片平面)旋转45度。该旋转确保第二半导体层16的对准晶片平面以适当旋转与第一半导体层的对准晶片平面对准。参考例如图3A。可选的是，(100)晶片的晶片平面位于平行于<100>的方向、且与晶片平面平行于<110>方向(110)的晶片对准。参考例如图3B。该步骤可以确保在该混合衬底上制造的、包括平面和多栅极FET的MOSFET具有总是位于高迁移率面上的沟道。
可以在存在或不存在外部力的情况下进行层转化中的加热步骤。通常在惰性环境中、以约200℃至约1050℃进行约2至约20小时的加热步骤。更优选的是，在约200℃至约400℃的温度下进行接合。术语“惰性环境”表示不与任何半导体晶片反应的气氛。惰性环境的示意实例包括，例如，He、Ar、N2、Xe、Kr、或者其混合物。用于接合的优选环境为N2。
在层转化工艺之后，可以使用平面化工艺(未示出)以从一个半导体晶片除去一些材料。当在层转化工艺中使用两个SOI晶片时尤其使用平面化步骤。
然后，在图2A所示第二半导体层16上形成包括至少一个绝缘材料的衬垫叠层18i，从而提供图2B所示的结构。衬垫叠层18可以由氧化物、氮化物、氧氮化物或者其任意组合构成。在一个实施例中，例如，衬垫叠层18可以是在SiO2层上形成的Si3N4层。通过沉积工艺和/或者热生长工艺形成衬垫叠层18。沉积工艺包括，例如，化学气相沉积(CVD)、等离子体-增强化学气相沉积(PECVD)、原子层沉积、化学溶液沉积以及其它类似沉积工艺。热生长工艺包括氧化、氮化、氧氮化或者其组合。在上述优选衬垫叠层18中，通过氧化工艺形成SiO2层，以及通过沉积形成Si3N4。
衬垫叠层18可以具有根据使用的绝缘材料的类型以及叠层中的绝缘层数目而变化的厚度。优选，为了说明的目的，衬垫叠层18具有约1至约200nm的厚度，更通常为约5至约50nm的厚度。
然后在图2B所示结构的预定部分形成掩模(未示出)，从而保护结构的第一部分，而剩下结构的第二部分未受保护。结构的保护部分限定第一器件区域22，而结构的未保护部分限定第二器件区域24。例如图2C中示出各器件区域
在本发明的一个实施例中，通过首先对结构的整个表面施加光致抗蚀剂掩模，而在衬垫叠层18的预定部分形成掩模。在施加的光致抗蚀剂掩模后，通过光刻构图掩模，包括将光致抗蚀剂暴露到辐射图形和使用抗蚀剂显影剂显影图形的步骤。可选的是，当衬垫叠层18包括多个绝缘体且其中其上层是氮化物或者氧氮化物时，上层充当掩模，用于限定不同的器件区域。在该实施例中，通过光刻和蚀刻构图衬垫叠层18的上部氮化物或者氧氮化物层。在一些情况下，可以在限定第二器件区域之后除去衬垫叠层18的上部氮化物或者氧氮化物层。
在对图2B所示结构提供掩模(未示出)之后，对结构施加一个或者多个蚀刻步骤，从而暴露下面的第一半导体层12的表面。例如，图2C示出在进行一个或者多个蚀刻步骤、且去除掩模之后形成的所获结构。特别是，本发明这里使用的一个或者多个蚀刻步骤除去了衬垫叠层18的未保护部分、以及下面的第二半导体层16部分和隔离第一半导体层12与第二半导体层16的绝缘层14部分。
可以使用单个蚀刻工艺或者多个蚀刻步骤进行蚀刻。本发明这里使用的蚀刻可以包括例如反应离子蚀刻、离子束蚀刻、等离子体蚀刻或者激光蚀刻的干蚀刻工艺、其中使用化学蚀刻剂的湿蚀刻工艺、或者其任意组合。在本发明优选实施例中，使用反应离子蚀刻(RIE)来选择性地除去衬垫叠层18的未保护部分、第二半导体器件区域24中的第二半导体层16和绝缘层14。注意，蚀刻步骤提供具有侧壁21的开口20。尽管示出结构具有一个开口，本发明还设想其它结构，其中形成多个这样的开口。在该实施例，可以形成多个第二器件区域和多个第一器件区域。
在蚀刻之后，使用常规抗蚀剂剥离工艺从结构除去掩模，然后在暴露侧壁21上形成衬层或者隔层26。通过沉积和蚀刻形成衬层或者隔层26。衬层或者隔层26包括例如如下的绝缘材料：氧化物，氮化物，氧氮化物或者其任意组合。图2D示出在开口20每个侧壁21上的形成的包括衬层或隔层26的结构。
在形成衬层或者隔层26之后，在第一半导体层12的暴露表面上形成半导体材料28。根据本发明，半导体材料28具有与第一半导体层12的结晶取向相同的结晶取向。例如，在图2E中示出了所获结构。
半导体材料28可以包括任意含Si半导体，例如Si、应变Si、SiGe、SiC、SiGeC或者其组合，其可以使用选择性外延生长方法形成。在一些优选实施例中，半导体材料28由Si构成。在其它优选实施例中，半导体材料是位于弛豫SiGe合金层上的应变Si层。在本发明中，半导体材料28可以称为再生长半导体材料或者层。
然后，对图2E所示结构进行例如化学机械抛光(CMP)或者研磨的平面化工艺，从而半导体材料28的上表面基本与衬垫叠层18的上表面相平。例如图2F示出在进行第一平面化工艺之后形成的所获结构。
在第一平面化步骤之后，进行第二平面化步骤以提供图2G所示的平面结构。在图2G所示的结构中，第二平面化工艺从结构除去衬垫叠层18。在图2G所示的结构中，再生长半导体材料28具有与第二半导体层16的上表面共面的上表面。因此，这些平面化步骤暴露有源器件区域22、24，其中可以形成平面和/或多栅极MOSFET。
图2H示出可选的、且高度优选的本发明步骤，其中将氧离子30注入结构中，从而在结构中形成氧离子充裕的注入区域32。通过氧离子剂量为约1015至约5×1017原子/cm2的离子注入进行可选注入。在本发明中使用的离子剂量应该足以形成这样的注入区域32，其具有充分的氧离子浓度，所述氧离子在随后的高温退火步骤中可以转换成埋层氧化物区域。通常在第二半导体层16和再生长半导体层28中都形成注入区域32。在一些实施例中，可以使用掩蔽离子注入工艺，从而将氧离子注入第二半导体层16或者再生长半导体层28。后一实施例可以提供用于在结构中提供选择性埋层氧化物区域34的方法。尽管描述且示出了氧离子，但是可以使用其它离子形成离子注入充裕区域以随后转换成埋层绝缘区域。
图2I示出在进行高温退火步骤之后形成的结构。在图2I所示的结构中，标号34表示形成的埋层氧化物区域。注意，具有埋层氧化物区域34确保了器件区域22和24是SOI类的。高温退火步骤可以在惰性环境中进行，所述惰性环境例如为He、Ar、N2、Xe、Kr、Ne或者其混合物，或者在氧化环境中进行，其包括至少一种含氧气体，例如，O2、NO、N2O、臭氧、空气，或者其它含氧环境。可选的是，用于高温退火步骤的环境可以包括含氧气体和惰性气体的混合物。当环境包括含氧气体，埋层氧化物区域34可以包括热氧化物区域、以及表面氧化物，其通常从结构的暴露表面上剥离。
用于形成埋层氧化物区域34的高温退火步骤在约1000℃至约1400℃、更优选为约1200℃至约1300℃的温度进行。退火步骤可以进行通常在约60至约3000分钟范围内的可变时间。退火步骤可以在单个目标温度进行、或者使用不同升温和保温温度和时间的不同升温和保温循环。退火步骤可以是快速热退火(RTA)、激光退火，或者这里还可以设想其它能源例如电子束。可选的是，可以使用炉内退火。当使用炉内退火时，退火时间优选大于RTA的退火时间。
应该注意，图2G或者图2I所示混合衬底可以用于本发明中。图2I所示混合衬底优于图2G所示混合衬底，因为相比于图2G，器件都是SOI类的，且最上部器件区域包括超薄半导体层16或者28。
图4示出了在本发明的混合衬底上制造平面和/或多栅极MOSFET，例如三栅极MOSFET和/或FinFET之后形成的所获结构。在图4中，标号50表示每个器件的栅极且标号52表示平面和/或多栅极器件。根据本发明，在具有(100)表面取向的半导体表面(16，28)上形成n-器件，并在具有(110)表面取向半导体表面(16，28)上形成p-器件。而且，nFET和pFET的栅极都取向至相同的方向。制备混合取向衬底，使得n-器件的栅极取向至<100>方向，从而所有沟道都在(100)表面上(在鳍片顶部和两侧上)，且使得p-器件的栅极取向至<110>方向，从而所有沟道都在(110)表面上(在鳍片顶部和两侧上)。利用该工艺，可以制造高迁移率器件，使得所有器件沟道都在高迁移率面上且栅极都取向在相同方向。使用本领域技术人员熟知的技术制造平面和/或多栅极MOSFET。
例如，可以使用在美国公开2004 0266076A1中公开的工艺制造各器件。这里可以使用的在所述公开中描述的工艺包括：提供至少一个位于混合衬底的FinFET区域中的构图硬掩模和至少一个位于混合衬底的三栅极区域中的构图硬掩模；保护三栅极区域，并修整至少一个在所述FinFET区域中的构图硬掩模；蚀刻顶部半导体层16、28的未受硬掩模保护的暴露部分，且停止至埋层绝缘14或者埋层氧化物区域34的上表面，所述蚀刻限定FinFET有源器件区域和三栅极有源器件区域，所述FinFET有源器件区域垂直于三栅极有源器件区域；保护FinFET有源器件区域并薄化三栅极有源器件区域，使得三栅极器件区域的高度小于FinFET有源器件区域的高度；在FinFET有源器件区域的每个暴露垂直表面上形成栅极介质，而在三栅极器件区域的暴露水平表面上形成栅极介质；以及在栅极介质的每个暴露表面上形成构图栅极电极。
在FinFET和三栅极器件区域中的各材料和组成也是熟知的，因此这里未提供对其的详细讨论。例如，每个器件包括的栅极介质可以包括氧化物、氮化物、氧氮化物或者其任意组合。优选，栅极介质是氧化物，例如但不限于SiO2、Al2O2、钙钛矿氧化物、或者其它类似氧化物。栅极介质可以使用热氧化、氮化、或者氧氮化工艺形成。注意，FinFET有源器件包括在半导体层即16或38的一层的暴露垂直表面上形成的两种栅极介质，而多栅极器件可以适当地具有多种栅极介质。
栅极导体还存在于每种类型的器件中。栅极导体可以使用常规沉积工艺形成，例如化学气相沉积(CVD)、等离子体辅助CVD、蒸发、溅射、化学溶液沉积、或者原子层沉积。栅极导体可以包括多晶硅、例如W的单质金属、含一个或者多个单质金属的合金、硅化物、或者其叠层组合，例如多晶硅/W或者硅化物。
已经描述了衬底结构和其制造方法，以制造平面和/或多栅极MOSFET，例如FinFET和三栅极MOSFET，其中所有的沟道都取向在高迁移率表面上，且栅极具有相同方向。
可以在形成栅极之前或之后进行各种注入，包括例如阱注入、源/漏延伸注入、晕圈注入、源/漏扩散注入、栅极注入等。而且，本发明的结构还可以包括通过常规方法形成的抬升/源漏区域。其它工艺例如，BEOL(后段)工艺，也可以用于本发明中。
尽管本发明具体示出和描述了优选实施例，但是本领域技术人员可以理解，在不偏离本发明精神和范围下，可以进行形式和细节上的前述和其它变化。因此，本发明旨在不限于所述和示出的具体形式和细节，而是落入所附权利要求书的范围中。

Claims (43)

1.一种混合衬底，其在其表面上具有高迁移率结晶取向，所述混合衬底包括：
所述表面，其包括第二半导体层和再生长半导体层，其中所述第二半导体层具有第二结晶取向，而所述再生长半导体层具有不同于第二结晶取向的第一结晶取向；
衬层或者隔层，其隔离至少所述第二半导体层和所述再生长半导体层；
绝缘层，其位于所述第二半导体层的下面；以及
位于所述绝缘层和所述再生长半导体层的下面的第一半导体层，其中所述第一半导体层与再生长半导体层接触、且具有与再生长半导体层相同的结晶取向，而所述第一半导体层和所述第二半导体层每个都包括相互对准的晶片平面。
2.根据权利要求1的混合衬底，其中所述第一半导体层和所述第二半导体材料包括Si、SiC、SiGe、SiGeC、Ge、Ge合金、GaAs、InAs、InP、绝缘体上硅(SOI)层或者其它III/V和II/VI化合物半导体。
3.根据权利要求2的混合衬底，其中所述第一半导体层和所述第二半导体层包括Si。
4.根据权利要求1的混合衬底，其中所述第一半导体层包括Si，且所述第一结晶取向为(110)，所述晶片平面在<110>方向，并且所述第二半导体层包括Si，且所述第二结晶取向为(100)，所述晶片平面在<100>方向。
5.根据权利要求1的混合衬底，其中所述第一半导体层包括Si，且所述第一结晶取向为(100)，所述晶片平面在<100>方向，并且所述第二半导体层包括Si，且所述第二结晶取向为(110)，所述晶片平面在<110>方向。
6.根据权利要求1的混合衬底，其中所述再生长半导体层包括含Si半导体。
7.根据权利要求6的混合衬底，其中所述含Si半导体包括Si、应变Si、SiC、SiGeC或者其组合。
8.根据权利要求1的混合衬底，其中所述再生长半导体层包括Si，且结晶取向为(100)。
9.根据权利要求1的混合衬底，其中所述再生长半导体层包括Si，且结晶取向为(110)。
10.根据权利要求1的混合衬底，其中所述衬层或者隔层包括氧化物、氮化物、氧氮化物或者其任意组合。
11.根据权利要求1的混合衬底，其中所述绝缘层包括氧化物、氮化物、氧氮化物或者其组合。
12.根据权利要求1的混合衬底，还包括在所述第二半导体层或者所述再生长半导体层中至少一个中的埋层氧化物区域。
13.根据权利要求1的混合衬底，其中所述表面包括至少两个器件区域。
14.根据权利要求1的混合衬底，其中所述表面包括(100)结晶取向和(110)结晶取向。
15.根据权利要求14的混合衬底，其中所述(100)结晶取向的所述表面包括n-型平面或多栅极MOSFET器件，以及所述(110)结晶取向的所述表面包括p-型平面或多栅极MOSFET器件。
16.一种高迁移率结构，包括：
混合衬底，其包括：混合衬底的表面，其包括第二半导体层和再生长半导体层，其中所述第二半导体层具有第二结晶取向，而所述再生长半导体层具有不同于第二结晶取向的第一结晶取向；衬层或者隔层，其隔离至少所述第二半导体层和所述再生长半导体层；绝缘层，其位于所述第二半导体层的下面；位于所述绝缘层和所述再生长半导体层的下面的第一半导体层，其中所述第一半导体层与所述再生长半导体层接触、且具有与所述再生长半导体层相同的结晶取向；以及
至少一个平面或多栅极MOSFET器件，其同时位于所述第二半导体层和所述再生长半导体层上，其中所述器件具有这样的栅极，所述栅极的取向在相同方向、且位于用于所述MOSFET器件的表面上，其中所述MOSFET器件的所有沟道都在高迁移率表面上。
17.根据权利要求16的结构，其中所述第一半导体层和所述第二半导体材料包括Si、SiC、SiGe、SiGeC、Ge、Ge合金、GaAs、InAs、InP、绝缘体上硅(SOI)层或者其它III/V和II/VI化合物半导体。
18.根据权利要求17的结构，其中所述第一半导体层和所述第二半导体层包括Si。
19.根据权利要求16的结构，其中所述第一半导体层包括Si，且所述第一结晶取向为(110)，所述晶片平面在<110>方向，并且所述第二半导体层包括Si，且第二结晶取向为(100)，晶片平面在<100>方向。
20.根据权利要求16的结构，其中所述第一半导体层包括Si，且所述第一结晶取向为(100)，所述晶片平面在<100>方向，并且所述第二半导体层包括Si，且所述第二结晶取向为(110)，晶片平面在<110>方向。
21.根据权利要求16的结构，其中所述再生长半导体层包括含Si半导体。
22.根据权利要求21的结构，其中所述含Si半导体包括Si、应变Si、SiC、SiGeC或者其组合。
23.根据权利要求16的结构，其中所述再生长半导体层包括Si，且结晶取向为(100)。
24.根据权利要求16的结构，其中所述再生长半导体层包括Si，且结晶取向为(110)。
25.根据权利要求16的结构，其中所述衬层或者隔层包括氧化物、氮化物、氧氮化物或者其任意组合。
26.根据权利要求16的结构，其中所述绝缘层包括氧化物、氮化物、氧氮化物或者其组合。
27.根据权利要求16的结构，还包括在所述第二半导体层或者所述再生长半导体层中至少一个中的埋层氧化物区域。
28.根据权利要求16的结构，其中所述混合衬底的表面包括至少两个器件区域。
29.根据权利要求16的结构，其中所述混合衬底的表面包括(100)结晶取向和(110)结晶取向。
30.根据权利要求29的结构，其中所述(100)结晶取向的所述表面包括n-型平面或多栅极MOSFET器件，以及所述(110)结晶取向的所述表面包括p-型平面或多栅极MOSFET器件。
31.一种形成混合衬底的方法，其通过以下步骤实现：
形成一种结构，所述结构包括具有第一晶片平面的第一结晶取向的第一半导体层、和具有第二晶片平面的第二结晶取向的第二半导体层，其通过绝缘层隔离，
其中所述第一结晶取向不同于第二结晶取向，且所述第二半导体层位于所述第一半导体层的上面，且在每个半导体层上的晶片平面具有与表面相同的结晶方向；保护所述结构的第一部分，以限定第一器件区域，而剩下所述结构的第二部分未受保护，所述结构的未保护部分限定第二器件区域；
蚀刻所述结构的未保护部分，以暴露所述第一半导体层的表面；
在所述第一半导体层的所述暴露表面上再生长半导体材料，所述半导体材料具有的结晶取向与第一结晶取向相同；
平面化所述含半导体材料的结构，使得所述第二半导体层的上表面基本与所述半导体材料的上表面相平。
32.根据权利要求31的方法，其中所述形成结构包括层转化工艺。
33.根据权利要求32的方法，其中所述层转化工艺包括使两个晶片相互紧密接触，并加热所述接触晶片。
34.根据权利要求33的方法，其中所述加热在惰性气体环境中进行。
35.根据权利要求33的方法，其中所述加热在200℃至1050℃进行2至20小时的时间。
36.根据权利要求31的方法，其中在所述保护步骤之前，在所述结构的上面形成衬垫叠层。
37.根据权利要求31的方法，其中所述保护步骤包括光刻和蚀刻。
38.根据权利要求31的方法，其中所述再生长步骤包括选择性外延生长方法。
39.根据权利要求31的方法，还包括在开口中的侧壁上形成衬层或者隔层，所述开口在所述蚀刻所述结构的未保护部分期间形成。
40.根据权利要求31的方法，其中所述平面化包括化学机械抛光或者研磨。
41.根据权利要求31的方法，还包括在所述第二半导体层和所述再生长半导体材料上形成至少一个平面或多栅极MOSFET。
42.根据权利要求41的方法，其中在具有(100)结晶取向的表面上形成n-型MOSFET，且在具有(110)结晶取向的表面上形成p-型MOSFET。
43.一种形成高迁移率半导体结构的方法，包括：
提供混合衬底，所述混合衬底包括：包括第二半导体层和再生长半导体层的表面层，其中所述第二半导体层具有第二结晶取向，而所述再生长半导体层具有不同于第二结晶取向的第一结晶取向；衬层或者隔层，其隔离至少所述第二半导体层和所述再生长半导体层；绝缘层，其位于所述第二半导体层的下面；第一半导体层，其位于所述绝缘层和所述再生长半导体层的下面，其中所述第一半导体层与所述再生长半导体层接触、且具有与所述再生长半导体层相同的结晶取向；以及在所述第二半导体层和所述再生长半导体层上形成至少一个平面或多栅极MOSFET，其中所述至少一个平面或多栅极MOSFET具有取向相同的沟道和栅极、且位于用于所述MOSFET的表面上，其中所述MOSFET器件的所有沟道都在高迁移率表面上。
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Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7049662B2 (en) * 2003-11-26 2006-05-23 International Business Machines Corporation Structure and method to fabricate FinFET devices
KR100585131B1 (ko) * 2004-02-20 2006-06-01 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
AU2005252662B2 (en) * 2004-06-03 2011-08-18 Isis Pharmaceuticals, Inc. Double strand compositions comprising differentially modified strands for use in gene modulation
US7291886B2 (en) * 2004-06-21 2007-11-06 International Business Machines Corporation Hybrid substrate technology for high-mobility planar and multiple-gate MOSFETs
US7042009B2 (en) * 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7253034B2 (en) * 2004-07-29 2007-08-07 International Business Machines Corporation Dual SIMOX hybrid orientation technology (HOT) substrates
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7332439B2 (en) 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
KR101090253B1 (ko) * 2004-10-06 2011-12-06 삼성전자주식회사 박막 트랜지스터 표시판 및 이를 포함하는 액정 표시 장치
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7235433B2 (en) * 2004-11-01 2007-06-26 Advanced Micro Devices, Inc. Silicon-on-insulator semiconductor device with silicon layers having different crystal orientations and method of forming the silicon-on-insulator semiconductor device
US7141457B2 (en) * 2004-11-18 2006-11-28 International Business Machines Corporation Method to form Si-containing SOI and underlying substrate with different orientations
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7348610B2 (en) * 2005-02-24 2008-03-25 International Business Machines Corporation Multiple layer and crystal plane orientation semiconductor substrate
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7190050B2 (en) * 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
US20070010070A1 (en) * 2005-07-05 2007-01-11 International Business Machines Corporation Fabrication of strained semiconductor-on-insulator (ssoi) structures by using strained insulating layers
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7524707B2 (en) * 2005-08-23 2009-04-28 Freescale Semiconductor, Inc. Modified hybrid orientation technology
US7352034B2 (en) * 2005-08-25 2008-04-01 International Business Machines Corporation Semiconductor structures integrating damascene-body FinFET's and planar devices on a common substrate and methods for forming such semiconductor structures
US7456058B1 (en) * 2005-09-21 2008-11-25 Advanced Micro Devices, Inc. Stressed MOS device and methods for its fabrication
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US7575975B2 (en) * 2005-10-31 2009-08-18 Freescale Semiconductor, Inc. Method for forming a planar and vertical semiconductor structure having a strained semiconductor layer
US7615806B2 (en) 2005-10-31 2009-11-10 Freescale Semiconductor, Inc. Method for forming a semiconductor structure and structure thereof
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7573104B2 (en) * 2006-03-06 2009-08-11 International Business Machines Corporation CMOS device on hybrid orientation substrate comprising equal mobility for perpendicular devices of each type
JP2007288142A (ja) * 2006-03-24 2007-11-01 Sanyo Electric Co Ltd 半導体装置
US7566949B2 (en) * 2006-04-28 2009-07-28 International Business Machines Corporation High performance 3D FET structures, and methods for forming the same using preferential crystallographic etching
JP2007329295A (ja) * 2006-06-08 2007-12-20 Hitachi Ltd 半導体及びその製造方法
US7893493B2 (en) * 2006-07-10 2011-02-22 International Business Machines Corproation Stacking fault reduction in epitaxially grown silicon
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US7595232B2 (en) 2006-09-07 2009-09-29 International Business Machines Corporation CMOS devices incorporating hybrid orientation technology (HOT) with embedded connectors
US7569857B2 (en) * 2006-09-29 2009-08-04 Intel Corporation Dual crystal orientation circuit devices on the same substrate
US7482209B2 (en) * 2006-11-13 2009-01-27 International Business Machines Corporation Hybrid orientation substrate and method for fabrication of thereof
US20080128797A1 (en) * 2006-11-30 2008-06-05 International Business Machines Corporation Structure and method for multiple height finfet devices
US20080169535A1 (en) * 2007-01-12 2008-07-17 International Business Machines Corporation Sub-lithographic faceting for mosfet performance enhancement
US7750406B2 (en) * 2007-04-20 2010-07-06 International Business Machines Corporation Design structure incorporating a hybrid substrate
US7651902B2 (en) * 2007-04-20 2010-01-26 International Business Machines Corporation Hybrid substrates and methods for forming such hybrid substrates
US8389099B1 (en) 2007-06-01 2013-03-05 Rubicon Technology, Inc. Asymmetrical wafer configurations and method for creating the same
US7776679B2 (en) * 2007-07-20 2010-08-17 Stmicroelectronics Crolles 2 Sas Method for forming silicon wells of different crystallographic orientations
JP2009054705A (ja) * 2007-08-24 2009-03-12 Toshiba Corp 半導体基板、半導体装置およびその製造方法
US20090057816A1 (en) 2007-08-29 2009-03-05 Angelo Pinto Method to reduce residual sti corner defects generated during spe in the fabrication of nano-scale cmos transistors using dsb substrate and hot technology
EP2073267A1 (en) * 2007-12-19 2009-06-24 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Method of fabricating multi-gate semiconductor devices and devices obtained
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US8241970B2 (en) 2008-08-25 2012-08-14 International Business Machines Corporation CMOS with channel P-FinFET and channel N-FinFET having different crystalline orientations and parallel fins
FR2935539B1 (fr) * 2008-08-26 2010-12-10 Commissariat Energie Atomique Circuit cmos tridimensionnel sur deux substrats desalignes et procede de realisation
JP2010266490A (ja) * 2009-05-12 2010-11-25 Sony Corp 表示装置
US8138543B2 (en) 2009-11-18 2012-03-20 International Business Machines Corporation Hybrid FinFET/planar SOI FETs
US8125007B2 (en) * 2009-11-20 2012-02-28 International Business Machines Corporation Integrated circuit including FinFET RF switch angled relative to planar MOSFET and related design structure
US8940589B2 (en) 2010-04-05 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Well implant through dummy gate oxide in gate-last process
CN102543744B (zh) * 2010-12-29 2014-12-24 中芯国际集成电路制造(北京)有限公司 晶体管及其制作方法
US20130175618A1 (en) 2012-01-05 2013-07-11 International Business Machines Corporation Finfet device
US9817928B2 (en) 2012-08-31 2017-11-14 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US9190346B2 (en) 2012-08-31 2015-11-17 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US8847324B2 (en) 2012-12-17 2014-09-30 Synopsys, Inc. Increasing ION /IOFF ratio in FinFETs and nano-wires
US9379018B2 (en) 2012-12-17 2016-06-28 Synopsys, Inc. Increasing Ion/Ioff ratio in FinFETs and nano-wires
US8785284B1 (en) 2013-02-20 2014-07-22 International Business Machines Corporation FinFETs and fin isolation structures
US9525053B2 (en) 2013-11-01 2016-12-20 Samsung Electronics Co., Ltd. Integrated circuit devices including strained channel regions and methods of forming the same
US9123585B1 (en) 2014-02-11 2015-09-01 International Business Machines Corporation Method to form group III-V and Si/Ge FINFET on insulator
US9129863B2 (en) 2014-02-11 2015-09-08 International Business Machines Corporation Method to form dual channel group III-V and Si/Ge FINFET CMOS
US9263586B2 (en) 2014-06-06 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum well fin-like field effect transistor (QWFinFET) having a two-section combo QW structure
KR102351550B1 (ko) * 2014-12-23 2022-01-17 인텔 코포레이션 측벽 라이너를 갖는 핀 구조를 형성하는 장치 및 방법
WO2016200971A1 (en) 2015-06-08 2016-12-15 Synopsys, Inc. Substrates and transistors with 2d material channels on 3d geometries
US10177046B2 (en) 2017-02-17 2019-01-08 International Business Machines Corporation Vertical FET with different channel orientations for NFET and PFET
US10269803B2 (en) 2017-08-31 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid scheme for improved performance for P-type and N-type FinFETs
US10796969B2 (en) * 2018-09-07 2020-10-06 Kla-Tencor Corporation System and method for fabricating semiconductor wafer features having controlled dimensions
US10879311B2 (en) * 2019-02-08 2020-12-29 International Business Machines Corporation Vertical transport Fin field effect transistors combined with resistive memory structures
KR20220058042A (ko) 2020-10-30 2022-05-09 삼성전자주식회사 반도체 웨이퍼 및 그 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050116290A1 (en) * 2003-12-02 2005-06-02 De Souza Joel P. Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03285351A (ja) * 1990-04-02 1991-12-16 Oki Electric Ind Co Ltd Ｃｍｉｓ型半導体装置およびその製造方法
JPH04372166A (ja) * 1991-06-21 1992-12-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH0590117A (ja) * 1991-09-27 1993-04-09 Toshiba Corp 単結晶薄膜半導体装置
JP3017860B2 (ja) * 1991-10-01 2000-03-13 株式会社東芝 半導体基体およびその製造方法とその半導体基体を用いた半導体装置
US5399507A (en) * 1994-06-27 1995-03-21 Motorola, Inc. Fabrication of mixed thin-film and bulk semiconductor substrate for integrated circuit applications
FR2785087B1 (fr) * 1998-10-23 2003-01-03 St Microelectronics Sa Procede de formation dans une plaquette de silicium d'un caisson isole
US6180486B1 (en) * 1999-02-16 2001-01-30 International Business Machines Corporation Process of fabricating planar and densely patterned silicon-on-insulator structure
JP2002134374A (ja) * 2000-10-25 2002-05-10 Mitsubishi Electric Corp 半導体ウェハ、その製造方法およびその製造装置
US6967351B2 (en) * 2001-12-04 2005-11-22 International Business Machines Corporation Finfet SRAM cell using low mobility plane for cell stability and method for forming
US6657259B2 (en) * 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
JP4265882B2 (ja) * 2001-12-13 2009-05-20 忠弘 大見 相補型ｍｉｓ装置
JP4294935B2 (ja) * 2002-10-17 2009-07-15 株式会社ルネサステクノロジ 半導体装置
US7329923B2 (en) 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US6911383B2 (en) * 2003-06-26 2005-06-28 International Business Machines Corporation Hybrid planar and finFET CMOS devices
US7023055B2 (en) * 2003-10-29 2006-04-04 International Business Machines Corporation CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding
US7087965B2 (en) * 2004-04-22 2006-08-08 International Business Machines Corporation Strained silicon CMOS on hybrid crystal orientations
US7208815B2 (en) * 2004-05-28 2007-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS logic gate fabricated on hybrid crystal orientations and method of forming thereof
US7291886B2 (en) * 2004-06-21 2007-11-06 International Business Machines Corporation Hybrid substrate technology for high-mobility planar and multiple-gate MOSFETs
US20070040235A1 (en) * 2005-08-19 2007-02-22 International Business Machines Corporation Dual trench isolation for CMOS with hybrid orientations

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050116290A1 (en) * 2003-12-02 2005-06-02 De Souza Joel P. Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
YANG M ET AL.HIGH PERFORMANCE CMOS FABRICATED ON HYBRID SUBSTRATE WITH DIFFERENT CRYSTAL ORIENTATIONS.《IEEE，INTERNATIONAL ELCTRON DEVICES MEETING 2003.IEDM.TECHNICAL DIGEST.》.IEEE,2003,PAGES 453-456. *

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Publication number Publication date
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