JP5367264B2 - 高移動度プレーナおよび複数ゲートのｍｏｓｆｅｔのためのハイブリッド基板、基板構造およびその基板を形成する方法 - Google Patents

高移動度プレーナおよび複数ゲートのｍｏｓｆｅｔのためのハイブリッド基板、基板構造およびその基板を形成する方法 Download PDF

Info

Publication number
JP5367264B2
JP5367264B2 JP2007518159A JP2007518159A JP5367264B2 JP 5367264 B2 JP5367264 B2 JP 5367264B2 JP 2007518159 A JP2007518159 A JP 2007518159A JP 2007518159 A JP2007518159 A JP 2007518159A JP 5367264 B2 JP5367264 B2 JP 5367264B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
hybrid substrate
semiconductor
crystallographic direction
crystallographic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007518159A
Other languages
English (en)
Other versions
JP2008513973A (ja
JP2008513973A5 (ja
Inventor
ドリス、ブルース、ビー
ユン、メイケイ
ノーヴァク、エドワード、ジェイ
ヤン、ミン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Microsoft Corp
Original Assignee
Microsoft Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Microsoft Corp filed Critical Microsoft Corp
Publication of JP2008513973A publication Critical patent/JP2008513973A/ja
Publication of JP2008513973A5 publication Critical patent/JP2008513973A5/ja
Application granted granted Critical
Publication of JP5367264B2 publication Critical patent/JP5367264B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Description

本発明は、相補型金属酸化膜半導体（ＣＭＯＳ）デバイス技術に関し、とりわけ、高性能ＣＭＯＳアプリケーションで使用するためのＣＭＯＳ構造およびプロセスに関する。具体的に言えば、本発明は、プレーナ（planar）および複数ゲートの金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）で使用するための高移動度（high-mobility）面を有するハイブリッド基板を提供する。
ＣＭＯＳデバイス性能は、ゲート長を減少させること、あるいはキャリア（carrier）移動度を上げること、またはその両方によって向上させることができる。ゲート長を減少させるためには、デバイス構造が良好な静電整合性を有していなければならない。単一ゲートの極薄ボディＭＯＳＦＥＴ、ならびにＦｉｎＦＥＴおよびトライゲート（tri-gate）構造などの複数ゲートＭＯＳＦＥＴは、従来のバルクＣＭＯＳデバイスに比べて、より良好な静電特性を有することが知られている。
米国特許出願公開（Publication）第２００４ ０２６６０７６Ａ１号は、プレーナ極薄ボディＳＯＩ ＭＯＳＦＥＴとＦｉｎＦＥＴデバイスとの両方を同じウェハ上に集積させるためのプロセスを開示している。この開示によれば、この構造は、埋没（buried）絶縁層上に位置する少なくとも最上位の半導体層を備えるＳＯＩ構造を提供するステップであって、この最上位半導体層が、構造のＦｉｎＦＥＴ領域内に位置する少なくとも１つのパターン化ハード・マスクと、構造のＦＥＴ領域内に位置する少なくとも１つのパターン化ハード・マスクとを有する、提供するステップと、ＦＥＴ領域を保護し、ＦｉｎＦＥＴ領域内の少なくとも１つのパターン化ハード・マスクをトリミングするステップと、埋没絶縁層上に留まるハード・マスクによって保護されない最上位半導体の露光部分をエッチングするステップであって、このエッチングはＦｉｎＦＥＴアクティブ・デバイス領域およびＦＥＴアクティブ・デバイス領域を画定し、ＦｉｎＦＥＴアクティブ・デバイス領域はＦＥＴアクティブ・デバイス領域に対して垂直である、エッチングするステップと、ＦｉｎＦＥＴアクティブ・デバイス領域を保護し、ＦＥＴデバイス領域の高さがＦｉｎＦＥＴアクティブ・デバイス領域の高さよりも低くなるようにＦＥＴアクティブ・デバイス領域を薄くするステップと、ＦＥＴデバイス領域の露光された水平面上にゲート誘電体を形成しながら、ＦｉｎＦＥＴアクティブ・デバイス領域の露光された各垂直面上にゲート誘電体を形成するステップと、ゲート誘電体の露光された各表面上にパターン化ゲート電極を形成するステップと、を含む方法によって製造される。
「極薄」という用語は、本明細書全体を通じて、約３０ｎｍまたはそれ未満の薄さを表すために使用される。「トライゲート」という用語は、本明細書全体を通じて、Ｆｉｎの１つの最上位面および２つの垂直面という３つの導電性チャネルを備えるトライゲート・デバイスを表すために使用される。「ＦｉｎＦＥＴ」という用語は、本明細書全体を通じて、高さはあるがそれでもなお薄い垂直チャネル領域を備えるダブルゲート・デバイスを表すために使用される。
当技術分野では、キャリア移動度が表面の方向に依存することが知られている。たとえば、電子は（１００）面の方向の場合は高移動度を有することが知られているが、ホールは（１１０）面の方向の場合に高移動度を有することが知られている。すなわち、（１００）面上のホール移動度値は、この結晶学的（crystallographic）方向に関して対応する電子ホール移動度よりも、およそ２〜４倍低い。米国特許出願公開第２００４ ０２５６７００Ａ１号は、プレーナＭＯＳＦＥＴが高移動度面上に構築されるように、これら２つの面を同じウェハ上に集積するための方法を開示する。すなわち、ｎＦＥＴが（１００）面上に構築され、ｐＦＥＴが（１１０）面上に構築される。この開示によれば、異なる結晶学的方向を有する２つのウェハのウェハ接合、マスキング、その面を露光させるための１つのウェハを介した他のウェハまでのエッチング、および露光された面と同じ結晶学的方向を有する半導体材料の再成長によって、結晶の方向が異なる面を有するハイブリッド基板が提供される。
＜１１０＞方向と平行の位置合わせウェハ・フラットを備える標準（１００）ウェハ上にトライゲートが製造される場合、ゲートがウェハ・フラットと平行に配向されると、チャネルに関して混合する表面方向が形成される。すなわち、たとえば図１を参照されたい。このトライゲート・デバイス構造は、ｎ型またはｐ型に最適な移動度を提供することはできない。最適なｎ型のトライゲートＦＥＴは、＜１１０＞方向と平行の位置合わせウェハ・フラットを備えた標準（１００）ウェハ上に、ｎ型のトライゲートＦＥＴを製造することによって取得が可能であり、ゲートは位置合わせウェハ・フラットから４５度に配向される。たとえば図２を参照されたい。代替の方法として、最適なｎ型トライゲートＦＥＴは、＜１００＞方向と平行の位置合わせウェハ・フラットを備えた（１００）ウェハ上に、ｎ型のトライゲートＦＥＴを製造することによって取得が可能であり、ゲートはウェハ・フラットと平行に配向される。たとえば図３を参照されたい。最適なｐ型トライゲートＦＥＴは、＜１１０＞方向と平行の位置合わせウェハ・フラットを備えた（１１０）ウェハ上に、ｐ型のトライゲートＦＥＴを製造することによって取得が可能であり、ゲートは位置合わせウェハ・フラットと平行に配向される。たとえば図４を参照されたい。
現在、高移動度ｎＦＥＴおよびｐＦＥＴを取得するために、（１００）面配向ウェハ上に４５°の角度でｎ型ＦｉｎＦＥＴおよびｐ型ＦｉｎＦＥＴをレイアウトすることが可能であるが、現在のリソグラフィ技術を使用するこうしたレイアウトは好適でない。さらにこの手法では、高移動度プレーナ／複数ゲートのｎＦＥＴおよびｐＦＥＴを同時に提供することはできない。代わりに、ｎＦＥＴおよびｐＦＥＴデバイスのゲートがどちらも同じ方向に配向されながらも、すべてのチャネルがｎＦＥＴおよびｐＦＥＴの両方について高移動度面上に存在する方法を提供することが望まれる。現在、この要件を達成できる従来技術は知られていない。
米国特許出願公開第２００４ ０２６６０７６Ａ１号 米国特許出願公開第２００４ ０２５６７００Ａ１号
したがって、すべてのチャネルが高移動度面上でゲートと同じ方向に配向される、ＦｉｎＦＥＴおよびトライゲートＭＯＳＦＥＴなどの、プレーナあるいは複数ゲートまたはその両方のＭＯＳＦＥＴを作成するための、基板構造およびこれを製造する方法が求められている。
本発明は、プレーナあるいは複数ゲートまたはその両方のＭＯＳＦＥＴのすべてのチャネルおよびゲートが同じ方向に配向されるように、異なる結晶学的方向の領域を有する上面を有し、ｎ型デバイスはそれらの型のデバイスの性能を強化する表面方向に位置し、ｐ型デバイスはそれらの型のデバイスの性能を強化する表面方向に位置する、ハイブリッド基板を提供する。すなわち本発明は、プレーナあるいは複数ゲートまたはその両方のＭＯＳＦＥＴが高移動度面上に位置するように集積された、異なる結晶学的方向の上面を有する、ハイブリッド基板を提供する。通常、ｎ型デバイスは最適なデバイス性能のために（１００）半導体表面に構築され、ｐ型デバイスは最適なデバイス性能のために（１１０）半導体表面に構築される。
すべての様々なデバイスのチャネルおよびゲートが同じ方向に配向可能な、異なる結晶学的方向を有するハイブリッド基板は、どちらもＳＯＩ状であるか、または別の方法として表面のうちの１つがバルク状であり、他方の表面がＳＯＩ状であることが可能である。
広義には、本発明は、表面上に高移動度の結晶学的方向を有し、
第２の半導体層および再成長半導体層を備える表面であって、当該第２の半導体層は第２の結晶学的方向を有し、再成長半導体層は第２の結晶学的方向とは異なる第１の結晶学的方向を有する、表面と、
少なくとも当該第２の半導体層と当該再成長半導体層とを分離するライナまたはスペーサと、
当該第２の半導体層の下に位置する絶縁層と、
当該絶縁層および当該再成長半導体層の下に位置する第１の半導体層であって、当該第１の半導体層は再成長半導体層と接触しており、再成長半導体層と同じ結晶学的方向を有し、当該第１の半導体層および当該第２の半導体層は、それぞれ互いに位置合わせされたウェハ・フラットを含む、第１の半導体層と、
を含む、ハイブリッド基板を提供する。
前述のハイブリッド基板に加え、本発明は、
第２の半導体層および再成長半導体層を備える表面であって、当該第２の半導体層は第２の結晶学的方向を有し、再成長半導体層は第２の結晶学的方向とは異なる第１の結晶学的方向を有する、表面と、少なくとも当該第２の半導体層と当該再成長半導体層とを分離するライナまたはスペーサと、当該第２の半導体層の下に位置する絶縁層と、当該絶縁層および当該再成長半導体層の下に位置する第１の半導体層であって、当該第１の半導体層は再成長半導体層と接触しており、再成長半導体層と同じ結晶学的方向を有する、第１の半導体層と、を含むハイブリッド基板、および
当該第２の半導体層および当該再成長半導体層の両方に存在するプレーナまたは複数ゲートのＭＯＳＦＥＴデバイスであって、当該デバイスは、同じ方向に配向され当該ＭＯＳＦＥＴデバイスに最適な表面上に存在するチャネルおよびゲートを有する、プレーナまたは複数ゲートのＭＯＳＦＥＴデバイス、
を備える、高移動度構造にも関する。
本発明は、前述のハイブリッド基板を形成する方法、ならびにプレーナあるいは複数ゲート、またはその両方のＭＯＳＦＥＴを、ハイブリッド基板上で集積するための方法も提供する。
ハイブリッド基板は、
絶縁層で分離された、第１のウェハ・フラットを備えた第１の結晶学的方向の第１の半導体層と、第２のウェハ・フラットを備えた第２の結晶学的方向の第２の半導体層と、を備える構造を形成するステップであって、当該第１の結晶学的方向は第２の結晶学的方向とは異なり、第２の半導体層は当該第１の半導体層の上に位置し、それぞれの半導体層上のウェハ・フラットは表面と同じ結晶学的方向である、形成するステップと、
構造の保護されていない第２の部分を残しながら、第１のデバイス領域を画定するために構造の第１の部分を保護するステップであって、当該構造の保護されていない部分が第２のデバイス領域を画定する、保護するステップと、
第１の半導体層の表面を露光させるために、当該構造の保護されていない部分をエッチングするステップと、
第１の半導体層の当該露光面上に、第１の結晶学的方向と同じ結晶学的方向を有する半導体材料を再成長させるステップと、
第２の半導体層の上面が半導体材料の上面とほぼ平面となるように、半導体材料を含む構造を平坦化するステップと、
によって提供される。
＜１１０＞方向と平行のウェハ・フラットを備える標準（１００）ウェハの場合、ウェハ・フラットが＜１１０＞方向と平行のウェハ・フラットを備える（１１０）ウェハと４５°で位置合わせされるように、ウェハは４５°回転される。代替の方法として、＜１００＞方向と平行のウェハ・フラットを備える（１００）ウェハは、＜１１０＞方向と平行のウェハ・フラットを備える（１１０）ウェハと位置合わせされる。
本発明のいくつかの実施形態では、埋没した酸化領域は、当該平坦化ステップが実行された後に、イオン注入およびアニーリングによって形成される。
プレーナあるいは複数ゲートまたはその両方のＭＯＳＦＥＴは、その後、第２の再成長された半導体材料の上面上に形成される。具体的に言えば、
第２の半導体層および再成長半導体層を備える表面であって、当該第２の半導体層は第２の結晶学的方向を有し、再成長半導体層は第２の結晶学的方向とは異なる第１の結晶学的方向を有する、表面と、少なくとも当該第２の半導体層と当該再成長半導体層とを分離するライナまたはスペーサと、当該第２の半導体層の下に位置する絶縁層と、当該絶縁層および当該再成長半導体層の下に位置する第１の半導体層であって、当該第１の半導体層は再成長半導体層と接触しており、再成長半導体層と同じ結晶学的方向を有する、第１の半導体層と、を含むハイブリッド基板を提供するステップ、および
当該第２の半導体層および当該再成長半導体層の両方にプレーナまたは複数ゲートのＭＯＳＦＥＴを形成するステップであって、当該プレーナまたは複数ゲートのＭＯＳＦＥＴは、同じ方向に配向され当該ＭＯＳＦＥＴに最適な表面上に存在するチャネルおよびゲートを有する、形成するステップ、
を有する、高移動度半導体構造を形成する方法が提供される。
次に、高移動度のプレーナあるいは複数ゲートまたはその両方のＭＯＳＦＥＴ用のハイブリッド基板と、ハイブリッド基板ならびにその上のデバイスを形成する方法とを提供する、本発明について、本明細書に添付の図面を参照することによって、より詳細に説明する。
図５は、本発明で採用される初期基板を示す。図に示されるように、本発明の初期基板１０は、第１（すなわち下部）の半導体層１２、絶縁層１４、および第２（すなわち上部）の半導体層１６を備える。初期基板は、第１（すなわち下部）の半導体層の下に位置するオプションの半導体層（図示せず）をさらに含むことができる。このオプションの初期基板では、他の絶縁層が、第１（すなわち下部）の半導体層とオプションの半導体層とを分離する。
第１の半導体層１２は、たとえばＳｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ならびに他のＩＩＩ／ＶまたはＩＩ／ＶＩ化合物半導体を含む、任意の半導体材料からなる。第１の半導体層１２は、事前に形成されたＳＯＩ基板のシリコン・オン・インシュレータ（ＳＯＩ）層またはたとえばＳｉ／ＳｉＧｅなどの層状半導体を備えることもできる。第１の半導体層１２は、（１００）または（１１０）とすることが可能な第１の結晶学的方向を有するものとも特徴付けられる。第１の半導体層１２が（１１０）方向を有する場合、位置合わせウェハ・フラットは＜１１０＞方向に提供される。第１の半導体層１２が（１００）結晶方向を有する場合、位置合わせウェハ・フラットは＜１００＞方向に提供される。第１の半導体層は、ひずみ（strained）層または非ひずみ（unstrained）層とするか、あるいはひずみ／非ひずみ層の組み合わせを含むことができる。好ましい実施形態では、第１の半導体層１２は、＜１１０＞方向のウェハ・フラットを備えた（１１０）方向を有するＳｉ含有基板である。このウェハ・フラットは、当業者に周知の標準技法を使用して半導体層内に形成される。
第１の半導体層１２の厚さは、図５に示された基板を形成するために使用される初期開始ウェハに応じて変化する可能性がある。しかしながら、通常、第１の半導体層１２は約５ｎｍから約２００μｍの厚さを有し、約５から約１００ｎｍの厚さがより一般的である。
第１の半導体層１２と第２の半導体層１６との間に存在する絶縁層１４は、酸化物、窒化物、酸窒化物、またはそれらの任意の組み合わせとすることができる。好ましくは、絶縁層１４は酸化物である。絶縁層１４の厚さも、図５に示された基板を作成する際に使用される初期ウェハに応じて変化する可能性がある。しかしながら、通常、絶縁層１４は約１から約５００ｎｍの厚さを有し、約５から約１００ｎｍの厚さがより一般的である。
第２の半導体層１６は、たとえばＳｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ならびに他のＩＩＩ／ＶまたはＩＩ／ＶＩ化合物半導体を含む、任意の半導体材料からなる。第２の半導体層１６は、事前に形成されたＳＯＩ基板のシリコン・オン・インシュレータ（ＳＯＩ）層またはたとえばＳｉ／ＳｉＧｅなどの層状半導体を備えることもできる。第２の半導体層１６は、第２の半導体層１６が第１の半導体層１２とは異なる第２の結晶学的方向を有するという条件で、第１の半導体層１２と同じ半導体材料からなるものとすることができる。したがって第２の半導体層１６は、第１の半導体層１２の結晶学的方向とは異なる、（１００）または（１１０）とすることが可能な第２の結晶学的方向を有する。
第１の半導体層１２が（１１０）方向を有する場合、第２の半導体層１６は（１００）方向を有することになる。同様に、第１の半導体層１２が（１００）結晶方向を有する場合、第２の半導体層１６は（１１０）結晶学的方向を有する。第２の半導体層１６は、ひずみ層または非ひずみ層とするか、あるいはひずみ／非ひずみ層の組み合わせを含むことができる。好ましくは、第２の半導体層１６は、＜１００＞方向の位置合わせウェハ・フラットを備えた（１００）方向を有するＳｉ含有層である。
第２の半導体層１６の厚さは、図５に示された基板を形成するために使用される初期開始ウェハに応じて変化する可能性がある。しかしながら、通常、第２の半導体層１６は約５から約５００ｎｍの厚さを有し、約５から約１００ｎｍの厚さがより一般的である。
図５に示される基板１０は、２つのウェハおよび熱接合が採用される層転写（layer transfer）プロセスによって取得される。具体的に言えば、層転写は、２つのウェハそれぞれを密接に接触させること、オプションでその接触したウェハに外力を加えること、および、その後この２つの接触したウェハを、２つのウェハを接合可能な条件の下で加熱することによって、達成される。
本発明によれば、ウェハのうちの１つが少なくとも第１の半導体層１２を含み、他方が少なくとも第２の半導体層１６を含む。また、ウェハのうちの少なくとも１つが、図５に示された絶縁層１４になる絶縁層を含む。いくつかの実施形態では、両方のウェハが絶縁層を含むことができる。本発明では、層転写は、半導体／絶縁接合または絶縁／絶縁接合によって達成される。バルク半導体ウェハが使用可能であり、ＳＯＩウェハを使用するか、またはバルクおよびＳＯＩの組み合わせを採用することができる。いくつかの実施形態では、層転写で使用されるウェハのうちの１つが、層転写プロセス中に少なくとも１つのウェハのうちの一部を分割するために使用可能な、水素注入領域などの注入領域を含む。
前述の接触ステップは、第２の半導体層１６を含むウェハが通常のウェハ構成（通常の（１００）ウェハ構成は＜１１０＞方向と平行のウェハ・フラットを有する）から４５°回転されるという点で、層転写で使用される従来の接触ステップとは異なる。この回転により、第２の半導体層１６の位置合わせウェハ・フラットが、第１の半導体層の位置合わせウェハ・フラットと適切な回転で位置合わせされることが保証される。たとえば図１４を参照されたい。代替の方法として、（１００）ウェハのウェハ・フラットを＜１００＞方向と平行に配置し、＜１１０＞方向と平行のウェハ・フラットを備える（１１０）ウェハと位置合わせするものとする。たとえば図１５を参照されたい。このステップにより、プレーナおよび複数ゲートのＦＥＴを含み、このハイブリッド基板上に製造されたＭＯＳＦＥＴが、高移動度平面上に常に位置するチャネルを有することになることが保証できる。
層転写時に使用される加熱ステップは、外力の有無によって実行することができる。加熱ステップは、通常、約２００°から約１０５０°Ｃの温度の不活性環境（inert ambient）で、約２から約２０時間の期間、実行される。より好ましくは、接合は約２００°から約４００°Ｃの温度で実行される。「不活性環境」という用語は、いかなる半導体ウェハにも反応しない大気を表す。不活性環境の例には、たとえばＨｅ、Ａｒ、Ｎ２、Ｘｅ、Ｋｒが含まれ、それらの混合物を使用することもできる。接合に使用される好ましい環境はＮ２である。
層転写プロセスに続いて、平坦化プロセス（図示せず）を採用して、半導体ウェハのうちの１つから何らかの材料を除去することができる。この平坦化ステップは、特に、層転写プロセスで２つのＳＯＩウェハが使用される場合に採用される。
次に、図５に示された第２の半導体層１６の上に少なくとも１つの絶縁材料を含むパッド・スタック１８が形成され、図６に示された構造を提供する。パッド・スタック１８は、酸化物、窒化物、酸窒化物、またはそれらの任意の組み合わせからなるものとすることができる。たとえば一実施形態では、パッド・スタック１８はＳｉＯ２層の上に形成されるＳｉ３Ｎ４層とすることができる。パッド・スタック１８は、堆積プロセスあるいは熱成長プロセスまたはその両方によって形成される。たとえば堆積プロセスには、化学気相堆積（ＣＶＤ）、プラズマ化学気相堆積（ＰＥＣＶＤ）、原子層堆積、化学溶液堆積、および他の同様の堆積プロセスが含まれる。熱成長プロセスには、酸化、窒化、酸窒化、またはそれらの組み合わせが含まれる。前述の好ましいパッド・スタック１８では、ＳｉＯ２層は酸化プロセスによって形成され、Ｓｉ３Ｎ４は堆積によって形成される。
パッド・スタック１８は、採用される絶縁材料の種類、ならびにスタック内の絶縁層の数に応じて異なる、可変厚さを有することができる。通常、および例示的には、パッド・スタック１８は約１から約２００ｎｍの厚さを有し、約５から約５０ｎｍの厚さがより一般的である。
その後、構造の保護されていない第２の部分を残しながら、構造の第１の部分を保護するように、図６に示された構造の所定の部分にマスク（図示せず）が形成される。構造の保護された部分は第１のデバイス領域２２を画定し、構造の保護されていない部分は第２のデバイス領域２４を画定する。たとえば図７には様々なデバイス領域が示される。
本発明の一実施形態では、マスクは、第１にフォトレジスト・マスクを構造の表面全体に塗布することによって、パッド・スタック１８の所定の部分に形成される。フォトレジスト・マスクの塗布後、マスクは、放射線のパターンにフォトレジストを露光させるステップと、レジスト現像液（developer）を利用してパターンを現像するステップとを含む、リソグラフィによってパターン形成される。別の方法として、またパッド・スタック１８が、その上層が窒化物または酸窒化物である複数の絶縁体を含む場合、上層は異なるデバイス領域を画定する際に使用されるマスクとして働く。この実施形態では、パッド・スタック１８の上部窒化物または酸窒化物層が、リソグラフィおよびエッチングによってパターン形成される。パッド・スタック１８の上部窒化物または酸窒化物層は、場合によっては第２のデバイス領域画定後に除去することができる。
図６に示された構造にマスク（図示せず）を形成した後、第１の半導体層１２を基礎とする表面を露光するために、構造には１つまたは複数のエッチング・ステップが施される。１つまたは複数のエッチング・ステップが実行された後およびマスクの除去後に形成される、結果として生じる構造が、たとえば図７に示されている。具体的に言えば、本発明のこの時点で使用される１つまたは複数のエッチング・ステップは、パッド・スタック１８の保護されていない部分、ならびに、第２の半導体層１６の基礎となる部分、および第１の半導体層１２と第２の半導体層１６とを分離する絶縁層１４の一部を除去する。
エッチングは、単一のエッチング・プロセスを利用して実行するか、または複数のエッチング・ステップを採用することができる。本発明のこの時点で使用されるエッチングは、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチングまたはレーザ・エッチングなどのドライ・エッチング・プロセス、化学エッチング液が採用されるウェット・エッチング・プロセス、あるいはそれらの任意の組み合わせを含むことができる。本発明の好ましい実施形態では、第２の半導体デバイス領域２４内の、パッド・スタック１８の保護されていない部分、第２の半導体層１６、および絶縁層１４を選択的に除去する際に、反応性イオン・エッチング（ＲＩＥ）が使用される。このエッチング・ステップによって、側壁２１を有する開口部２０が形成されることに留意されたい。１つの開口部を有する構造が示されているが、本発明では複数のこうした開口部が形成される他の構造も企図される。こうした実施形態では、複数の第２のデバイス領域および複数の第１のデバイス領域を形成することができる。
エッチングの後、従来のレジスト・ストリップ・プロセスを利用して構造からマスクが除去され、露光された側壁２１上にライナまたはスペーサ２６が形成される。ライナまたはスペーサ２６は、たとえば酸化物、窒化物、酸窒化物、またはそれらの任意の組み合わせなどの絶縁材料からなる。開口部２０の各側壁２１上に形成されたライナまたはスペーサ２６を含む構造が、図８に示される。
ライナまたはスペーサ２６の形成後、第１の半導体層１２の露光面上に半導体材料２８が形成される。本発明によれば、半導体材料２８は、第１の半導体層１２の結晶学的向きと同じ結晶学的向きを有する。結果として生じる構造が、たとえば図９に示される。
半導体材料２８は、選択的エピタキシャル成長方法を利用して形成することが可能な、Ｓｉ、ひずみＳｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、またはそれらの組み合わせなどの、任意のＳｉ含有半導体を含むことができる。いくつかの好ましい実施形態では、半導体材料２８はＳｉからなる。他の好ましい実施形態では、半導体材料は、緩和（relaxed）ＳｉＧｅ合金層の上に位置するひずみＳｉ層である。本発明では、半導体材料２８は再成長半導体材料または層と呼ぶ場合がある。
次に、図９に示される構造には、半導体材料２８の上面がパッド・スタック１８の上面とほぼ平面になるように、化学機械研磨（ＣＭＰ）または研削などの平坦化プロセスが施される。第１の平坦化プロセスが実行された後に形成される結果として生じる構造は、たとえば図１０に示される。
第１の平坦化ステップの後、図１１に示されるプレーナ構造を提供するために、第２の平坦化ステップが実行される。図１１に示される構造では、第２の平坦化プロセスが構造からパッド・スタック１８を除去する。図１１に示される例示的構造では、再成長半導体材料２８が、第２の半導体層１６の上面と同一平面上にある上面を有する。したがって、これらの平坦化ステップは、プレーナあるいは複数ゲートまたはその両方のＭＯＳＦＥＴが構築可能なアクティブ・デバイス領域２２、２４を露光する。
図１２は、酸素イオンが豊富な注入領域３２を構造内に形成するように酸素イオン３０が構造内に注入される、オプションであるがかなり好適な本発明のステップを示す。オプションの注入は、約１０１５から約５×１０１７原子／ｃｍ２の酸素イオン線量を使用するイオン注入によって実行される。本発明で採用されるイオン線量は、後続の高温アニーリング・ステップ中に埋没酸化物領域に変換可能な、十分な濃度の酸素イオンを有する注入領域３２を形成するのに十分なはずである。注入領域３２は、通常、第２の半導体層１６および再成長半導体層２８の両方で形成される。いくつかの実施形態では、酸素イオンが第２の半導体層１６または再成長半導体層２８のいずれかに注入されるように、マスク・イオン注入プロセスを使用することができる。後の実施形態では、構造内に選択的な埋没酸化物領域３４を形成するための手段を提供することができる。酸素イオンについて説明および図示しているが、後で埋没絶縁領域に変換するためのイオン注入リッチ領域を形成する際に使用可能な他のイオンが採用可能である。
図１３は、高温アニーリング・ステップが実行された後に形成される構造を示す。図１３に示される構造では、参照番号３４は、形成される埋没酸化物領域を表す。埋没酸化物領域３４の存在により、デバイス領域２２および２４の両方がＳＯＩ状であることが保証されることに留意されたい。高温アニーリング・ステップは、Ｈｅ、Ａｒ、Ｎ２、Ｘｅ、Ｋｒ、Ｎｅ、またはそれらの混合物などの不活性環境、あるいは、たとえばＯ２、ＮＯ、Ｎ２Ｏ、オゾン、空気、または他の酸素含有環境などの少なくとも１つの酸素含有ガスを含む酸化環境で、実施することができる。別の方法として、高温アニーリング・ステップで使用される環境は、酸素含有ガスおよび不活性ガスの混合物を含むことができる。ある環境が酸素含有ガスを含む場合、埋没酸化物領域３４は熱酸化物領域、および通常は構造の露光面の上から分割される表面酸化物を含む可能性がある。
埋没酸化物領域３４を形成する際に使用される高温アニーリング・ステップは、約１０００°から約１４００°Ｃの温度で実行され、さらに好ましい温度は約１２００°から約１３００°Ｃである。アニーリング・ステップは、通常は約６０から約３０００分の範囲の可変期間で実施することができる。アニーリング・ステップは、単一の目標温度で実行するか、または、様々なランプ（ramp）および浸漬（soak）の温度および時間を使用する様々なランプおよび浸漬サイクルを採用することができる。アニーリング・ステップは急速熱アニール（ＲＴＡ）とすることが可能であり、本明細書ではレーザ・アニールまたは電子ビームなどの他のエネルギー源も企図される。別の方法として、炉アニールも使用可能である。炉アニールが採用される場合、通常、アニーリング時間はＲＴＡよりも長い。
本発明では、図１１または図１３のいずれかに示されるハイブリッド基板が使用できることに留意されたい。図１３に示されたハイブリッド基板は、図１１と比べた場合、どちらのデバイス領域もＳＯＩ状であり、最上のデバイス領域が極薄半導体層１６または２８を含むため、図１１に示されたハイブリッド基板よりも好適である。
図１６は、本発明のハイブリッド基板上に、トライゲートＭＯＳＦＥＴあるいはＦｉｎＦＥＴまたはその両方などの、プレーナあるいは複数ゲートまたはその両方のＭＯＳＦＥＴを製造した後に形成される、結果として生じる構造を示す。図１６では、参照番号５０は各デバイスのゲートを表し、参照番号５２はプレーナあるいは複数ゲートまたはその両方のデバイスを表す。本発明によれば、（１００）表面方向を有する半導体表面（１６、２８）上にｎデバイスが形成され、（１１０）表面方向を有する半導体表面（１６、２８）上にｐデバイスが形成される。さらに、ｎＦＥＴおよびｐＦＥＴの両方のゲートが同じ方向に配向される。ハイブリッド配向基板は、ｎデバイスのゲートは、すべてのチャネルが（１００）表面上（Ｆｉｎの上面および両側面上）にあるように＜１００＞方向に配向され、ｐデバイスのゲートは、すべてのチャネルが（１１０）表面上（Ｆｉｎの上面および両側面上）にあるように＜１１０＞方向に配向されるように作成されている。このプロセスを使用すると、すべてのデバイス・チャネルが高移動度面上にあり、ゲートが同じ方向に配向されるように、高移動度デバイスを構築することが可能である。プレーナあるいは複数ゲートまたはその両方のＭＯＳＦＥＴは、当業者に周知の技法を使用して製造される。
たとえば、米国特許出願公開第２００４ ０２６６０７６Ａ１号に開示されたプロセスを使用して、様々なデバイスを製造することができる。本明細書で使用可能な当該特許出願公開に記載されたプロセスは、ハイブリッド基板のＦｉｎＦＥＴ領域内に位置する少なくとも１つのパターン化ハード・マスクと、ハイブリッド基板のトライゲート領域内に位置する少なくとも１つのパターン化ハード・マスクとを提供するステップと、トライゲート領域を保護し、当該ＦｉｎＦＥＴ領域内の少なくとも１つのパターン化ハード・マスクをトリミングするステップと、埋没絶縁層１４または埋没酸化物領域３４の表面上に留まるハード・マスクによって保護されない最上位半導体層１６、２８の露光部分をエッチングするステップであって、当該エッチングはＦｉｎＦＥＴアクティブ・デバイス領域およびトライゲート・アクティブ・デバイス領域を画定し、当該ＦｉｎＦＥＴアクティブ・デバイス領域はトライゲート・アクティブ・デバイス領域に対して垂直である、エッチングするステップと、ＦｉｎＦＥＴアクティブ・デバイス領域を保護し、トライゲート・デバイス領域の高さがＦｉｎＦＥＴアクティブ・デバイス領域の高さよりも低くなるようにトライゲート・アクティブ・デバイス領域を薄くするステップと、トライゲート・デバイス領域の露光された水平面上にゲート誘電体を形成しながら、ＦｉｎＦＥＴアクティブ・デバイス領域の露光された各垂直面上にゲート誘電体を形成するステップと、ゲート誘電体の露光された各表面上にパターン化ゲート電極を形成するステップと、を含む。
ＦｉｎＦＥＴおよびトライゲート・デバイス領域内に存在する様々な材料および構成要素は良く知られているため、本明細書では同様の内容に関する詳細な説明は行わない。たとえば各デバイスは、酸化物、窒化物、酸窒化物、またはそれらの任意の組み合わせを含む可能性のあるゲート誘電体を含む。好ましくは、ゲート誘電体は、ＳｉＯ２、Ａｌ２Ｏ２、ペロブスカイト酸化物、または他の同様の酸化物などであるが、これらに限定されない、酸化物である。ゲート誘電体は、熱酸化、窒化、または酸窒化プロセスを利用して形成することができる。ＦｉｎＦＥＴアクティブ・デバイスは半導体層、すなわち１６または３８のうちの１つの露光された垂直面上に形成された２つのゲート誘電体を含むことになる一方で、複数ゲート・デバイスは複数のゲート誘電体を有することができることに留意されたい。
各タイプのデバイスにはゲート導体（conductor）も存在する。ゲート導体は、たとえば化学気相堆積（ＣＶＤ）、プラズマ・アシストＣＶＤ、蒸発、スパッタリング、化学溶液堆積、または原子層堆積などの、従来の堆積プロセスを利用して形成することができる。ゲート導体は、ポリＳｉ、Ｗなどの元素金属、１つまたは複数の元素金属を含む合金、ケイ化物、あるいは、たとえばポリＳｉ／Ｗまたはケイ化物などのそれらのスタック組み合わせを含むことができる。
以上、すべてのチャネルが高移動度面上でゲートと同じ方向に配向される、ＦｉｎＦＥＴおよびトライゲートＭＯＳＦＥＴなどの、プレーナあるいは複数ゲートまたはその両方のＭＯＳＦＥＴを作るための、基板構造およびこれを製造する方法について説明してきた。
様々な注入は、たとえば、ウェル注入、ソース／ドレイン拡張注入、ハロー注入、ソース／ドレイン拡散注入、ゲート注入、およびその他を含む、ゲートの形成前または後のいずれかに実行することができる。さらに本発明の構造は、従来の手段によって形成される隆起／ソース・ドレイン領域も含むことができる。現時点の本発明では、たとえばＢＥＯＬ（バックエンド・プロセス）処理などの他の処理も採用することができる。
本発明は、特に好ましい諸実施形態に関して図示および説明しているが、当業者であれば、本発明の趣旨および範囲から逸脱することなく、形式および細部において前述および他の変更が可能であることを理解されよう。したがって、本発明は説明および図示された正確な形式および細部に限定されるものではないが、添付の特許請求の範囲の範囲内にあることが意図される。
標準の半導体ウェハ上に製造されるトライゲート構造を示す絵画図である。 標準の半導体ウェハ上に製造されるトライゲート構造を示す絵画図である。 標準の半導体ウェハ上に製造されるトライゲート構造を示す絵画図である。 標準の半導体ウェハ上に製造されるトライゲート構造を示す絵画図である。 プレーナあるいは複数ゲートまたはその両方のＭＯＳＦＥＴが構築される高移動度面を有するハイブリッド基板を製造するために本発明で使用される基本的な処理ステップを示す、（断面図を介した）絵画図である。 プレーナあるいは複数ゲートまたはその両方のＭＯＳＦＥＴが構築される高移動度面を有するハイブリッド基板を製造するために本発明で使用される基本的な処理ステップを示す、（断面図を介した）絵画図である。 プレーナあるいは複数ゲートまたはその両方のＭＯＳＦＥＴが構築される高移動度面を有するハイブリッド基板を製造するために本発明で使用される基本的な処理ステップを示す、（断面図を介した）絵画図である。 プレーナあるいは複数ゲートまたはその両方のＭＯＳＦＥＴが構築される高移動度面を有するハイブリッド基板を製造するために本発明で使用される基本的な処理ステップを示す、（断面図を介した）絵画図である。 プレーナあるいは複数ゲートまたはその両方のＭＯＳＦＥＴが構築される高移動度面を有するハイブリッド基板を製造するために本発明で使用される基本的な処理ステップを示す、（断面図を介した）絵画図である。 プレーナあるいは複数ゲートまたはその両方のＭＯＳＦＥＴが構築される高移動度面を有するハイブリッド基板を製造するために本発明で使用される基本的な処理ステップを示す、（断面図を介した）絵画図である。 プレーナあるいは複数ゲートまたはその両方のＭＯＳＦＥＴが構築される高移動度面を有するハイブリッド基板を製造するために本発明で使用される基本的な処理ステップを示す、（断面図を介した）絵画図である。 プレーナあるいは複数ゲートまたはその両方のＭＯＳＦＥＴが構築される高移動度面を有するハイブリッド基板を製造するために本発明で使用される基本的な処理ステップを示す、（断面図を介した）絵画図である。 プレーナあるいは複数ゲートまたはその両方のＭＯＳＦＥＴが構築される高移動度面を有するハイブリッド基板を製造するために本発明で使用される基本的な処理ステップを示す、（断面図を介した）絵画図である。 本発明で採用可能な初期基板を示す、（３Ｄ側面図を介した）絵画図である。 本発明で採用可能な初期基板を示す、（３Ｄ側面図を介した）絵画図である。 本発明のハイブリッド基板上にプレーナあるいは複数ゲートまたはその両方のＭＯＳＦＥＴを製造した後に形成される構造を示す、（トップダウン図を介した）絵画図である。

Claims (27)

  1. 第２の半導体層および再成長半導体層を備える表面であって、前記第２の半導体層は第２の結晶学的方向を有し、前記再成長半導体層は前記第２の結晶学的方向とは異なる第１の結晶学的方向を有する、表面と、
    少なくとも前記第２の半導体層と前記再成長半導体層とを分離するライナまたはスペーサと、
    前記第２の半導体層の下に位置する絶縁層と、
    前記絶縁層および前記再成長半導体層の下に位置する第１の半導体層であって、前記第１の半導体層は前記再成長半導体層と接触しており、前記再成長半導体層と同じ結晶学的方向を有し、前記第１の半導体層および前記第２の半導体層は、それぞれ結晶学的方向を表すウェハ・フラットを含み、前記第２の半導体層が適切な回転となり、且つ、前記第２の半導体層および前記再成長半導体層の双方の上に存在する種々のデバイスの全てのチャネルおよびゲートが同じ方向に配向されるようにそれぞれ互いに位置合わせされた、第１の半導体層と、
    を備える、表面に高移動度の結晶学的方向を有するハイブリッド基板。
  2. 前記第１の半導体層および前記第２の半導体材料が、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、シリコン・オン・インシュレータ（ＳＯＩ）層、または他のＩＩＩ／ＶおよびＩＩ／ＶＩ化合物半導体からなる、請求項１に記載のハイブリッド基板。
  3. 前記第１の半導体層および前記第２の半導体層がＳｉからなる、請求項２に記載のハイブリッド基板。
  4. 前記第１の半導体層がＳｉからなり、前記第１の結晶学的方向が＜１１０＞方向の前記ウェハ・フラットを備えた（１１０）であり、前記第２の半導体層がＳｉを含み、前記第２の結晶学的方向が＜１００＞方向の前記ウェハ・フラットを備えた（１００）である、請求項１に記載のハイブリッド基板。
  5. 前記第１の半導体層がＳｉからなり、前記第１の結晶学的方向が＜１００＞方向の前記ウェハ・フラットを備えた（１００）であり、前記第２の半導体層がＳｉを含み、前記第２の結晶学的方向が＜１１０＞方向の前記ウェハ・フラットを備えた（１１０）である、請求項１に記載のハイブリッド基板。
  6. 前記再成長半導体層がＳｉ含有半導体を備える、請求項１に記載のハイブリッド基板。
  7. 前記Ｓｉ含有半導体が、Ｓｉ、ひずみＳｉ、ＳｉＣ、ＳｉＧｅＣ、またはそれらの組み合わせを含む、請求項６に記載のハイブリッド基板。
  8. 前記再成長半導体層が（１００）結晶学的方向のＳｉを含む、請求項１に記載のハイブリッド基板。
  9. 前記再成長半導体層が、（１１０）結晶学的方向のＳｉを含む、請求項１に記載のハイブリッド基板。
  10. 前記ライナまたはスペーサが、酸化物、窒化物、酸窒化物、またはそれらの任意の組み合わせを含む、請求項１に記載のハイブリッド基板。
  11. 前記絶縁層が、酸化物、窒化物、酸窒化物、またはそれらの組み合わせを含む、請求項１に記載のハイブリッド基板。
  12. 前記第２の半導体層または前記再成長半導体層のうちの少なくとも１つ内に埋没酸化物領域をさらに含む、請求項１に記載のハイブリッド基板。
  13. 前記表面が少なくとも２つのデバイス領域を含む、請求項１に記載のハイブリッド基板。
  14. 前記表面が（１００）結晶学的方向および（１１０）結晶学的方向を含む、請求項１に記載のハイブリッド基板。
  15. 前記（１００）結晶学的方向の前記表面がｎ型のプレーナまたは複数ゲートＭＯＳＦＥＴデバイスを備え、前記（１１０）結晶学的方向の前記表面がｐ型のプレーナまたは複数ゲートＭＯＳＦＥＴデバイスを備える、請求項１４に記載のハイブリッド基板。
  16. 絶縁層で分離された、第１のウェハ・フラットを備えた第１の結晶学的方向の第１の半導体層と、第２のウェハ・フラットを備えた第２の結晶学的方向の第２の半導体層と、を備える構造を形成するステップであって、前記第１の結晶学的方向は前記第２の結晶学的方向とは異なり、第２の半導体層は前記第１の半導体層の上に位置し、それぞれの半導体層上のウェハ・フラットは表面と同じ結晶学的方向であり、前記第１の半導体層および前記第２の半導体層は、前記第２の半導体層が適切な回転となるようにそれぞれ互いに位置合わせされた、ステップと、
    前記構造の保護されていない第２の部分を残しながら、第１のデバイス領域を画定するために前記構造の第１の部分を保護するステップであって、前記構造の保護されていない部分が第２のデバイス領域を画定する、ステップと、
    前記第１の半導体層の表面を露光させるために、前記構造の保護されていない部分をエッチングするステップと、
    前記第１の半導体層の前記露光面上に、前記第１の結晶学的方向と同じ結晶学的方向を有する半導体材料を再成長させるステップと、
    前記第２の半導体層の上面が前記半導体材料の上面とほぼ平面となるように、前記半導体材料を含む前記構造を平坦化するステップと、
    によって提供され、それにより、前記第２の半導体層および前記再成長半導体層の双方の上に存在する種々のデバイスの全てのチャネルおよびゲートが同じ方向に配向される、ハイブリッド基板を形成する方法。
  17. 前記構造を形成するステップが層転写プロセスを含む、請求項１６に記載の方法。
  18. 前記層転写プロセスが、２つのウェハそれぞれを密接に接触させるステップと、接触したウェハを加熱するステップとを含む、請求項１７に記載の方法。
  19. 前記加熱ステップが不活性ガス環境で実行される、請求項１８に記載の方法。
  20. 前記加熱ステップが２００°から１０５０°Ｃで、２から２０時間の期間実行される、請求項１８に記載の方法。
  21. 前記保護ステップに先立って、構造の上にパッド・スタックが形成される、請求項１６に記載の方法。
  22. 前記保護ステップがリソグラフィおよびエッチングを含む、請求項１６に記載の方法。
  23. 前記再成長ステップが選択的エピタキシャル成長方法を含む、請求項１６に記載の方法。
  24. 前記構造の前記保護されていない部分の前記エッチング時に形成された開口部内の側壁上に、ライナまたはスペーサを形成するステップをさらに含む、請求項１６に記載の方法。
  25. 前記平坦化ステップが化学機械研磨または研削を含む、請求項１６に記載の方法。
  26. 前記第２の半導体層および前記再成長半導体材料上に少なくとも１つのプレーナまたは複数ゲートＭＯＳＦＥＴを形成するステップをさらに含む、請求項１６に記載の方法。
  27. ｎ型ＭＯＳＦＥＴは（１００）結晶方向を有する表面上に形成され、ｐ型ＭＯＳＦＥＴは（１１０）結晶学的方向を有する表面上に形成される、請求項２６に記載の方法。
JP2007518159A 2004-06-21 2005-06-20 高移動度プレーナおよび複数ゲートのｍｏｓｆｅｔのためのハイブリッド基板、基板構造およびその基板を形成する方法 Expired - Fee Related JP5367264B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/872,605 2004-06-21
US10/872,605 US7291886B2 (en) 2004-06-21 2004-06-21 Hybrid substrate technology for high-mobility planar and multiple-gate MOSFETs
PCT/US2005/021674 WO2005124871A2 (en) 2004-06-21 2005-06-20 Hybrid substrate technology for high-mobility planar and multiple-gate mosfets

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2012287956A Division JP2013084982A (ja) 2004-06-21 2012-12-28 高移動度プレーナおよび複数ゲートのｍｏｓｆｅｔのためのハイブリッド基板、基板構造およびその基板を形成する方法

Publications (3)

Publication Number Publication Date
JP2008513973A JP2008513973A (ja) 2008-05-01
JP2008513973A5 JP2008513973A5 (ja) 2008-06-19
JP5367264B2 true JP5367264B2 (ja) 2013-12-11

Family

ID=35479778

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2007518159A Expired - Fee Related JP5367264B2 (ja) 2004-06-21 2005-06-20 高移動度プレーナおよび複数ゲートのｍｏｓｆｅｔのためのハイブリッド基板、基板構造およびその基板を形成する方法
JP2012287956A Pending JP2013084982A (ja) 2004-06-21 2012-12-28 高移動度プレーナおよび複数ゲートのｍｏｓｆｅｔのためのハイブリッド基板、基板構造およびその基板を形成する方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2012287956A Pending JP2013084982A (ja) 2004-06-21 2012-12-28 高移動度プレーナおよび複数ゲートのｍｏｓｆｅｔのためのハイブリッド基板、基板構造およびその基板を形成する方法

Country Status (7)

Country Link
US (2) US7291886B2 (ja)
EP (1) EP1779436A4 (ja)
JP (2) JP5367264B2 (ja)
KR (1) KR100962947B1 (ja)
CN (1) CN101310386B (ja)
TW (1) TW200625630A (ja)
WO (1) WO2005124871A2 (ja)

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7049662B2 (en) * 2003-11-26 2006-05-23 International Business Machines Corporation Structure and method to fabricate FinFET devices
KR100585131B1 (ko) * 2004-02-20 2006-06-01 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
JP2008501694A (ja) * 2004-06-03 2008-01-24 アイシス ファーマシューティカルズ、インク． 遺伝子調節の使用のために個別に修飾された鎖を有する二本鎖組成物
US7291886B2 (en) * 2004-06-21 2007-11-06 International Business Machines Corporation Hybrid substrate technology for high-mobility planar and multiple-gate MOSFETs
US7042009B2 (en) * 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7253034B2 (en) * 2004-07-29 2007-08-07 International Business Machines Corporation Dual SIMOX hybrid orientation technology (HOT) substrates
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7332439B2 (en) 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
KR101090253B1 (ko) * 2004-10-06 2011-12-06 삼성전자주식회사 박막 트랜지스터 표시판 및 이를 포함하는 액정 표시 장치
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7235433B2 (en) 2004-11-01 2007-06-26 Advanced Micro Devices, Inc. Silicon-on-insulator semiconductor device with silicon layers having different crystal orientations and method of forming the silicon-on-insulator semiconductor device
US7141457B2 (en) * 2004-11-18 2006-11-28 International Business Machines Corporation Method to form Si-containing SOI and underlying substrate with different orientations
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7348610B2 (en) * 2005-02-24 2008-03-25 International Business Machines Corporation Multiple layer and crystal plane orientation semiconductor substrate
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7190050B2 (en) * 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
US20070010070A1 (en) * 2005-07-05 2007-01-11 International Business Machines Corporation Fabrication of strained semiconductor-on-insulator (ssoi) structures by using strained insulating layers
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7524707B2 (en) * 2005-08-23 2009-04-28 Freescale Semiconductor, Inc. Modified hybrid orientation technology
US7352034B2 (en) * 2005-08-25 2008-04-01 International Business Machines Corporation Semiconductor structures integrating damascene-body FinFET's and planar devices on a common substrate and methods for forming such semiconductor structures
US7456058B1 (en) * 2005-09-21 2008-11-25 Advanced Micro Devices, Inc. Stressed MOS device and methods for its fabrication
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US7575975B2 (en) * 2005-10-31 2009-08-18 Freescale Semiconductor, Inc. Method for forming a planar and vertical semiconductor structure having a strained semiconductor layer
US7615806B2 (en) 2005-10-31 2009-11-10 Freescale Semiconductor, Inc. Method for forming a semiconductor structure and structure thereof
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7573104B2 (en) * 2006-03-06 2009-08-11 International Business Machines Corporation CMOS device on hybrid orientation substrate comprising equal mobility for perpendicular devices of each type
JP2007288142A (ja) * 2006-03-24 2007-11-01 Sanyo Electric Co Ltd 半導体装置
US7566949B2 (en) * 2006-04-28 2009-07-28 International Business Machines Corporation High performance 3D FET structures, and methods for forming the same using preferential crystallographic etching
JP2007329295A (ja) * 2006-06-08 2007-12-20 Hitachi Ltd 半導体及びその製造方法
US7893493B2 (en) * 2006-07-10 2011-02-22 International Business Machines Corproation Stacking fault reduction in epitaxially grown silicon
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US7595232B2 (en) * 2006-09-07 2009-09-29 International Business Machines Corporation CMOS devices incorporating hybrid orientation technology (HOT) with embedded connectors
US7569857B2 (en) * 2006-09-29 2009-08-04 Intel Corporation Dual crystal orientation circuit devices on the same substrate
US7482209B2 (en) * 2006-11-13 2009-01-27 International Business Machines Corporation Hybrid orientation substrate and method for fabrication of thereof
US20080128797A1 (en) * 2006-11-30 2008-06-05 International Business Machines Corporation Structure and method for multiple height finfet devices
US20080169535A1 (en) * 2007-01-12 2008-07-17 International Business Machines Corporation Sub-lithographic faceting for mosfet performance enhancement
US7750406B2 (en) * 2007-04-20 2010-07-06 International Business Machines Corporation Design structure incorporating a hybrid substrate
US7651902B2 (en) * 2007-04-20 2010-01-26 International Business Machines Corporation Hybrid substrates and methods for forming such hybrid substrates
US8389099B1 (en) 2007-06-01 2013-03-05 Rubicon Technology, Inc. Asymmetrical wafer configurations and method for creating the same
US7776679B2 (en) * 2007-07-20 2010-08-17 Stmicroelectronics Crolles 2 Sas Method for forming silicon wells of different crystallographic orientations
JP2009054705A (ja) 2007-08-24 2009-03-12 Toshiba Corp 半導体基板、半導体装置およびその製造方法
US20090057816A1 (en) * 2007-08-29 2009-03-05 Angelo Pinto Method to reduce residual sti corner defects generated during spe in the fabrication of nano-scale cmos transistors using dsb substrate and hot technology
EP2073267A1 (en) * 2007-12-19 2009-06-24 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Method of fabricating multi-gate semiconductor devices and devices obtained
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US8241970B2 (en) 2008-08-25 2012-08-14 International Business Machines Corporation CMOS with channel P-FinFET and channel N-FinFET having different crystalline orientations and parallel fins
FR2935539B1 (fr) * 2008-08-26 2010-12-10 Commissariat Energie Atomique Circuit cmos tridimensionnel sur deux substrats desalignes et procede de realisation
JP2010266490A (ja) * 2009-05-12 2010-11-25 Sony Corp 表示装置
US8138543B2 (en) 2009-11-18 2012-03-20 International Business Machines Corporation Hybrid FinFET/planar SOI FETs
US8125007B2 (en) * 2009-11-20 2012-02-28 International Business Machines Corporation Integrated circuit including FinFET RF switch angled relative to planar MOSFET and related design structure
US8940589B2 (en) 2010-04-05 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Well implant through dummy gate oxide in gate-last process
CN102543744B (zh) * 2010-12-29 2014-12-24 中芯国际集成电路制造(北京)有限公司 晶体管及其制作方法
US20130175618A1 (en) 2012-01-05 2013-07-11 International Business Machines Corporation Finfet device
US9190346B2 (en) 2012-08-31 2015-11-17 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US9817928B2 (en) 2012-08-31 2017-11-14 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US9379018B2 (en) 2012-12-17 2016-06-28 Synopsys, Inc. Increasing Ion/Ioff ratio in FinFETs and nano-wires
US8847324B2 (en) 2012-12-17 2014-09-30 Synopsys, Inc. Increasing ION /IOFF ratio in FinFETs and nano-wires
US8785284B1 (en) 2013-02-20 2014-07-22 International Business Machines Corporation FinFETs and fin isolation structures
US9525053B2 (en) 2013-11-01 2016-12-20 Samsung Electronics Co., Ltd. Integrated circuit devices including strained channel regions and methods of forming the same
US9129863B2 (en) 2014-02-11 2015-09-08 International Business Machines Corporation Method to form dual channel group III-V and Si/Ge FINFET CMOS
US9123585B1 (en) 2014-02-11 2015-09-01 International Business Machines Corporation Method to form group III-V and Si/Ge FINFET on insulator
US9263586B2 (en) 2014-06-06 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum well fin-like field effect transistor (QWFinFET) having a two-section combo QW structure
US20170323955A1 (en) * 2014-12-23 2017-11-09 Intel Corporation Apparatus and methods of forming fin structures with sidewall liner
CN107735864B (zh) 2015-06-08 2021-08-31 美商新思科技有限公司 衬底和具有3d几何图形上的2d材料沟道的晶体管
US10177046B2 (en) 2017-02-17 2019-01-08 International Business Machines Corporation Vertical FET with different channel orientations for NFET and PFET
US10269803B2 (en) 2017-08-31 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid scheme for improved performance for P-type and N-type FinFETs
US10796969B2 (en) * 2018-09-07 2020-10-06 Kla-Tencor Corporation System and method for fabricating semiconductor wafer features having controlled dimensions
US10879311B2 (en) 2019-02-08 2020-12-29 International Business Machines Corporation Vertical transport Fin field effect transistors combined with resistive memory structures
KR20220058042A (ko) 2020-10-30 2022-05-09 삼성전자주식회사 반도체 웨이퍼 및 그 제조 방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03285351A (ja) * 1990-04-02 1991-12-16 Oki Electric Ind Co Ltd Ｃｍｉｓ型半導体装置およびその製造方法
JPH04372166A (ja) * 1991-06-21 1992-12-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH0590117A (ja) * 1991-09-27 1993-04-09 Toshiba Corp 単結晶薄膜半導体装置
JP3017860B2 (ja) * 1991-10-01 2000-03-13 株式会社東芝 半導体基体およびその製造方法とその半導体基体を用いた半導体装置
US5399507A (en) * 1994-06-27 1995-03-21 Motorola, Inc. Fabrication of mixed thin-film and bulk semiconductor substrate for integrated circuit applications
FR2785087B1 (fr) * 1998-10-23 2003-01-03 St Microelectronics Sa Procede de formation dans une plaquette de silicium d'un caisson isole
US6180486B1 (en) * 1999-02-16 2001-01-30 International Business Machines Corporation Process of fabricating planar and densely patterned silicon-on-insulator structure
JP2002134374A (ja) * 2000-10-25 2002-05-10 Mitsubishi Electric Corp 半導体ウェハ、その製造方法およびその製造装置
US6967351B2 (en) * 2001-12-04 2005-11-22 International Business Machines Corporation Finfet SRAM cell using low mobility plane for cell stability and method for forming
US6657259B2 (en) * 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
JP4265882B2 (ja) * 2001-12-13 2009-05-20 忠弘 大見 相補型ｍｉｓ装置
JP4294935B2 (ja) * 2002-10-17 2009-07-15 株式会社ルネサステクノロジ 半導体装置
US7329923B2 (en) 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US6911383B2 (en) * 2003-06-26 2005-06-28 International Business Machines Corporation Hybrid planar and finFET CMOS devices
US7023055B2 (en) * 2003-10-29 2006-04-04 International Business Machines Corporation CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding
US20050116290A1 (en) * 2003-12-02 2005-06-02 De Souza Joel P. Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers
US7087965B2 (en) * 2004-04-22 2006-08-08 International Business Machines Corporation Strained silicon CMOS on hybrid crystal orientations
US7208815B2 (en) * 2004-05-28 2007-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS logic gate fabricated on hybrid crystal orientations and method of forming thereof
US7291886B2 (en) * 2004-06-21 2007-11-06 International Business Machines Corporation Hybrid substrate technology for high-mobility planar and multiple-gate MOSFETs
US20070040235A1 (en) * 2005-08-19 2007-02-22 International Business Machines Corporation Dual trench isolation for CMOS with hybrid orientations

Also Published As

Publication number Publication date
EP1779436A2 (en) 2007-05-02
US20080020521A1 (en) 2008-01-24
US7291886B2 (en) 2007-11-06
JP2008513973A (ja) 2008-05-01
JP2013084982A (ja) 2013-05-09
WO2005124871A3 (en) 2008-07-17
WO2005124871A2 (en) 2005-12-29
CN101310386B (zh) 2013-03-06
KR20070020288A (ko) 2007-02-20
US7485506B2 (en) 2009-02-03
TW200625630A (en) 2006-07-16
KR100962947B1 (ko) 2010-06-09
CN101310386A (zh) 2008-11-19
EP1779436A4 (en) 2009-05-13
US20050280121A1 (en) 2005-12-22

Similar Documents

Publication Publication Date Title
JP5367264B2 (ja) 高移動度プレーナおよび複数ゲートのｍｏｓｆｅｔのためのハイブリッド基板、基板構造およびその基板を形成する方法
US6998684B2 (en) High mobility plane CMOS SOI
US7498216B2 (en) Method of forming high-performance CMOS SOI devices on hybrid crystal-oriented substrates
US7268377B2 (en) Structure and method of fabricating a hybrid substrate for high-performance hybrid-orientation silicon-on-insulator CMOS devices
US6911383B2 (en) Hybrid planar and finFET CMOS devices
US7388278B2 (en) High performance field effect transistors on SOI substrate with stress-inducing material as buried insulator and methods
US7687365B2 (en) CMOS structure for body ties in ultra-thin SOI (UTSOI) substrates
US7253034B2 (en) Dual SIMOX hybrid orientation technology (HOT) substrates
US7691482B2 (en) Structure for planar SOI substrate with multiple orientations
JP2008536335A (ja) 適応ウェル・バイアシング、並びにパワー及び性能強化のためのハイブリッド結晶配向ｃｍｏｓ構造体
KR20050015995A (ko) 웨이퍼 본딩 공정과 ｓｉｍｏｘ 공정을 이용하여 다른결정 방향을 갖는 자기 정렬된 ｓｏｉ
JP2006527915A (ja) ハイブリッド結晶配向基板上の高性能ｃｍｏｓｓｏｉデバイス
JP2009526390A (ja) ハイブリッド・チャネル配向を伴うｃｍｏｓ素子およびその製造方法
JP4632046B2 (ja) 高移動度シリコンチャネルを有する縦型ｍｉｓｆｅｔ半導体装置

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080428

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080428

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111206

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20111214

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20111214

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120305

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120831

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121228

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20130111

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130401

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130625

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130829

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130911

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees