KR20050015995A - 웨이퍼 본딩 공정과 ｓｉｍｏｘ 공정을 이용하여 다른결정 방향을 갖는 자기 정렬된 ｓｏｉ - Google Patents

웨이퍼 본딩 공정과 ｓｉｍｏｘ 공정을 이용하여 다른결정 방향을 갖는 자기 정렬된 ｓｏｉ

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Abstract

본 발명은 특정 소자에 최적의 성능을 제공하는 다른 결정 방향을 갖는 SOI 기판에 형성된 집적 반도체 소자들을 제공한다. 특히, 집적 반도체 구조는 제1 결정학적 방향의 상부 반도체층 및 제2 결정학적 방향의 반도체 재료를 갖는 적어도 하나의 SOI 기판을 포함하며, 상기 반도체 재료는 상부 반도체층과 실질적으로 동일한 평면이고 동일한 두께이며, 제1 결정학적 방향은 제2 결정학적 방향과 다르다. SOI 기판은 웨이퍼 본딩, 이온 주입 및 어닐링에 의해 형성된다.

Description

웨이퍼 본딩 공정과 ＳＩＭＯＸ 공정을 이용하여 다른 결정 방향을 갖는 자기 정렬된 ＳＯＩ{SELF-ALIGNED SOI WITH DIFFERENT CRYSTAL ORIENTATION USING WAFER BONDING AND SIMOX PROCESSES}
본원은 2003년 6월 17일에 출원된 미국 특허 출원 번호 제10/250,241호의 동시 계속 출원이자 동시에 양도된 것(문서 번호 FIS920030104US1)에 관한 것으로서, 그 전체의 내용은 본원에 참조용으로 포함된다.
본 발명은 디지털 또는 아날로그에 적용하는 고성능 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)에 관한 것으로서, 보다 구제적으로 말하면, 기판 표면 방향에서 캐리어 이동도를 증대시키는데 이용하는 MOSFET에 관한 것이다.
현재의 반도체 기술에 있어서, nFET(즉, n 채널 MOSFET) 또는 pFET(즉, p 채널 MOSFET) 등의 CMOS(complementary metal oxide semiconductor) 소자들은 통상 단결정 방향을 갖는 실리콘 등의 반도체 웨이퍼 상에 제조된다. 특히, 오늘날의 대부분의 반도체 소자들은 (100) 결정 방향을 갖는 실리콘 상에 제조된다.
전자(electron)들은 (100) 실리콘 표면 방향에 대하여 높은 이동도를 갖는 것으로 알려져 있지만, 홀(hole)들은 (110) 표면 방향에 대하여 높은 이동도를 갖는 것으로 알려져 있다. 즉, (100) 실리콘에 관한 홀 이동도 값은 결정학적 방향 (crystallographic orientation)에 대하여 그 해당하는 전자 홀 이동도보다 대략 2x - 4x 낮다. 이렇게 불일치하는 점을 보상하기 위하여, pFET는 통상적으로 폭을 넓게하여 nFET 풀다운 전류와 풀업 전류가 평형을 이루어 일정한 전류 스위칭을 달성하도록 설계된다. 그 폭이 넓은 pFET는 상당한 양의 칩영역을 차지하기 때문에 바람직하지 않다.
한편, (110) 실리콘에 관한 홀 이동도는 (100) 실리콘보다 2x 빠르기 때문에, (110) 표면에 형성된 pFET는 (100) 표면에 형성된 pFET보다 상당히 높은 구동 전류를 나타낼 것이다. 유감스럽게도, (110) 실리콘 표면 상의 전자 이동도는 (100) 실리콘 표면에 비하여 상당히 떨어진다.
전술한 것으로부터 유추할 수 있는 바와 같이, (110) 실리콘 표면은 홀 이동도가 우수하기 때문에 pFET 소자에 대하여 최적이지만, 그러한 결정 방향은 nFET 소자에 대하여 완전히 적합하지는 않다. 대신에, (100) 실리콘 표면은 결정 방향이 전자 이동도를 돕기 때문에 nFET에 대하여 최적이다.
이러한 점을 고려할 때, 특정 소자에 최적의 성능을 제공하는 다른 결정 방향을 갖는 기판에 집적 반도체 소자들을 형성할 필요성이 대두된다. 또한, 다른 결정학적 방향을 갖는 SOI 기판에 nFET 및 pFET를 형성하는 집적 반도체 소자를 제조하는 방법의 필요성이 대두되며, 그러한 소자들은 실질적으로 동일한 평면에 있으며, 동일한 두께를 갖는다.
본 발명의 목적은 다른 타입의 CMOS 소자들이 이들 소자의 성능을 증대시키는 SOI 기판의 특정 결정 방향에 따라 형성되도록 집적 반도체 소자들을 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 pFET들이 (110) 결정학적 평면에 위치되는 반면, nFET들이 동일한 SOI 기판의 (100) 결정학적 평면에 위치되도록 집적 반도체 디바이스를 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 간단하고 용이한 공정 단계들을 이용하여 SOI 기술과 CMOS 기술을 통합하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 모든 CMOS 소자, 즉 pFET 및 nFET가 SOI 등의 집적 반도체 구조를 형성하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 소자들을 만드는 반도체층들이 실질적으로 동일한 평면이고 실질적으로 두께가 같으며, 다른 결정 방향을 갖는 SOI 기판을 포함하는 집적 반도체 구조를 형성하는 방법을 제공하는 것이다.
본 발명의 이들 목적 및 이점들은 웨이퍼 본딩, 에칭, 그 에칭 영역에 반도체층의 재성장 및 이온 주입과 어닐링, 예를 들면 SIMOX(separation by implanted oxygen)를 포함하는 방법을 이용하여 실현된다. 특히, 본 발명의 방법은 처음에 다른 결정학적 방향의 상부 반도체층 및 하부의 반도체층을 최소한 포함하는 SOI 기판을 제공하는 단계를 포함한다. 이 SOI 기판은 2개의 다른 반도체 웨이퍼를 함께 본딩하는 것에 의해 제공된다. 본딩 후에, SOI 기판의 하부 반도체층의 기판을 노출시키는 개구가 선택적인 에칭 공정을 이용하여 형성된다.
그 다음, 하부의 반도체층과 동일한 결정학적 방향을 갖는 반도체 재료는 하부의 반도체층의 노출 표면의 개구에 에피텍셜 성장된다. 그 반도체 재료를 형성하기 전에 개구의 노출 측벽에는 스페이서가 형성된다. SIMOX 공정(산소 또는 질소를 이온 주입하여 어닐링하는 공정을 포함)은 반도체 재료 내에 매립된 절연 영역을 형성하는데 이용된다.
이온 주입 및 어닐링 공정 후에, 평탄화 공정 단계는 제2 결정학적 방향을 갖는 반도체 재료가 실질적으로 동일 평면이고, 상부 반도체층과 두께가 실질적으로 동일한 구조를 제공하기 위하여 적용된다. 그 후에, 적어도 하나의 nFET 및 적어도 하나의 pFET는 상부 반도체층 또는 그 반도체층의 표면 방향에 따른 반도체 재료 중 하나로 형성될 수 있다. CMOS 소자들, 즉, nFET 및 pFET는 SOI 소자들이다. 왜냐하면, 그 소자들은 SOI층, 즉 상부 반도체층 또는 하부의 반도체층과 매립 절연층에 의해 분리되는 재성장 반도체 재료로 형성되기 때문이다.
이후에, 웨이퍼 본딩 및 이온 주입 후의 어닐링 공정을 이용하여 다른 결정 방향을 갖는 SOI 구조를 형성하는 방법을 제공하는 본 발명에 대하여 첨부 도면을 참조하여 상세히 기술될 것이다. 그 첨부 도면의 동일한 구성 요소는 동일한 참조 번호가 인용된다.
도 1에는 본 발명에 적용될 수 있는 초기 본딩된 SOI 기판이 도시된다. 도시된 바와 같이, 본딩된 SOI 기판(10)은 표면 유전층(18), 상부의 반도체층(16), 절연층(14), 및 하부의 반도체층(12)을 포함한다. 그 본딩된 기판(10)은 하부의 반도체층(12) 아래에 위치되는 선택적인 반도체층(도시 생략)을 더 포함할 수 있다. 그 선택적으로 본딩된 기판에 있어서, 다른 절연층은 하부의 반도체층(12)과 선택적인 반도체층을 분리한다.
그 본딩된 기판(10)의 표면 유전층(18)은 본딩 전에 초기 웨이퍼 중 하나에 나타나거나, 웨이퍼 본딩 후에 열처리 공정(즉, 산화, 질산화 또는 옥시질산화) 또는 증착 공정 중 하나에 의해 상부의 반도체층의 최상부에 형성되는 산화물, 질산물, 옥시질산물 또는 기타 졀연물이다. 표면 유전층 (18)의 발생에도 불구하고, 표면 유전층(18)의 두께는 대략 3㎚ 내지 대략 500㎚이며, 보다 바람직한 두께는 대략 5㎚ 내지 대략 20㎚이다.
상부의 반도체층(16)은 예를 들면, Si, SiC, SiGe, SiGeC, Ge 합금, GaAs, InAs, InP 뿐만 아니라 기타 Ⅲ/Ⅴ 또는 Ⅱ/Ⅵ 화합물 반도체를 포함하는 반도체 재료로 구성된다. 상부 반도체층(16)은 또한 형성된 SOI 기판의 SOI층 또는 예를 들면, Si/SiGe 등의 층을 이루는 반도체를 포함한다. 상부의 반도체층(16)은 또한 제1 결정학적 방향을 갖는 것으로 특징되며, 바람직하게는 (110)이다. (110) 결정 방향이 바람직하더라도, 상부의 반도체층(16)은 (111) 또는 (100) 결정 방향을 가질 수 있다.
상부 반도체층(16)의 두께는 본딩 기판(10)을 형성하는데 이용된 초기의 개시 웨이퍼에 따라 변할 수 있다. 그러나, 통상적으로, 상부의 반도체층(16)의 두께는 대략 5㎚ 내지 대략 100㎚이며, 훨씬 더 바람직하게는 5㎚ 내지 100㎚이다.
상부 반도체층(16)과 하부 반도체층(12) 사이에 위치되는 절연층(14)은 본딩 기판(10)을 생성하는데 이용된 초기 웨이퍼에 따라 두께가 변한다. 그러나, 통상적으로, 그 절연층(14)의 두께는 대략 1㎚ 내지 대략 500㎚이며, 훨씬 더 바람직하게는 대략 5㎚ 내지 100㎚이다. 절연층(14)은 본딩 전에 웨이퍼의 한쪽 또는 양쪽에 형성되는 산화물 또는 기타 유사한 절연 재료이다.
하부 반도체층(12)은 상부 반도체층(16)과 동일하거나 다른 임의 반도체 재료로 구성된다. 따라서, 하부 반도체층(12)은 예를 들면, Si, SiC, SiGe, SiGeC, Ge 합금, GaAs, InAs, InP 뿐만 아니라 기타 Ⅲ/Ⅴ 또는 Ⅱ/Ⅵ 화합물 반도체로 구성된다. 하부 반도체층(12)은 또한 형성된 SOI 기판의 SOI층 또는 예를 들면, Si/SiGe 등의 층을 이루는 반도체를 포함한다. 하부 반도체층(12)은 또한 상부 잔도체층(16)의 제1 결정학적 방향과 다른 제2 결정학적 방향을 갖는 것으로 특징된다. 상부 반도체층(16)이 바람직하게는 (110) 표면이기 때문에, 하부 반도체층(12)의 결정학적 방향은 바람직하게는 (100)이다. (100) 결정학적 방향이 바람직하더라도, 하부 반도체층(12)은 상부 반도체층(16)의 결정 방향에 따라 (111) 또는 (110) 결정 구조를 가질 수 있다.
하부 반도체층(12)의 두께는 본딩 기판(10)을 형성하는데 이용된 초기 시작 웨이퍼에 따라 변할 수 있다. 하부 반도체층(12) 아래에 선택적인 반도체층이 없는 실시예에 있어서, 하부 반도체층(12)은 전체 구조의 핸들 웨이퍼(handle wafer)로서 제공한다. 전체 웨이퍼를 제공하기 위하여, 하부 반도체층(12)의 두께는 대략 500㎚ 내지 대략 800㎚일 수 있다. 하부 반도체층(12) 아래에 선택적인 반도체층이 있는 실시예에 있어서, 하부 반도체층(12)의 두께는 대략 5㎚ 내지 대략 200㎚일 수 있으며, 훨씬 더 바람직하게는 대략 5㎚ 내지 대략 100㎚가 될 수 있다.
선택적인 반도체층이 하부 반도체층(12) 아래에 있는 경우에, 선택적인 반도체층은 하부 반도체층(12)과 동일하거나 다른 반도체 재료를 포함할 수 있다. 선택적인 반도체층의 결정 방향은 일반적으로 하부 반도체층과 동일하지만, 반드시 동일한 것은 아니다. 그 선택적인 반도체층은 일반적으로 하부 반도체층(12)보다 두껍다. 선택적인 반도체층이 있는 경우에, 절연층은 선택적인 반도체층과 하부 반도체층을 분리시킨다.
도 1에 도시된 본딩 기판(10)은 함께 본딩되는 2개의 반도체 웨이퍼로 구성된다. 본딩 기판(10)을 제조하는데 이용된 2개의 웨이퍼는 2개의 SOI 웨이퍼- 이들 웨이퍼 중 하나는 상부 반도체층(16)을 포함하고, 다른 웨이퍼는 하부 반도체층 (12)을 포함-나, SOI 웨이퍼와 벌크 반도체 웨이퍼나, 그 웨이퍼들 중 적어도 하나가 그 위에 절연층(14)을 포함하는 2개의 벌크 반도체 웨이퍼나, 또는 본딩 동안에 웨이퍼들 중 적어도 하나의 일부분을 분리시키는데 이용될 수 있는 H2 이온 주입 영역 등의 이온 주입 영역을 포함하는 SOI 웨이퍼 및 벌크 웨이퍼를 포함한다. 본 발명은 또한 웨이퍼들 중 하나에 H2 를 이온 주입한 2개의 벌크 웨이퍼의 이용을 고려한다.
본딩은 처음에 2개의 웨이퍼를 밀접하게 접합하고, 그 접합된 웨이퍼에 외부의 힘을 선택적으로 인가한 후에, 2개의 웨이퍼를 함께 본딩할 수 있는 조건하에서 그 접합된 2개의 웨이퍼를 열처리하는 단계로 수행된다. 이 열처리 단계는 통상적으로 대략 2시간 내지 20시간 동안 대략 600℃ 내지 대략 1300℃의 온도의 불활성 대기에서 수행된다. 보다 구체적으로 말하면, 본딩은 대략 2시간 내지 20시간 동안 대략 900℃ 내지 대략 1200℃의 온도에서 수행된다. 본 발명의 "불활성 대기"란 용어는 He, Ar, N2, Xe, Kr 또는 그 혼합물이 적용되는 대기를 나타내는데 이용된다. 본딩 공정 동안에 이용된 바람직한 대기는 N2이다. 수소 이온 주입을 이용하는 실시예에 있어서, 대략 200℃ 내지 대략 500℃의 온도에서 수행되는 초기 열처리 단계는 본딩 전에 적용될 수 있다.
2개의 SOI 웨이퍼를 적용하는 실시예에 있어서, SOI 웨이퍼의 적어도 하나의 몇몇 물질 층들은 본딩 후에 화학 기계적 연마(CMP) 또는 그라인딩 및 에칭 등의 평탄화 공정을 이용하여 제거될 수 있다. 이 평탄화 공정은 표면 유전층(18)에 도달되는 경우에 중지한다.
웨이퍼 중에 하나가 이온 주입 영역을 포함하는 실시예에 있어서, 그 이온 주입 영역은 본딩 동안에 다공성 영역을 형성하고, 이에 따라 이온 주입 영역 상의 웨이퍼의 일부분이 예들 들면, 도 1에 도시된 바와 같은 본딩 웨이퍼를 남기고 중지시킨다. 이온 주입 영역은 통상적으로 종래 기술에 널리 알려진 이온 주입 조건을 이용하여 웨이퍼의 표면에 이온 주입되는 수소 이온으로 구성된다.
본딩될 웨이퍼가 유전층을 포함하지 않는 실시예에 있어서, 표면 유전층(18)은 산화 등의 열처리 공정에 의해, 또는 화학 기상 증착(CVD), 플라즈마 화학 기상 증착, 원자층 증착(atomic layer deposition), 화학 용액 증착(chemical solution deposition) 뿐만 아니라 기타 증착 공정에 의해 본딩 웨이퍼의 상부에 형성될 수 있다.
도 1의 본딩 기판(10)의 소정 부분에 패턴 마스크(20)를 형성하여 본딩 기판 (10)의 일부분을 보호하는 반면, 보호되지 않는 본딩 기판(10)의 적어도 하나의 다른 부분을 남긴다. 그 본딩 기판의 보호 부분은 구조의 제1 소자 영역을 형성하는 반면에, 본딩 기판(10)의 비보호 영역들은 제2 소자 영역을 형성한다. 그 패턴 마스크(20)는 리소그래피 및 에칭을 이용하여 형성되고 패턴화되는 질산물 또는 옥시질산물이다.
그 패턴 마스크(20)는 이온 주입 및 어닐링 단계 동안에 본딩 SOI 기판의 보호 부분의 산화를 차단하기 위하여 본 발명에 이용된다. 최종 구조에서 거의 동일한 SOI 두께를 달성하기 위해서, 표면 유전층(18)의 두께를 줄이는 도 6에 형성된 재성장 반도체층의 산화 부분과 거의 동일해지도록 마스킹층의 두께를 선택할 수 있다. 표면 유전층(18)은 이후에 패턴 마스크(20)를 제거하는 동안에 에칭 중지층으로서 작용할 수 있다.
본딩 기판(10)에 패턴 마스크를 제공한 후에, 그 구조는 제2 반도체층(12)의 표면을 노출시키는 적어도 하나의 개구(22)를 제공하기 위하여 하나 이상의 에칭 단계에 제공된다. 패턴 마스크(20)를 형성하고 에칭한 후에 형성된 구조가 예를 들면 도 2에 도시된다. 특히, 이러한 점에서 본 발명에 이용된 하나 이상의 에칭 단계에서는 표면 유전층(18)의 비보호 부분과, 상부 반도체층(16)의 아랫 부분과, 상부 반도체층(16)과 하부 반도체층(12)을 분리하는 절연층(14)의 일부분을 제거한다.
이 에칭은 단일 에칭 공정을 이용하여 수행되거나, 복수의 에칭 단계들이 적용될 수 있다. 본 발명에 따라, 이 지점에 이용된 에칭은 반응성 이온 에칭, 이온 빔 에칭, 플라즈마 에칭 또는 레이저 에칭 등의 건식 에칭과, 화학 에칭제를 적용하거나 그 조합물을 적용하는 습식 에칭을 포함할 수 있다. 이 에칭은 하부 반도체층(12)의 상부 표면에서 중지하거나, 하부 반도체층(12)의 하부 표면 아래의 얇은 영역에서 중지할 수 있다. 본 발명의 바람직한 실시예에 있어서, 반응성 이온 에칭 (RIE)은 표면 유전층(18)과, 상부 반도체층(16) 및 절연층(14)의 비보호 부분을 선택적으로 제거하는데 이용된다.
주목할 점은 잔류 표면 유전층(18)과, 잔류 상부 반도체층(16)과, 잔류 절연층(14) 뿐만 아니라 잔류 하부 반도체층(12)을 포함하는 개구(22)를 에칭하면 측벽 (24)이 노출된다는 것이다. 도시된 바와 같이, 그 층(18,16, 14)의 노출 측벽은 마스크(20)의 최외각 에지로 정렬된다.
한 곳에 패터닝 마스크(20)을 이용하면, 도 3에 도시된 구조를 제공하는 적어도 하나의 개구(22)의 노출 측벽(24)에 스페이서(26)가 형성된다. 증착 및 에칭에 의해 형성되는 스페이서(26)는 산화막 등의 절연 재료로 구성된다. 이 스페이서 (26)는 선택적인 에피텍시 차단 마스크로서 본 발명에 이용하여, 에칭된 측벽에 노출된 상부 반도체층(16)으로부터 에피텍시를 차단함으로써, 그 에피텍시 후에 에칭된 영역의 고품질 단일 그레인 결정을 확보한다.
스페이서(26)를 형성한 후에, 반도체 재료(28)는 도 4에 도시된 구조를 제공하는 하부 반도체층(12)의 노출 표면에 선택적으로 형성된다. 본 발명에 따르면, 반도체 재료(28)는 하부 반도체층(12)의 결정학적 방향과 동일한 결정학적 방향을 갖는다.
반도체 재료(28)는 Si, SiGe, SiC, SiGeC 또는 그 조합물 등의 Si 함유 반도체를 포함하고, 이러한 재료는 선택적인 에피텍셜 성장 방법을 이용하여 형성될 수 있다. 몇몇 바람직한 실시예에 있어서, 반도체 재료(28)는 실리콘으로 구성된다. 본 발명에 있어서, 반도체 재료(28)는 재성장 반도체 재료로서 칭해질 수 있다. 에피텍시 공정에 의해 형성된 반도체 재료(28)는 패터닝 마스크(20)의 상부 표면보다 높게 성장된 후에, 가능한 면 성장(facet growth)을 제거하기 위하여 패터닝 마스크(20)의 상부 표면에 다시 연마된다. 반도체 재료(28)가 하부 반도체 재료(12)와 다를 수 있다는 점에 주목해야 한다. 따라서, 예를 들면, SiGe 혼합물이 실리콘층 위에 성장될 수 있다. 도면에 도시된 바와 같이, 반도체 재료(28)와 반도체층(12)은 이들 재료 사이에 존재하는 진정한 계면이 없기 때문에 동일한 반도체 재료로 구성된다. 그 재료들이 다른 경우에, 인터페이스는 반도체 재료(28)와 하부 반도체층912) 사이에 나타날 것이다.
본 발명의 이러한 지점에서, 도 4에 도시된 구조의 노출 표면에 선택적인 패터닝 이온 주입 마스크(30)가 형성될 수 있다. 그러한 실시예로서, 처음에, 그 구조의 노출 표면에 포토레지스트층이 제공되고, 그 다음에, 레지스트 노출 및 현상을 포함하는 리소그래피가 선택적인 패터닝 이온 주입 마스크(30)을 제공하는데 이용된다. 주목할 점은 선택적인 패터닝 이온 주입 마스크의 측벽들이 이전의 에칭 단계에 제공된 개구의 측벽을 통하여 조금 연장할 수 있다는 것이다. 도 5는 선택적인 패터닝 이온 주입 마스크(30)를 포함하는 그 결과의 구조를 도시한다.
선택적인 이온 주입 마스크(30)가 있거나 없으면, 산소 또는 질소 등의 이온(32)은 반도체 재료(28) 내의 이온 주입 영역(34)을 형성하기 위하여 반도체 재료(28)의 노출 부분에 이온 주입된다. 도 5를 참조하면, 이온 주입 영역(34)의 깊이는 도 6의 어닐링 단계 후에 매립된 절연 재료(36)의 상부 표면 영역(최종 매립된 산화막 상부 표면)이 절연층(14)의 상부 표면과 거의 동일 수준이도록 엔지니어링된다. 주목할 점은 이러한 이온 주입 영역이 어닐링 단계 후에 매립된 절연체 (36)의 상부 표면 영역과 거의 동일한 수준이 될 것이라는 점이다. 그 이온 주입 영역은 차후의 고온 어닐링 단계 동안에 매립된 절연층을 형성할 수 있는 고농도의 이온을 포함한다. 본 발명의 이러한 단계에서 수행된 이온 주입은 다양하게 널리 알려진 이온 주입 조건, 예를 들면 다음과 같은 조건을 포함할 수 있다.
높은 도우즈(dose) 이온 주입 : 본원에 이용된 "높은 도우즈(high-dose)"란 용어는 대략 4E17 ㎝-2 이상의 이온 주입량을 나타내고, 보다 바람직한 이온 주입량은 대략 4E17 내지 대략 2E18 ㎝-2 이 된다. 높은 이온 주입량을 이용하는 이외에, 이온 주입은 통상적으로 대략 10 내지 대략 1000 keV의 에너지를 이용하여 수행된다.
염기 이온 주입(base ion implant)으로서 칭해지는 이온 주입은 대략 0.05 내지 대략 500 ㎃ ㎝-2 의 빔 전류 밀도에서 대략 200℃ 내지 대략 800℃의 온도로 수행된다. 보다 구체적으로 말하면, 염기 이온 주입은 대략 4 내지 대략 8 ㎃ ㎝-2 의 빔 전류 밀도에서 대략 200℃ 내지 대략 600℃의 온도로 수행된다.
바람직하게는, 염기 이온 주입에 후속하여 대략 1E14 내지 대략 1E16㎝-2 의 도우즈를 이용하여 제2 이온 주입이 수행될 수 있고, 훨씬 더 바람직하게는 대략 1E15 내지 대략 4E15 ㎝-2 의 도우즈가 된다. 제2 이온 주입은 400 keV 이상의 에너지에서 수행되고, 보다 바람직하게는 대략 120 내지 450 keV의 에너지가 좋다.
이러한 제2 이온 주입은 대략 0.05 내지 대략 10㎃ ㎝-2 인 빔 전류 밀도를 이용하여 대략 4K 내지 대략 200℃의 온도에서 수행된다. 보다 바람직하게, 제2 이온 주입은 대략 0.5 내지 대략 5.0 ㎃ ㎝-2 인 빔 전류 밀도를 이용하여 대략 25℃ 내지 대략 100℃의 온도에서 수행된다.
주목할 점은 제2 이온 주입이 염기 이온 주입 단계에 의해 발생된 손상 영역 아래에 비정질 영역을 형성한다는 것이다. 차후의 어닐링 동안에, 비정질 영역 및 손상 영역은 매립된 절연 영역으로 변환된다.
낮은 도우즈 이온 주입 : 본원에 이용된 "낮은 도우즈(low-dose)"란 용어는 대략 4E17 ㎝-2 이하의 이온 도우즈을 나타내며, 보다 바람직한 이온 도우즈는 대략 1E17 내지 대략 3.9E17 ㎝-2 이 좋다. 이러한 낮은 도우즈 이온 주입은 대략 40 내지 500 keV의 에너지에서 수행되고, 훨씬 더 바람직한 이온 주입 에너지는 대략 60 내지 250 keV가 좋다.
염기 이온 주입으로 칭해질 수 잇는 "낮은 도우즈 이온 주입"은 대략 100℃ 내지 대략 800℃의 온도에서 수행된다. 보다 바람직하게, 염기 이온 주입은 대략 200℃ 내지 대략 650℃의 온도에서 수행될 수 있다. 낮은 도우즈 이온 주입에 이용된 빔 전류 밀도는 대략 0.05 내지 대략 500 ㎃ ㎝-2 이다.
바람직하게, 염기 낮은 도우즈 이온 주입 단계 후에 전술한 조건을 이용하여 수행되는 제2 산소 이온 주입이 수행된다.
다시 강조하지만, 전술한 타입의 이온 주입은 전형적인 것으로, 어떠한 방법으로도, 본 발명의 범위를 제한하지 않는다. 대신에, 본 발명은 종래의 SIMOX 공정에 통상 적용되는 모든 종래의 이온 주입을 고려한다.
이온 주입 후에, 선택적인 패터닝 마스크(30)는 통상 당업자에게 널리 알려진 종래의 레지스트 스트립핑 공정을 이용하는 구조로부터 제거된다. 다음에, 이온 주입 영역(34)을 포함하는 구조는 이온 주입 영역(34)을 고품질의 매립 절연층(36)으로 변환할 수 있는 고온 어닐링 공정에 제공된다. 특히, 본 발명의 어닐링 단계는 대략 700℃ 내지 대략 1400℃의 온도에서 수행되고, 보다 바람직하게는 대략 1100℃ 내지 대략 1300℃의 온도가 좋다.
더욱더, 본 발명의 어닐링 단계는 산화 분위기에서 수행된다. 이 어닐링 단계 동안에 이용된 산화 분위기는 O2, NO, N2O, 오존, 공기 등의 적어도 산소를 함유하는 가스 뿐만 아니라 기타 산소를 함유하는 가스를 포함한다. 산소를 함유하는 가스는 서로 혼합되거나, 그 가스는 He, Ar, N2, Xe, Kr 또는 Ne 등의 불휘발성 가스로 될 수 있다.
어닐링 단계는 통상 1시간 내지 100 시간 범위인 가변 시간 주기 동안에 수행될 수 있으며, 훨씬 더 바람직하게는 대략 2시간 내지 24시간 시간 주기가 좋다. 그 어닐링 단계는 하나의 목표 온도 및 가변 램프(ramp)에서 수행될 수 있으며, 또 는 가변 램프 속도를 이용하는 담금 주기(soak cycle) 및 담금 횟수가 적용될 수 있다.
산화 분위기에서 어닐링이 수행되기 때문에, 반도체 재료(28)의 상부 부분은 반도체 재료(28) 위에 표면 산화 영역(38)을 형성하여 산화한다. 주목할 점은 상부 반도체층(16)의 산화가 패터닝 마스크(20)에 의해 예방된다는 것이다. 표면 산화 영역(38)은 산화 전에 거의 2개의 실리콘의 양을 갖는다.
다음에, 패터닝 마스크(20)는 표면 유전층(18) 상에서 중지하는 도 6에 도시된 구조로부터 선택적으로 제거된다. 본 발명에서, 그 패터닝 마스크(20)는 예를 들면 핫 인산(hot phosphoric acid)이 이용되는 습식 화학 에칭 공정을 이용하여 제거된다. 핫 인산은 패터닝 마스크(20)가 SiN으로 구성될 때 특히 유용하다. 왜냐하면, 핫 인산이 산화막에 SiN을 선택적으로 에칭하기 때문이다. 이러한 에칭 단계를 수행한 후의 구조는 예를 들어 도 7에 도시된다.
이제, 도 8을 참조하면, 표면 산화막(38), 즉 표면 유전층(18) 및 선택적인 스페이서(26)의 일부분에 따른 재성장 반도체 재료의 산화 영역은 반도체 재료를 선택적으로 제거한다. 본 발명의 이러한 단계는 도 8에 도시된 평면 구조를 제공하기 때문에 평탄화 공정으로서 칭해질 수 있다.
특히, 반도체 재료에 비하여 산화막을 선택적으로 제거하는 습식 화학 에칭 공정은 본 발명에 제공될 수 있다. 산화막을 선택적으로 제거하기 위하여 본 발명의 이러한 지점에 이용될 수 있는 에칭제의 일예는 BHF(buffered HF)이다. SOI 층들, 즉 상부 반도체층(16) 및 반도체 재료(28) 위의 스페이서(26)도 또한 제거된다. 스페이서(26)가 통상적으로 아이솔레이션 영역(활성 소자 영역 대신에)에 위치되기 때문에, 스페이서의 리세스(recess) 또는 제거는 수용가능하다. 그 제거된 스페이서는 트렌치 아이솔레이션 영역의 형성 동안에 대체 또는 수정될 수 있다.
주목할 점은, 제1 소자 영역(100) 및 제2 소자 영역(102)이 도 8에 도시된다는 것이다. 제1 소자 영역은 상부 반도체층(16)을 포함하지만, 제2 소자 영역(102)은 재성장 반도체 재료(28)를 포함한다. 2개의 활성 영역은 절연 영역이 하부 반도체층(12)과 활성 영역을 분리하기 때문에 SOI 영역이다. 도시된 바와 같이, 도 8의 구조는 실질적으로 동일한 평면이고, 제2 결정학적 방향과 다른 제1 결정학적 방향을 갖는 상부 반도체층(16)과 실질적으로 동일한 두께의 제2 결정학적 방향을 갖는 재성장 반도체 재료(28)를 포함한다.
실질적으로 평탄한 표면을 제공한 후에, 쉘로우 트렌치 아이솔레이션 영역 등의 아이솔레이션 영역(40)은 제1 반도체 소자 영역(100)과 제2 반도체 소자 영역 (102)을 분리하기 위하여 통상적으로 형성된다. 이 아이솔레이션 영역(40)은 예를 들면, 트렌치 형성 및 에칭 공정과, 이 트렌치를 확산 장벽으로 선택적인 라이닝 (lining) 공정과, 트렌치를 산화막 등의 트렌치 유전 물질로 충진하는 공정을 포함하여 당업자에게 널리 알려진 공정 단계들을 이용하여 스페이서가 존재하는 영역에 형성된다. 트렌치를 충진한 후에, 그 구조는 평탄화될 수 있고, 선택적으로 밀도를 높이는 공정 단계가 트렌치 유전물의 밀도를 높이기 위하여 수행될 수 있다.
예를 들면, 도 9에는 아이솔레이션 영역(40)을 포함하는 실질적으로 평탄한 구조가 도시되고, 또한 제1 반도체 소자(50)가 제1 반도체층(16)의 일부분에 형성되고, 제2 반도체 소자(52)가 재성장 반도체 재료(28)에 형성된 후에 형성되는 집적화 구조를 도시한다. 각 소자 영역에 단 하나의 반도체 소자를 보여줌에도 불구하고, 본 발명은 특정 소자 영역에 복수의 타입의 소자들의 형성을 고려한다.
본 발명의 다른 실시예에 있어서, 도 8에 도시된 영역(100, 102) 내측에 아이솔레이션 영역(40)을 형성하여, 많은 pFET 또는 nFET가 스페이서(26)로 초기에 분리되는 영역마다 제조될 수 있다.
본 발명에 따르면, 제1 반도체 소자는 pFET 또는 nFET일 수 있는 반면에, 제2 반도체 소자는 nFET 또는 pFET일 수 있으며, 그 조건으로는 제1 반도체 소자가 제2 반도체 소자와 다르고, 특정 소자가 고성능 소자를 제공하는 결정 방향으로 제조하는 것이다. pFET 및 nFET는 당업자에게 널리 알려진 표준 CMOS 공정 단계를 이용하여 형성된다. 각각의 FET는 게이트 유전체, 게이트 전도체, 게이트 전도체의 맨 위에 위치된 선택적인 하드 마스크, 최소의 게이트 전도체의 측벽에 위치된 스페이서 및 확산 영역을 포함한다. 그 확산 영역은 도 9에 도면 번호 54로 표시된다.
주목할 점은 pFET가 (110) 또는 (111) 방향을 갖는 반도체 재료 위에 형성되는 반면, nFET는 (100) 또는 (111) 방향을 갖는 반도체 표면 위에 형성된다.
본 발명이 바람직한 실시예에 관하여 특별히 도시되고 기술되는 동안에, 당업자라면 본 발명의 범우 및 사상에 벗어남이 없이 형태나 세부 사항의 변경이 이루어질 수 있다는 것을 이해할 것이다. 따라서, 본 발명은 기술된 정확한 형태나 세부 사항에 한정되는 것이 아니라, 첨부된 청구 범위 내에 있는 것이다.
본 발명은 다른 타입의 CMOS 소자들이 이들 소자의 성능을 증대하는 SOI 기판의 특정 결정 방향에 따라 형성되도록 집적 반도체 디바이스들을 제조하는 방법을 제공하는 것이다.
도 1은 다른 결정학적 방향의 반도체층을 갖는 초기 SOI 기판을 도시하는 묘사도이다.
도 2는 하부 반도체층의 일부분을 노출시키기 위하여 도 1의 SOI 기판에 형성된 개구를 도시하는 묘사도(단면도)이다.
도 3은 개구의 노출 측벽마다 스페이서(spacer)를 포함하는 도 2의 구조를 도시하는 묘사도(단면도)이다.
도 4는 도 3의 하부 반도체층의 노출 표면 위에 반도체 재료를 형성한 후의 구조를 도시하는 묘사도(단면도)이다.
도 5는 광학적인 여분의 마스킹층을 이용하여 반도체 재료에 이온 주입을 도시하는 묘사도(단면도)를 도시한다.
도 6은 도 5에 도시된 구조를 어닐링한 후에 형성된 구조를 도시하는 묘사도(단면도)이다.
도 7은 반도체 재료로부터 패터닝 마스크를 제거한 후의 구조를 도시하는 묘사도(단면도)이다.
도 8은 평탄화 후에 형성되는 구조를 도시하는 묘사도(단면도)이다.
도 9는 다른 결정학적 방향의 동일 평면상에 형성된 nFET 및 pFET를 포함하지만 실질적으로 동일한 SOI 두께를 갖는 본 발명의 집적 반도체 구조를 도시하는 묘사도(단면도)이다.

Claims (25)

  1. 집적 반도체 구조를 형성하는 방법으로서,
    절연층에 의해 분리되는 제1 결정학적 방향의 상부 반도체층과 제2 결정학적 방향의 하부 반도체층을 포함하고, 제1 결정학적 방향이 제2 결정학적 방향과 다른 SOI 기판을 제공하는 단계와,
    상기 하부 반도체층의 표면을 노출시키는 적어도 하나의 개구를 SOI 기판에 형성하는 단계와,
    상기 제2 결정학적 방향과 동일한 결정학적 방향을 갖는 반도체 재료를 상기 하부 반도체층의 상기 노출 표면에 성장시키는 단계와,
    상기 하부 반도체층과 상기 반도체 재료를 분리하는 매립된 절연 영역을 이온 주입 및 어닐링 공정에 의해 상기 반도체 재료에 형성하는 단계와,
    상기 제2 결정학적 방향을 갖는 반도체 재료가 상기 상부 반도체층과 실질적으로 동일한 평면이고, 실질적으로 두께가 동일한 구조를 제공하기 위하여 상기 이온 주입된 반도체 재료를 평탄화시키는 단계를 포함하는 것인 집적 반도체 구조 형성 방법.
  2. 제1항에 있어서, 상기 SOI 기판을 제공하는 단계는 적어도 하나의 웨이퍼가 상부 반도체층을 포함하고, 다른 웨이퍼가 하부 반도체층을 포함하는 2개의 웨이퍼를 함께 본딩하는 단계를 포함하는 것인 집적 반도체 구조 형성 방법.
  3. 제1항에 있어서, 상기 SOI 기판은 그 위에 형성된 표면 유전층을 더 포함하는 것인 집적 반도체 구조 형성 방법.
  4. 제1항에 있어서, 상기 적어도 하나의 개구를 형성하는 단계는 상기 SOI 기판 상에 패터닝 마스크를 형성하고 에칭하는 단계를 포함하는 것인 집적 반도체 구조 형성 방법.
  5. 제1항에 있어서, 상기 반도체 재료를 성장시키기 전에 상기 적어도 하나의 개구의 노출 측벽에 스페이서를 형성하는 단계를 더 포함하는 것인 집적 반도체 구조 형성 방법.
  6. 제5항에 있어서, 상기 스페이서는 증착 및 에칭에 의해 형성되는 것인 집적 반도체 구조 형성 방법.
  7. 제1항에 있어서, 상기 반도체 재료를 성장시키는 단계는 선택적인 에피텍셜 성장 공정을 포함하는 것인 집적 반도체 구조 형성 방법.
  8. 제1항에 있어서, 상기 이온 주입은 상기 반도체 재료 내에 산소 또는 질소 이온을 주입하는 것을 포함하는 것인 집적 반도체 구조 형성 방법.
  9. 제1항에 있어서, 상기 이온 주입은 염기 이온 주입 단계를 포함하는 것인 집적 반도체 구조 형성 방법.
  10. 제9항에 있어서, 상기 염기 이온 주입 단계 후에 제2 이온 주입 단계를 더 포함하는 것인 집적 반도체 구조 형성 방법.
  11. 제1항에 있어서, 상기 어닐링 공정은 산화 분위기에서 대략 700℃ 내지 대략 1400℃의 온도로 수행되는 것인 집적 반도체 구조 형성 방법.
  12. 제1항에 있어서, 상기 산화 분위기는 불활성 가스로 선택적으로 희석될 수 있는 산소 함유 가스를 포함하는 것인 집적 반도체 구조 형성 방법.
  13. 제1항에 있어서, 상기 평탄화 단계는 산화물이 선택적으로 제거되는 적어도 하나의 에칭 단계를 포함하는 것인 반도체 구조 형성 방법.
  14. 제1항에 있어서, 상기 구조 위에 적어도 하나의 pFET 및 적어도 하나의 nFET를 형성하는 단계를 더 포함하는 것인 반도체 구조 형성 방법.
  15. 제14항에 있어서, 상기 적어도 하나의 pFET는 (110) 결정학적 표면에 위치되는 반면, 상기 적어도 하나의 nFET는 (100) 결정학적 표면에 위치되는 것인 반도체 구조 형성 방법.
  16. 제1항에 있어서, 상기 상부 반도체층은 (110) 표면 방향을 갖고, 상기 반도체 재료는 (100) 표면 방향을 갖는 것인 반도체 구조 형성 방법.
  17. 제16항에 있어서, 상기 (110) 표면에 적어도 하나의 pFET 및 상기 (100) 표면에 적어도 하나의 nFET를 형성하는 단계를 더 포함하는 것인 반도체 구조 형성 방법.
  18. 제1 결정학적 방향의 상부 반도체층을 포함하는 적어도 하나의 SOI 기판과 제2 결정학적 방향의 반도체 재료를 포함하는 집적 반도체 구조로서,
    상기 반도체 재료는 상기 상부 반도체층과 실질적으로 동일한 평면이고, 실질적으로 동일한 두께를 가지며, 상기 제1 결정학적 방향은 제2 결정학적 방향과 다른 것인 집적 반도체 구조.
  19. 제18항에 있어서, 상기 상부 반도체층 및 반도체 재료는 절연 영역에 의해 하부 반도체층과 분리되는 것인 집적 반도체 구조.
  20. 제18항에 있어서, 상기 상부 반도체층은 (110) 표면 방향을 갖고, 상기 반도체 재료는 (100) 표면 방향을 갖는 것인 집적 반도체 구조.
  21. 제20항에 있어서, 상기 (110) 표면 방향에 위치된 적어도 하나의 pFET 및 상기 (100) 표면 방향에 위치된 적어도 하나의 nFET를 더 포함하는 것인 집적 반도체 구조.
  22. 제18항에 있어서, 상기 상부 반도체층은 (100) 표면 방향을 갖고, 상기 반도체 재료는 (110) 표면 방향을 갖는 것인 집적 반도체 구조.
  23. 제22항에 있어서, 상기 (110) 표면 방향에 위치된 적어도 하나의 pFET 및 상기 (100) 표면 방향에 위치된 적어도 하나의 nFET를 더 포함하는 것인 집적 반도체 구조.
  24. 제18항에 있어서, 적어도 하나의 pFET 및 적어도 하나의 nFET를 더 포함하고, 그 각각의 소자는 상기 상부 반도체층 또는 반도체 재료 중 하나에 위치되며, 상기 위치는 결정학적 방향에 의존하는 것인 집적 반도체 구조.
  25. 제24항에 있어서, 상기 적어도 하나의 pFET는 (110) 또는 (111) 결정 방향에 위치되는 반면, 상기 적어도 하나의 nFET는 (100) 또는 (111) 결정 방향에 위치되는 것인 반도체 구조.
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