JP2005057284A - ウェーハ結合およびｓｉｍｏｘプロセスを使用した異なる結晶方位を有する自己整合ｓｏｉ - Google Patents

ウェーハ結合およびｓｉｍｏｘプロセスを使用した異なる結晶方位を有する自己整合ｓｏｉ Download PDF

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Abstract

【課題】特定のデバイスの最高性能を実現できる異なる結晶方位を有するＳＯＩ基板に形成された集積回路デバイスを提供すること。
【解決手段】具体的には、第１の結晶方位の上部半導体層と第２の結晶方位の半導体材料とを有するＳＯＩ基板を少なくとも含んだ集積回路構造であって、半導体材料は実質的に同一平面上にありかつ上部半導体層と実質的に同じ厚さであり、さらに第１の結晶方位が第２の結晶方位と異なっている集積回路構造が提供される。ＳＯＩ基板は、ウェーハ結合、イオン打ち込みおよびアニールによって形成される。
【選択図】図９

Description

本発明は、ディジタルまたはアナログ用途の高性能金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に関し、より詳細には、基板表面方位に基づいたキャリア移動度向上を利用するＭＯＳＦＥＴに関する。
現在の半導体技術では、ｎＦＥＴ（すなわち、ｎチャネルＭＯＳＦＥＴ）またはｐＦＥＴ（すなわち、ｐチャネルＭＯＳＦＥＴ）のような相補型金属酸化物半導体（ＣＭＯＳ）デバイスは、一般に、Ｓｉのような単一の結晶方位を有する半導体ウェーハに製造される。特に、今日の半導体デバイスの大部分は、（１００）結晶方位を有するＳｉ上に作られる。
電子は（１００）方位のＳｉ表面で高い移動度を有することが知られているが、正孔は（１１０）方位のＳｉ表面で高い移動度を有することが知られている。すなわち、（１００）Ｓｉの正孔移動度値は、この結晶方位での対応する電子移動度のほぼ１／２〜１／４である。プルアップ電流をｎＦＥＴのプルダウン電流と釣り合わせ、一様な回路切換えを実現するために、この違いを補償するようにｐＦＥＴは一般により大きな幅で設計される。より大きな幅を有するｐＦＥＴは、大量のチップ面積を占有するので望ましくない。
他方で、（１１０）Ｓｉの正孔移動度は（１００）Ｓｉの２倍である。したがって、（１１０）表面に形成されたｐＦＥＴは、（１００）表面に形成されたｐＦＥＴよりも相当に大きなドライブ電流を可能にする。しかし、（１１０）Ｓｉ表面の電子移動度は、（１００）Ｓｉ表面に比べて相当に落ちる。
上述のことから推定されるように、（１１０）Ｓｉ表面は、正孔移動度が優れているために、ｐＦＥＴデバイスには最適であるが、そのような結晶方位はｎＦＥＴデバイスに全く不適当である。代わりに、（１００）Ｓｉ表面は、この結晶方位が電子移動度にとって有利であるので、ｎＦＥＴデバイスに最適である。
上述のことを考慮して、特定のデバイスの最高性能を実現する異なる結晶方位を有する基板に形成された集積回路デバイスを提供することが必要である。また、デバイスが作られる半導体層が実質的に共面でかつ実質的に同じ厚さである異なる結晶方位を有するシリコン・オン・インシュレータに、ｎＦＥＴとｐＦＥＴの両方が形成される、そのような集積回路デバイスを形成する方法を提供する必要がある。
米国特許出願第１０／２５０，２４１号
本発明の１つの目的は、異なる型のＣＭＯＳデバイスが各デバイスの性能を高める特定の結晶方位のシリコン・オン・インシュレータ（ＳＯＩ）基板に形成されるようなやり方で、集積回路デバイスを製造する方法を提供することである。
本発明の他の目的は、ｐＦＥＴが（１００）結晶面に位置し、一方で、ｎＦＥＴが同じＳＯＩ基板の（１００）結晶面に位置するようなやり方で、集積回路デバイスを製造する方法を提供することである。
本発明のさらなる目的は、簡単で容易な処理ステップを使用してＣＭＯＳ技術とＳＯＩ技術を一体化する方法を提供することである。
本発明のさらに他の目的は、両方のＣＭＯＳデバイスすなわちｐＦＥＴおよびｎＦＥＴがＳＯＩのような集積回路構造を形成する方法を提供することである。
本発明のまだその上の他の目的は、デバイスが作られる半導体層が実質的に共面でかつ実質的に同じ厚さである異なる結晶方位を有するＳＯＩ基板を備える集積回路構造を形成する方法を提供する。
本発明で、これらおよび他の目的および利点は、ウェーハ結合、エッチング、エッチングされた領域への半導体層の再成長、およびイオン打ち込みとアニール例えばＳＩＭＯＸ（打ち込み酸素による分離）を含む方法を使用して実現される。具体的には、本発明の方法は、最初に、異なる結晶方位の上部半導体層と下部半導体層とを少なくとも含むＳＯＩ基板を実現することを含む。ＳＯＩ基板は、２枚の異なる半導体層を互いに結合して実現する。結合後、ＳＯＩ基板の下部半導体層の表面を露出させる開口を、選択エッチング・プロセスを使用して形成する。
次に、下部半導体層と同じ結晶方位を有する半導体材料が、開口中の下部半導体層の露出表面にエピタキシャル成長される。半導体材料を形成する前に、開口の露出した側壁にスペーサを形成することができる。（酸素または窒素のイオン打ち込みおよびアニールを含んだ）ＳＩＭＯＸのようなプロセスを使用して、半導体材料の中に埋込み絶縁領域を形成する。
打ち込みとアニールの後で、平坦化プロセスを使用して、第２の結晶方位を有する半導体材料が実質的に共面でかつ上部半導体層と実質的に同じ厚さである構造を実現する。それから、上部半導体層か半導体材料かどちらかに、その層の表面方位に依存して、少なくとも１つのｎＦＥＴと少なくとも１つのｐＦＥＴを形成することができる。両方のＣＭＯＳデバイスすなわちｎＦＥＴとｐＦＥＴは、ＳＯＩ層すなわち埋込み絶縁層で下部半導体層と隔てられた上部半導体層または再成長半導体材料に、形成されるので、ＳＯＩのようなデバイスである。
ウェーハ結合、イオン打ち込み、およびアニールを使用して異なる結晶方位を有するＳＯＩ構造を形成する方法を提供する本発明は、本出願に添付する図面に関連して、これからより詳細に説明する。添付の図面において、同様なおよび対応する要素は、同様な参照数字で引用する。
図１を参照すると、本発明で使用することができる初期の結合ＳＯＩ基板１０を示す。図示のように、結合ＳＯＩ基板１０は、表面誘電体層１８、上部半導体層１６、絶縁層１４、および下部半導体層１２を含む。結合基板１０はさらに、下部半導体層１２の下に位置する随意の半導体層（図示しない）を含むことができる。随意の結合基板では、他の絶縁層で、下部半導体層１２が随意の半導体層と隔てられている。
結合基板１０の表面誘電体層１８は、酸化物、窒化物、酸窒化物、または他の絶縁層であり、これは、結合前の初期ウェーハの１つに存在したものか、または、ウェーハ結合後に熱プロセス（すなわち、酸化、窒化、または酸窒化）か堆積かで上部半導体層１６の上に形成されたものかどちらかである。表面誘電体層１８の起源にかかわらず、表面誘電体層１８は、約３ｎｍから約５００ｎｍの範囲の厚さを有し、約５ｎｍから約２０ｎｍの範囲の厚さがさらに非常に好ましい。
上部半導体層１６は、例えば、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、並びに他のＩＩＩ／ＶまたはＩＩ／ＶＩ化合物半導体を含んだ任意の半導体材料で構成される。上部半導体層１６は、また、予め形成されたＳＯＩ基板のＳＯＩ層、または例えばＳｉ／ＳｉＧｅのような層状半導体を備えることもできる。また、上部半導体層１６は、好ましくは（１１０）である第１の結晶方位を有するものと見なされる。（１１０）結晶方位が好ましいが、上部半導体層１６は（１１１）または（１００）の結晶方位を有することができる。
上部半導体層１６の厚さは、結合基板１０を形成するために使用される初期の開始ウェーハに依存して変化することがある。しかし、一般に、上部半導体層１６は約５ｎｍから約５００ｎｍの範囲の厚さを有し、約５ｎｍから約１００ｎｍの範囲の厚さがさらに非常に好ましい。
上部半導体層１６と下部半導体層１２の間に位置する絶縁層１４は、結合基板１０をつくるために使用される初期ウェーハに依存して変化する厚さを有する。しかし、一般に、絶縁層１４は、約１ｎｍから約５００ｎｍの範囲の厚さを有し、約５ｎｍから約１００ｎｍの範囲の厚さがさらに非常に好ましい。絶縁層１４は、結合前にウェーハの一方または両方に形成された酸化物または他の同様な絶縁材料である。
下部半導体層１２は、上部半導体層１６と同じかまたは異なるかもしれない任意の半導体材料で構成される。したがって、下部半導体層１２は、例えば、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、並びに他のＩＩＩ／ＶまたはＩＩ／ＶＩ化合物半導体を含むことができる。下部半導体層１２は、予め形成されたＳＯＩ基板のＳＯＩ層または例えばＳｉ／ＳｉＧｅのような層状半導体を備えることもできる。下部半導体層１２は、上部半導体層１６の第１の結晶方位と異なる第２の結晶方位を有するものと見なされる。上部半導体層１６は好ましくは（１１０）表面であるので、下部半導体層１２の結晶方位は好ましくは（１００）である。（１００）結晶方位が好ましいが、下部半導体層１２は、上部半導体層１６の結晶方位に依存して（１１１）または（１１０）結晶構造を有することができる。
下部半導体層１２の厚さは、結合基板１０を形成するために使用される初期の開始ウェーハに依存して変化することがある。下部半導体層１２の下に随意の半導体層がない実施例では、下部半導体層１２は、構造全体のハンドル・ウェーハ（handle wafer）として働く。ウェーハ全体を支持するために、下部半導体層１２の厚さは数百ミクロンの厚さである。例えば、下部半導体層１２の厚さは、約５００μｍから約８００μｍの範囲であることができる。下部半導体層１２の下に随意の半導体層がある実施例では、下部半導体層１２は、約５ｎｍから約２００ｎｍの範囲の厚さであることができ、約５ｎｍから約１００ｎｍの範囲の厚さがさらに非常に好ましい。
下部半導体層１２の下に随意の半導体層が存在するとき、随意の半導体層は、下部半導体層１２と同じ半導体材料かまたは異なる半導体材料で構成されることができる。随意の半導体層の結晶方位は、一般に、下部半導体層と同じであるが、必ずしも同じではない。随意の半導体層は、一般に、下部半導体層１２よりも厚い。随意の半導体層が存在するとき、随意の半導体層は絶縁層で下部半導体層と隔てられている。
図１に示す結合基板１０は、互いに結合された２枚の半導体ウェーハで構成される。結合基板１０を製造する際に使用される２枚のウェーハは、一方のウェーハが上部半導体層１６を含み他方のウェーハが下部半導体層１２を含む２枚のＳＯＩウェーハ、ＳＯＩウェーハとバルク半導体ウェーハ、または少なくとも一方のウェーハが絶縁層１４を含む２枚のバルク半導体ウェーハ、またはＳＯＩウェーハとＨ２打ち込み領域のようなイオン打ち込み領域を含んだバルク・ウェーハを含むことができる。このＨ２打ち込み領域は、結合中に、少なくとも１つのウェーハの一部を分離するように使用することができる。また、本発明は、一方のウェーハがＨ２を打ち込まれている２枚のバルク・ウェーハの使用も考えている。
結合は、最初に２枚のウェーハを互いに密着させ、この接触したウェーハに随意に外力を加え、それから、２枚の接触したウェーハを、２枚のウェーハを互いに結合することができる条件の下で加熱して行われる。加熱ステップは、外力の存在する状態で、または外力の存在しない状態で行うことができる。加熱ステップは、一般に、不活性環境で約６００℃から約１３００℃の範囲の温度で約２時間から約２０時間の間行われる。より好ましくは、約９００℃から約１２００℃の範囲の温度で約２時間から約２０時間の範囲の時間、結合が行われる。本発明で、「不活性環境」という用語は、Ｈｅ、Ａｒ、Ｎ２、Ｘｅ、Ｋｒ、またはこれらの混合物のような不活性ガスが使用される環境を指すように使用する。結合プロセス中に使用される好ましい環境はＮ２である。水素打ち込みが使用される実施例では、約２００℃から約５００℃の範囲の温度で行われる初期加熱ステップを、結合の前に使用することができる。
２枚のＳＯＩウェーハが使用される実施例では、化学機械研磨（ＣＭＰ）のような平坦化プロセスまたは研削とエッチングを使用して、結合後に、少なくとも１つのＳＯＩウェーハのいくつかの材料層を除去することができる。表面誘電体層１８に達したときに、平坦化プロセスを停止する。
ウェーハの一方がイオン打ち込み領域を含む実施例では、結合中にイオン打ち込み領域は多孔質領域を形成し、この多孔質領域によって、イオン打ち込み領域の上のウェーハの部分が破壊されて、例えば図１に示すような結合ウェーハが後に残る。打ち込み領域は一般に水素イオンで構成され、この水素イオンは、当業者によく知られているイオン打ち込み条件を使用してウェーハの表面に打ち込まれる。
結合すべきウェーハが誘電体層を含まない実施例では、酸化のような熱プロセスによって、または化学気相成長法（ＣＶＤ）、プラズマ増速ＣＶＤ、原子層堆積、化学溶液堆積、並びに他の同様な堆積プロセスのような従来の堆積プロセスによって、表面誘電体層１８を結合ウェーハの上に形成することができる。
それから、図１の結合基板１０の所定の部分にパターン・マスク（patternedmask）２０を形成して、結合基板１０の一部を保護し、同時に、結合基板１０の少なくとも１つの他の部分を保護されない状態にする。結合基板１０の保護された部分は構造の第１のデバイス領域を画定するが、結合基板１０の保護されない部分は第２のデバイス領域を画定する。パターン・マスク２０は、形成されかつリソグラフィおよびエッチングを使用してパターン形成された窒化物層または酸窒化物層である。
本発明では、イオン打ち込みおよびアニールのステップ中における結合ＳＯＩ基板の保護された部分の酸化を防ぐために、パターン・マスク２０が使用される。最終構造で実質的に同じＳＯＩ厚さを実現するために、このマスク層の厚さは、図６で形成された再成長半導体層の酸化部分から表面誘電体層１８の厚さを引いたものに実質的に等しく選ぶことができる。表面誘電体１８は、パターン・マスク２０のその後の除去時にエッチング停止層として働くことができる。
結合基板１０にパターン・マスク２０を形成した後で、この構造は１つまたは複数のエッチング・ステップにかけられて、第２の半導体層１２の表面を露出させる少なくとも１つの開口２２が形成される。パターン・マスク２０の形成およびエッチングの後で結果として形成された構造を、例えば、図２に示す。具体的には、本発明のこの時点で使用される１つまたは複数のエッチング・ステップで、表面誘電体層１８の保護されていない部分並びにその下に存在する上部半導体層１６の部分、および上部半導体層１６を下部半導体層１２と隔てている絶縁層１４の部分が取り除かれる。
このエッチングは単一のエッチング・プロセスを使用して行うことができ、または複数のエッチング・ステップを使用することができる。本発明のこの時点で使用されるエッチングは、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、またはレーザ・エッチングのようなドライ・エッチング・プロセス、化学エッチング液が使用されるウェット・エッチング・プロセス、またはそれらの任意の組合せであることができる。このエッチングは、下部半導体層１２の上面で終了することができ、または下部半導体層１２の上面より僅かに下の領域で終了することができる。本発明の好ましい実施例では、表面誘電体層１８の保護されていない部分、上部半導体層１６、および絶縁層１４を選択的に除去する際に、反応性イオン・エッチング（ＲＩＥ）を使用する。
留意されたいことであるが、エッチング後に開口２２によって側壁２４が露出し、この側壁には、残りの表面誘電体層１８、残りの上部半導体層１６、残りの絶縁層１４、並びに残りの下部半導体層１２が含まれる。図示のように、層１８、１６および１４の露出側壁は、マスク２０の最も外側の縁端部と一致している。
パターン・マスク２０が所定の位置にある状態で、少なくとも１つの開口２２の露出側壁２４にスペーサ２６を形成し、例えば図３に示す構造を実現する。このスペーサ２６は、堆積とエッチングによって形成され、例えば酸化物のような絶縁材料で構成される。本発明では、スペーサ２６を選択エピタキシ阻止マスクとして使用して、エッチングされた側壁に露出した上部半導体層１６からのエピタキシを阻止して、エピタキシ後にエッチングされた領域に高品質単粒結晶が確実にあるようにする。
スペーサ２６を形成した後で、下部半導体層１２の露出表面に選択的に半導体材料２８を形成して、例えば図４に示す構造を実現する。本発明に従って、半導体材料２８は、下部半導体層１２の結晶方位と同じ結晶方位（例えば、（１００））を有する。
半導体材料２８は、Ｓｉ，歪みＳｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、またはそれらの組合せのようなＳｉ含有半導体を含むことができ、これは選択エピタキシャル成長法を使用して形成することができる。いくつかの好ましい実施例では、半導体材料２８はＳｉで構成される。本発明では、半導体材料２８は、再成長半導体材料と呼ぶことができる。エピタキシ・プロセスで形成される半導体材料２８は、パターン・マスク２０の上面よりも高く成長し、それから、予想されるファセット成長を除去するように元のパターン・マスク２０の上面まで研磨することできる。留意されたいことであるが、半導体材料２８は、下部半導体材料１２と異なってもよい。したがって、例えば、Ｓｉ層にＳｉＧｅ合金を成長することができる。図面において、半導体材料２８および半導体層１２は、これらの間に存在する真の界面が存在しないことで明らかなように、同じ半導体材料で構成されている。材料が似ていない場合には、半導体材料２８と下部半導体層１２の間に界面が存在する。
本発明のこの時点で、随意の打ち込みパターン・マスク３０を、図４に示す構造の露出表面に形成することができる。そのような実施例では、最初に構造の露出表面にフォトレジスト層を塗布し、それから随意の打ち込みパターン・マスク３０を実現する際に、レジストの露光および現像を含むリソグラフィを使用する。留意されたいことであるが、随意の打ち込みパターン・マスクの側壁は、前のエッチング・ステップで実現された開口の側壁を越えて僅かに延びるかもしれない。図５は、随意の打ち込みパターン・マスク３０を含んだ結果として得られた構造を示す。
随意の打ち込みマスク３０のある状態で、またはない状態で、酸素または窒素のようなイオン３２を半導体材料２８の露出部分に打ち込んで、半導体材料２８の中に打ち込み領域３４を形成する。図５を参照されたい。図６のアニール・ステップの後で埋込み絶縁材料３６の上面領域（最終的な埋込み酸化物の上面）が絶縁層１４の上面と実質的に同じ高さであるように、打ち込み領域３４の深さを設計することができる。留意されたいことであるが、この打ち込み領域は、アニール・ステップ後に埋め込み絶縁体３６の上面領域と実質的に同じ高さである（図６を参照されたい）。打ち込み領域は、その後の高温アニール・ステップ中に埋込み絶縁層を形成することができる高濃度のイオンを含む。本発明のこの段階で行われたイオン打ち込みは、様々なよく知られているイオン打ち込み条件を含むことができ、例えば下記のものを含む。
高ドーズ量イオン打ち込み：本明細書で使用するような「高ドーズ量」という用語は、約４Ｅ１７ｃｍ−２以上のイオン・ドーズ量を示し、約４Ｅ１７ｃｍ−２から約２Ｅ１８ｃｍ−２の範囲のイオン・ドーズ量がさらにより好ましい。高ドーズ量を使用することに加えて、この打ち込みは、一般に、イオン打ち込み装置を使って約１０ｋｅＶから約１０００ｋｅＶの範囲のエネルギーで行われる。より好ましくは、この打ち込みは、約６０ｋｅＶから約２５０ｋｅＶの範囲のエネルギーを使用して行われる。
ベース・イオン打ち込みと呼ぶことができるこの打ち込みは、約２００℃から約８００℃の範囲の温度で、約０．０５ｍＡｃｍ−２から約５００ｍＡｃｍ−２の範囲のビーム電流密度で行われる。より好ましくは、ベース・イオン打ち込みは、約２００℃から約６００℃の範囲の温度で、約４ｍＡｃｍ−２から約８ｍＡｃｍ−２の範囲のビーム電流密度で行うことができる。
望ましい場合には、ベース打ち込みステップに続いて、第２の打ち込みを行うことができ、この第２の打ち込みは、約１Ｅ１４ｃｍ−２から約１Ｅ１６ｃｍ−２の範囲のドーズ量を使用して行われ、１Ｅ１５ｃｍ−２から４Ｅ１５ｃｍ−２の範囲のドーズ量がさらに非常に好ましい。第２の打ち込みは、約４０ｋｅＶ以上のエネルギーで行われ、約１２０ｋｅＶから約４５０ｋｅＶの範囲のエネルギーがより好ましい。
この第２の打ち込みは、約４Ｋから約２００℃の範囲の温度で、約０．０５ｍＡｃｍ−２から１０ｍＡｃｍ−２の範囲のビーム電流密度で行われる。より好ましくは、第２の打ち込みは、約２５℃から約１００℃の範囲の温度で、約０．５ｍＡｃｍ−２から５．０ｍＡｃｍ−２の範囲のビーム電流密度で行うことができる。
留意されたいことであるが、第２の打ち込みで、ベース・イオン打ち込みステップで生じた損傷領域（damaged region）の下に非晶質領域が形成される。その後のアニール中に、非晶質領域および損傷領域は埋込み絶縁領域に変換される。
低ドーズ量打ち込み：本発明のこの実施例に関してここで使用する「低ドーズ量」という用語は、約４Ｅ１７ｃｍ−２以下のイオン・ドーズ量を示し、約１Ｅ１７ｃｍ−２から３．９Ｅ１７ｃｍ−２の範囲のイオン・ドーズ量がより好ましい。この低ドーズ量打ち込みは、約４０ｋｅＶから約５００ｋｅＶの範囲のエネルギーで行われ、約６０ｋｅＶから約２５０ｋｅＶの範囲の打ち込みエネルギーがさらに非常に好ましい。
この低ドーズ量打ち込みは、ベース・イオン打ち込みと呼ぶことができ、約１００℃から８００℃の範囲の温度で行われる。より好ましくは、ベース・イオン打ち込みは、約２００℃から約６５０℃の範囲の温度で行うことができる。低ドーズ量打ち込みで使用されるビーム電流密度は、約０．０５ｍＡｃｍ−２から約５００ｍＡｃｍ−２の範囲である。
望ましい場合には、ベース低ドーズ量打ち込みステップに続いて、第２の酸素打ち込みを行うことができ、この酸素打ち込みは上述の条件を使用して行われる。
再び強調することであるが、上述の型のイオン打ち込みは例示であって、決して本発明の範囲を制限するものではない。それよりも、本発明は、従来のＳＩＭＯＸプロセスで一般に使用される全ての従来イオン打ち込みを考えている。
イオン打ち込みの後で、当業者によく知られている従来のレジスト剥離プロセスを使用して、随意のパターン・マスク３０を構造から除去する。次に、打ち込み領域３４を含んだ構造は、打ち込み領域３４を高品質の埋込み絶縁領域３６に変えることができる高温アニール・プロセスにかけられる。具体的には、本発明のアニール・ステップは、約７００℃から約１４００℃の範囲の温度で行われ、約１１００℃から１３００℃の範囲の温度がさらに非常に好ましい。
さらに、本発明のアニール・ステップは、酸化環境で行われる。アニール・ステップ中に使用される酸化環境は、Ｏ２、ＮＯ、Ｎ２Ｏ、オゾン、空気並びに他の同様な酸素含有ガスのような少なくとも１つの酸素含有ガスを含む。酸素含有ガスは、互いに混ぜることができるし（Ｏ２とＮＯの混合物のような）、またはＨｅ、Ａｒ、Ｎ２、Ｘｅ、Ｋｒ、またはＮｅのような不活性ガスで希釈することができる。
アニール・ステップは、一般に約１時間から１００時間の範囲の可変時間の間行うことができ、約２時間から約２４時間の範囲の時間がさらに非常に好ましい。アニール・ステップは単一の目標温度で行うことができ、または様々なランプ速度およびソーク時間を使用してランプとソークの様々なサイクルを使用することができる。
アニールは酸化環境で行われるので、半導体材料２８の上部は酸化し、半導体材料２８に表面酸化物領域３８を形成する。留意されたいことであるが、パターン・マスク２０が存在することで、上部半導体層１６の酸化は起こらなくなる。表面酸化物領域３８は、酸化前のシリコンのほぼ２倍の体積である。
次に、パターン・マスク２０を図６に示す構造から選択に除去し、表面誘電体１８で終了する。本発明では、例えば熱燐酸のようなエッチング液が使用されるウェット化学エッチング・プロセスを使用して、パターン・マスク２０を除去する。熱燐酸は酸化物に対して選択的にＳｉＮをエッチングするので、パターン・マスク２０がＳｉＮで構成されるとき、熱燐酸は特に有用である。このエッチング・ステップの後で結果として形成された構造を、例えば、図７に示す。
ここで図８を参照すると、表面誘電体１８と共に表面酸化物３８すなわち再成長半導体材料の酸化領域が、および随意にスペーサ２６の一部が、半導体材料に対して選択的に除去される。本発明のこのステップは、図８に示す平面構造を実現するので、平坦化プロセスと呼ぶことができる。
具体的には、本発明では、半導体材料と比べて酸化物を選択的に除去するウェット化学エッチング・プロセスを使用することができる。本発明のこの時点で酸化物を選択的に除去するように使用することができるエッチング液の例は、緩衝ＨＦである。ＳＯＩ層すなわち上部半導体層１６および半導体材料２８の上のスペーサ２６もまた除去することができる。スペーサ２６は一般に（アクティブ・デバイス領域ではなく）分離領域中に位置しているので、凹みすなわちスペーサの除去は許容できる。トレンチ分離領域の形成中に、除去されたスペーサの代わりをつくりかつ修正することができる。
留意されたいことであるが、図８では、１００と示した第１のデバイス領域および１０２と示した第２のデバイス領域が示されている。第１のデバイス領域は上部半導体層１６を含み、一方で、第２のデバイス領域１０２は再成長半導体材料２８を含む。絶縁領域がアクティブ領域を下部半導体層１２と隔てているので、両方のアクティブ領域はＳＯＩ領域である。図示のように、図８の構造には、実質的に共面でかつ上部半導体層１６と実質的に同じ厚さである、第２の結晶方位（例えば、（１００））の再成長半導体材料２８が含まれる。この上部半導体層１６は、第２の結晶方位と異なる第１の結晶方位（例えば、（１１０））を有する。
実質的に平面の表面を実現した後で、一般に、第１の半導体デバイス領域１００を第２の半導体デバイス領域１０２から分離するように、浅いトレンチ分離領域のような分離領域４０が形成される。例えば、トレンチ画定とエッチング、随意にトレンチの内側を拡散障壁で覆うこと、およびトレンチに酸化物のようなトレンチ誘電体を充填することを含んだ、当業者によく知られている処理ステップを使用して、分離領域４０をスペーサが存在した領域に形成する。トレンチ充填後、構造を平坦化することができ、さらに随意の高密度化処理ステップを行ってトレンチ誘電体を高密度化することができる。
分離領域４０を含んだ結果として得られた実質的平面構造を、例えば、図９に示す。この図面はまた、第１の半導体デバイス５０を第１の半導体層１６の一部に形成し、さらに第２の半導体デバイス５２を再成長半導体材料２８に形成した後で、形成された集積構造を示す。各デバイス領域にただ１つの半導体デバイスの存在を示しているにもかかわらず、本発明は、特定のデバイス領域に複数の各型のデバイスを形成することを考えている。
本発明の他の実施例では、当初スペーサ２６で分離された各領域に多くのｐＦＥＴおよびｎＦＥＴを製造することができるように、分離領域４０が図８に示す領域１００および１０２の内部に形成される。
本発明に従って、第１の半導体デバイスが第２の半導体デバイスと異なりかつ特定のデバイスが高性能デバイスを可能にする結晶方位に製造されるという条件で、第１の半導体デバイスはｐＦＥＴまたはｎＦＥＴであることができるが、第２の半導体デバイスはｎＦＥＴまたはｐＦＥＴであることができる。ｐＦＥＴおよびｎＦＥＴは、当業者にはよく知られている標準ＣＭＯＳ処理ステップを使用して形成される。各ＦＥＴは、ゲート誘電体、ゲート導体、ゲート導体上に位置する随意のハード・マスク、少なくともゲート導体の側壁に位置するスペーサ、およびソースとドレイン領域をなす拡散領域を含む。拡散領域は、図９に５４として示す。
留意されたいことであるが、ｐＦＥＴは、（１１０）または（１１１）方位を有する半導体材料１６に形成されるが、ｎＦＥＴは、（１００）または（１１１）方位を有する半導体２８に形成される。
本発明は、好ましい実施例に関連して特に示しまた説明したが、当業者は理解することであろうが、本発明の精神および範囲から逸脱することなく、形および細部の前述および他の変更を行うことができる。したがって、本発明は、説明しまた図示した形および細部そのものに限定されることなく、添付の特許請求の範囲に含まれる意図である。
異なる結晶方位の半導体層を有する初期ＳＯＩ基板を示す実体図（断面図による）である。 下部半導体層の一部を露出させるように図１のＳＯＩ基板に形成された開口を示す実体図（断面図による）である。 開口の各露出側壁にスペーサを含む図２の構造を示す実体図（断面図による）である。 図３の下部半導体層の露出面に半導体材料が形成された後の構造を示す実体図（断面図による）である。 随意の追加マスク層を使用した半導体材料へのイオン打ち込みを示す実体図（断面図による）である。 図５に示す構造をアニールした後に形成された構造を示す実体図（断面図による）である。 半導体材料からパターン・マスクが除去された後の構造を示す実体図（断面図による）である。 平坦化後に形成された構造を示す実体図（断面図による）である。 異なる結晶方位であるが実質的に同じＳＯＩ厚さを有する同一平面表面に形成されたｎＦＥＴおよびｐＦＥＴを含んだ本発明の集積回路構造を示す実体図（断面図による）である。
符号の説明
１０ 結合ＳＯＩ基板
１２ 下部半導体層（第２の結晶方位）
１４ 絶縁層
１６ 上部半導体層（第１の結晶方位）
１８ 表面誘電体層
２０ パターン・マスク
３０ パターン・マスク
２２ 開口
２４ 露出側壁
２６ スペーサ
２８ 半導体材料（再成長半導体材料）
３６ 埋込み絶縁材料
４０ 分離領域
５０ 第１の半導体デバイス（ｐＦＥＴまたはｎＦＥＴ）
５２ 第２の半導体デバイス（ｎＦＥＴまたはｐＦＥＴ）
５４ 拡散領域

Claims (25)

  1. 集積回路構造を形成する方法であって、
    絶縁層で隔てられた第１の結晶方位の上部半導体層と、前記方位と異なる第２の結晶方位の下部半導体層とを備えるＳＯＩ基板を準備するステップと、
    前記下部半導体層の表面を露出させる少なくとも１つの開口を前記ＳＯＩ基板に形成するステップと、
    前記下部半導体層の前記露出表面に前記第２の結晶方位と同じ結晶方位を有する半導体材料を成長するステップと、
    イオン打ち込みおよびアニールによって埋込み絶縁領域を前記半導体材料中に形成し、前記埋込み絶縁領域が前記半導体材料を前記下部半導体層と隔てるステップと、
    前記絶縁領域が埋め込まれた半導体材料を平坦化して、前記第２の結晶方位を有する前記半導体材料が実質的に共面であり、かつ前記上部半導体層と実質的に同じ厚さにするステップとを備える方法。
  2. 前記ＳＯＩ基板を準備するステップが、２枚のウェーハを互いに結合するステップを備え、少なくとも１つのウェーハが前記上部半導体層を含み、他方のウェーハが前記下部半導体ウェーハを含む、請求項１に記載の方法。
  3. 前記ＳＯＩ基板が、その上に形成された表面誘電体を含む、請求項１に記載の方法。
  4. 少なくとも１つの開口を形成する前記ステップが、前記ＳＯＩ基板にパターン・マスクを形成し、エッチングすることを含む、請求項１に記載の方法。
  5. さらに、前記半導体材料を成長する前記ステップの前に、前記少なくとも１つの開口の露出された側壁にスペーサを形成するステップを備える、請求項１に記載の方法。
  6. 前記スペーサが、堆積とエッチングで形成される、請求項５に記載の方法。
  7. 前記半導体材料を成長する前記ステップが、選択エピタキシャル成長プロセスを備える、請求項１に記載の方法。
  8. 前記イオン打ち込みが、前記半導体材料の中に酸素イオンまたは窒素イオンを打ち込むことを備える、請求項１に記載の方法。
  9. 前記イオン打ち込みが、ベース・イオン打ち込みステップを備える、請求項１に記載の方法。
  10. さらに、前記ベース・イオン打ち込みステップの後に、第２のイオン打ち込みステップを備える、請求項９に記載の方法。
  11. 前記アニールが、酸化環境中で７００℃から１４００℃の範囲の温度で行われる、請求項１に記載の方法。
  12. 前記酸化環境が、不活性ガスで希釈された酸素含有ガスを含む、請求項１１に記載の方法。
  13. 前記平坦化するステップが、酸化物が選択的に除去されるエッチング・ステップを含む、請求項１に記載の方法。
  14. さらに、前記構造に少なくとも１つのｐＦＥＴおよび少なくとも１つのｎＦＥＴを形成するステップを備える、請求項１に記載の方法。
  15. 前記ｐＦＥＴが（１１０）結晶表面に位置し、一方で、前記ｎＦＥＴが（１００）結晶表面に位置する、請求項１４に記載の方法。
  16. 前記上部半導体層が（１１０）方位の表面を有し、前記半導体材料が（１００）方位の表面を有する、請求項１に記載の方法。
  17. さらに、少なくとも１つのｐＦＥＴを前記（１１０）表面に形成し、かつ少なくとも１つのｎＦＥＴを前記（１００）表面に形成するステップを備える、請求項１６に記載の方法。
  18. 第１の結晶方位の上部半導体層と第２の結晶方位の半導体材料とを備えるＳＯＩ基板を少なくとも備える集積回路構造であって、前記半導体材料が実質的に共面でかつ前記上部半導体層と実質的に同じ厚さであり、さらに前記第１の結晶方位が前記第２の結晶方位と異なる集積回路構造。
  19. 前記上部半導体層および前記半導体材料が、絶縁領域で下部半導体層と隔てられている、請求項１８に記載の集積回路構造。
  20. 前記上部半導体層が（１１０）方位の表面を有し、前記半導体材料が（１００）方位の表面を有する、請求項１８に記載の集積回路構造。
  21. さらに、前記（１１０）方位表面に位置する少なくとも１つのｐＦＥＴ、および前記（１００）方位表面に位置する少なくとも１つのｎＦＥＴを備える、請求項２０に記載の集積回路構造。
  22. 前記上部半導体層が（１００）方位の表面を有し、前記半導体材料が（１１０）方位の表面を有する、請求項１８に記載の集積回路構造。
  23. さらに、前記（１１０）方位表面に位置する少なくとも１つのｐＦＥＴおよび前記（１００）方位表面に位置する少なくとも１つのｎＦＥＴを備える、請求項２２に記載の集積回路構造。
  24. さらに、少なくとも１つのｐＦＥＴおよび少なくとも１つのｎＦＥＴを備え、各デバイスが前記上部半導体層か前記半導体材料かどちらかに位置し、前記位置が結晶方位に依存する、請求項１８に記載の集積回路構造。
  25. 前記ｐＦＥＴが（１１０）結晶方位または（１１１）結晶方位に位置し、一方で、前記ｎＦＥＴが（１００）結晶方位または（１１１）結晶方位に位置する、請求項２４に記載の集積回路構造。
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