JP2009526390A - ハイブリッド・チャネル配向を伴うcmos素子およびその製造方法 - Google Patents
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Abstract
特定の素子に最適な性能を提供する、異なる表面配向(すなわちハイブリッド表面配向)を有する半導体基板を提供すること。
【解決手段】
本発明は、少なくとも第1および第2の素子領域を備える半導体基板に関し、第1の素子領域は等価結晶面の第1のセットに沿って配向された内部表面を有する第1の凹部を備え、第2の素子領域は等価結晶面の第2の異なるセットに沿って配向された内部表面を有する第2の凹部を備える。半導体素子構造は、こうした半導体基板を使用して形成することができる。具体的に言えば、少なくとも1つのnチャネル電界効果トランジスタ(n−FET)を、第1の凹部の内部表面に沿って延在するチャネルを備えた、第1の素子領域に形成することが可能である。少なくとも1つのpチャネル電界効果トランジスタ(p−FET)を、第2の凹部の内部表面に沿って延在するチャネルを備えた、第2の素子領域に形成することが可能である。
【選択図】 図3
Description
Claims (13)
- 少なくとも第1および第2の素子領域を備える半導体基板であって、前記第1の素子領域は等価結晶面の第1のセットに沿って配向された内部表面を有する第1の凹部を備え、前記第2の素子領域は等価結晶面の第2の異なるセットに沿って配向された内部表面を有する第2の凹部を備える、半導体基板と、
前記第1の素子領域に配置された少なくとも1つのnチャネル電界効果トランジスタ(n−FET)であって、前記n−FETは前記第1の凹部の前記内部表面に沿って延在するチャネルを備える、n−FETと、
前記第2の素子領域に配置された少なくとも1つのpチャネル電界効果トランジスタ(p−FET)であって、前記p−FETは前記第2の凹部の前記内部表面に沿って延在するチャネルを備える、p−FETと、
を備える、半導体素子。 - 前記半導体基板は、前記等価結晶面の第1のセットのうちの1つに沿って配向されたか、または前記等価結晶面の第2のセットのうちの1つに沿って配向された、基板表面を有する、請求項1に記載の半導体素子。
- 前記半導体基板は単結晶シリコンを備え、
(a)前記等価結晶面の第1のセットは{100}シリコン面であり、前記等価結晶面の第2の異なるセットは{110}シリコン面であること、
(b)前記等価結晶面の第1のセットは{100}シリコン面であり、前記等価結晶面の第2の異なるセットは{111}シリコン面であること、または
(c)前記半導体基板は単結晶シリコンを備え、前記等価結晶面の第1のセットは{111}シリコン面であり、前記等価結晶面の第2の異なるセットは{110}シリコン面であること、
のいずれか1つである、請求項1に記載の半導体素子。 - 前記n−FETは、前記チャネルの両側に配置されたソース領域およびドレイン領域と、前記チャネルを覆って配置されたゲート・スタックとをさらに備え、前記n−FETは、そのゲート長さよりも長いチャネル長さを有するか、あるいは前記p−FETは、前記チャネルの両側に配置されたソース領域およびドレイン領域と、前記チャネルを覆って配置されたゲート・スタックとをさらに備え、前記p−FETは、そのゲート長さよりも長いチャネル長さを有する、請求項1、2、または3に記載の半導体素子。
- 少なくとも第1および第2の素子領域を備える半導体基板を形成するステップと、
前記半導体基板の前記第1の素子領域の第1の凹部および前記第2の素子領域の第2の凹部を形成するステップであって、前記第1の凹部は等価結晶面の第1のセットに沿って配向された内部表面を有し、前記第2の凹部は等価結晶面の第2の異なるセットに沿って配向された内部表面を有する、形成するステップと、
前記第1の素子領域に少なくとも1つのn−FETと、前記第2の素子領域に少なくとも1つのp−FETとを形成するステップであって、前記n−FETは前記第1の凹部の前記内部表面に沿って延在するチャネルを備え、前記p−FETは前記第2の凹部の前記内部表面に沿って延在するチャネルを備える、形成するステップと、
を含む、半導体素子を形成するための方法。 - 前記半導体基板は、前記等価結晶面の第1のセットのうちの1つに沿って配向された基板表面を有し、前記第1の凹部は前記基板表面に垂直な方向に沿って前記半導体基板をエッチングする異方性エッチング・プロセスによって形成され、前記第2の凹部はすべての方向に沿って前記半導体基板をエッチングする結晶学的エッチングによって形成されるが、前記等価結晶面の第1のセットに沿う方が、前記等価結晶面の第2の異なるセットに沿うよりも高速である、請求項5に記載の方法。
- 前記半導体基板は、前記等価結晶面の第2の異なるセットのうちの1つに沿って配向された基板表面を有し、前記第1の凹部はすべての方向に沿って前記半導体基板をエッチングする結晶学的エッチングによって形成されるが、前記等価結晶面の第2の異なるセットに沿う方が、前記等価結晶面の第1のセットに沿うよりも高速であり、前記第2の凹部は前記基板表面に垂直な方向に沿って前記半導体基板をエッチングする異方性エッチング・プロセスによって形成される、請求項5に記載の方法。
- 前記半導体基板は単結晶シリコンを備え、前記等価結晶面の第1のセットは{100}シリコン面であり、前記等価結晶面の第2の異なるセットは{110}シリコン面である、請求項6または7に記載の方法。
- 前記異方性エッチング・プロセスはドライ・エッチング・プロセスであり、前記結晶学的エッチング・プロセスはウェット・エッチング・プロセスである、請求項6または7に記載の方法。
- 前記ドライ・エッチング・プロセスは反応性イオンを使用して実施され、前記ウェット・エッチング・プロセスは水酸化塩基のエッチング液を使用して実施される、請求項6または7に記載の方法。
- 前記n−FETは、前記チャネルの両側に配置されたソース領域およびドレイン領域と、前記チャネルを覆って配置されたゲート・スタックとをさらに備え、前記n−FETは、そのゲート長さよりも長いチャネル長さを有するか、あるいは前記p−FETは、前記チャネルの両側に配置されたソース領域およびドレイン領域と、前記チャネルを覆って配置されたゲート・スタックとをさらに備え、前記p−FETは、そのゲート長さよりも長いチャネル長さを有する、請求項5に記載の方法。
- 少なくとも第1および第2の素子領域を備える半導体基板であって、前記第1の素子領域は等価結晶面の第1のセットに沿って配向された内部表面を有する第1の凹部を備え、前記第2の素子領域は等価結晶面の第2の異なるセットに沿って配向された内部表面を有する第2の凹部を備える、半導体基板。
- 少なくとも第1および第2の素子領域を備える半導体基板を形成するステップと、
前記半導体基板の前記第1の素子領域の第1の凹部と前記第2の素子領域の第2の凹部とを形成するステップであって、前記第1の凹部は等価結晶面の第1のセットに沿って配向された内部表面を有し、前記第2の凹部は等価結晶面の第2の異なるセットに沿って配向された内部表面を有する、形成するステップと、
を含む方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/307,481 US7456450B2 (en) | 2006-02-09 | 2006-02-09 | CMOS devices with hybrid channel orientations and method for fabricating the same |
PCT/EP2007/051189 WO2007090856A1 (en) | 2006-02-09 | 2007-02-07 | Cmos devices with hybrid channel orientations, and method for fabricating the same |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009526390A true JP2009526390A (ja) | 2009-07-16 |
Family
ID=38015915
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008553757A Pending JP2009526390A (ja) | 2006-02-09 | 2007-02-07 | ハイブリッド・チャネル配向を伴うcmos素子およびその製造方法 |
Country Status (6)
Country | Link |
---|---|
US (2) | US7456450B2 (ja) |
EP (1) | EP1984948A1 (ja) |
JP (1) | JP2009526390A (ja) |
CN (1) | CN101379609A (ja) |
TW (1) | TW200805655A (ja) |
WO (1) | WO2007090856A1 (ja) |
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- 2007-02-07 CN CNA2007800049209A patent/CN101379609A/zh active Pending
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Publication number | Publication date |
---|---|
US20070181980A1 (en) | 2007-08-09 |
US7456450B2 (en) | 2008-11-25 |
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TW200805655A (en) | 2008-01-16 |
WO2007090856A1 (en) | 2007-08-16 |
US20080096339A1 (en) | 2008-04-24 |
CN101379609A (zh) | 2009-03-04 |
EP1984948A1 (en) | 2008-10-29 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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