TW200805655A - CMOS devices with hybrid channel orientations, and method for fabricating the same - Google Patents

CMOS devices with hybrid channel orientations, and method for fabricating the same Download PDF

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TW200805655A TW096104162A TW96104162A TW200805655A TW 200805655 A TW200805655 A TW 200805655A TW 096104162 A TW096104162 A TW 096104162A TW 96104162 A TW96104162 A TW 96104162A TW 200805655 A TW200805655 A TW 200805655A
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Thomas W Dyer
Xiang-Dong Chen
James J Toomey
Hai-Ning S Yang
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Description

200805655 九、發明說明： 【發明所屬之技術領域】 本發明係有關於可用於互補式金屬氧化物半導體 (CMOS)電路之半導體裝置。尤其是，本發明係有關於 包含具有混合通道取向之至少一 n通道場效電晶體 (n-FET)及至少一 p通道場效電晶體（p-FET)之cm〇s 電路。換言之，CMOS電路之n_FET與ρ·；ρΕΤ包含沿著半 導體基板之不同組晶面取向之通道，且CM〇s電路位於 導體基板上。 【先前技術】 (如Si)之單一組等效晶面其中之一而取向。特別是 °特別是，現
石夕面之電洞遷移率大約高2倍以上； 面之電子遷移 低0 於目前半_技術中，CM0S裝置(如n_FETs斑 P-FETS)-般綠製作料導體晶圓上，每—轉體晶圓具 有-基板表面’該基板表面沿著形成基板之半導體材料 ’而相對於沿著{100}
4IBM/07008TW ; FIS9-2005-0364TWl(JL) 6 200805655 形成n-FET裝置。—M不適合於 〇〇_而代之=T〇〇}晶面增強的電子遷移率， 翁S中鞭i：=T_FETS4’從而在 混合齡有柯絲取向（即 牛V體基板’為特定裝置提供最佳性能。 同時也迫切需要提出一種形成 f法’該積體半導體裝置形成於具有混合表面取美 - η·及=Γ具有混合通道取向之至少 電子H ㈣了 沿著相對較高 著提供取向’且。術通道沿 取向。门如遷移辜之一弟二不同組等效晶面而 【發明内容】 本I明提出-種具有混合表面取向之一半導體基 f。^剌之轉縣板可包含—域轉縣構或一層 且=、、&、、、彖層上轉體（s〇I)結構’本發日月之半導體基板 可藉由步麵泣形献有沿著半導縣板材料之 不同組等效晶面取向之喊面之凹槽。這種半導體基板可 容易地用於形成包含具有不同通道取向之n_FETs及 p-FETs 之 CMOS 電路。 4IBM/07008TW ； FIS9-2005-0364TWi(JL) 200805655 方面，本發明係有關於一種半導體,w％ … 1置半導體基板包含至少第一和第 域’其中第一裝置區域包含一第—凹槽 ： 之内表面； ^者_一不同組等效晶面取向 :及該—包含沿著之：面位於第-裝置區 延伸之一通道； 域 至少-p通道場效電晶體（p_FET) ’該_包含沿著第二輯之域崎區 才匕數ίϊΓϊΓ“等效晶面”術詞係指—家族藉由米^ ^數疋義之雜晶面解面，在技帽更轉細= 法 ，【:方面’本發明係有關於一種形成铸體裝置之方 第 形成-半導體基板，包含至少第—和第二聚置 形成第-凹槽於半導體基板之第—裝二二 =曹解導體基板之第二裝£區域，其中第 有々者弟一組等效晶面取向之内表面，且1 /、 有沿著第二不同組等效晶面取向之内表面;、凹槽具 —形成至少i_FET於第-裝置區域，及至少 於第二裝置區域，其中n-FET包含沿著第— 延伸之-通道’且其中p-FET包含沿著第二“之== 4IBM/07008TW ; FlS9-2005-0364TWl(JL) 8 200805655 延伸之一通道 ί::::、ΓΓ，Γ 一種轉輸反，該半導 包含—第-凹槽係具有沿著第—組等效/ *衣置區域 體基 面，且苴中篦-壯罢广A Α人 日日面取向之内表 :、中弟—衣置區域包含—第二凹槽係具有沿 不同組等效晶面取向之内表面。 -
以及 亦進一方面，本發明係有關於一種方法，其包含· 形成-半導體基板，包含至少第—和第二裝置區域； ♦形成一第-凹槽於料體基板之第—裝置區域，及— 弟-凹槽於半導體基板之第二裝置區域，其中第一凹样具 !沿if 一組等效晶面取向之内表面，且其中第二 有著弟—不同組等效晶面取向之内表面。 本發明其他方面、特徵及優點將可從下列揭示及附屬 請求項中得到更全面的理解。 【實施方式】 於下列説明中，敍述了複數具體細節，如具體結構、 元件材料、維數、製程步驟及技術，以便全面理解本發 明。然而，熟此技術領域者應理解，本發明若沒有這些具 體細節亦可實施。不詳述其他場合下之習知結構或製程步 驟，以便避免偏離本發明。 應了解，當一層、區域或基板等元件是指“在”其他元 件“上(on)”或“之上(over)，，，它可直接在其他元件上，或亦 4IBM/07008TW ； FIS9-2005-0364TWl(JL) 9 200805655 可存在中間元件。相反，當一元件是指“直接在(directly)，， 其他元件“上”或“之上”，就不存在中間元件。同理，這將 理解為，當一元件是指“在”其他元件“下(beneath)，，或“之下 (under)”，它可直接在其他元件下或之下，或可存在中間元 件。相反，當一元件是指“直接在，，其他元件“下，，或“之下，，， 就不存在中間元件。 本發明提出一種混合半導體基板，該混合半導體基板 包含複數凹槽，該複數凹槽具有沿著半導體基板材料之不 同組晶面取向之内表面。特別是，一第一凹槽（一第_組 凹槽）具有沿著一第一組等效晶面取向之内表面，其中一 特定類型電荷載子（即電洞或電子）之遷移率得到提高。 一第二凹槽（一第二組凹槽）具有沿著一第二不同組等效 晶面取向之内表面，其中一不同類型電荷載子（即電子或 電洞）之遷移率得到提高。 、，本备明之混合半導體基板可包含任意單晶半導體材 料’該單晶半導體材料包含但不限於：Si、SiC、SiGe、 SiGeC、Ge 合金、GaAs、InAs、InP 以及其他πΐ-ν或 VI化合物半導體。 於單曰曰半導體材料中，單晶材料之單元胞中所有晶格 方向及晶格面可藉由稱爲米勒指數之數學描述來形容。特 ，是，，勒指數中符號[hkl]係指晶體方向或晶向。第J圖 顯示一單晶矽單元胞，該單晶矽單元胞係一立方單元胞。 某5晶向，例如·· [001]、[100]、[010]、[110]及[111]在立 方單元胞中用箭頭特別地指出◦另一方面，單晶矽單元胞 4IBM/07008TW ; FIS9-2〇〇5-〇364TWl(JL) 200805655 之晶面或平面藉由米勒指數符號[hkl]表示，係指垂直於該 [hkl]晶向之晶面或平面。第2圖解釋性地顯示單晶矽單元 胞之晶面（100)、（110)及（m>它們分別垂直於 [110]及[111]晶向。 、 進一步地，因爲單元胞於半導體晶體中呈週期性，所 以就存在荨效晶向及晶面族或組。因此，米勒指數符號 〈hkl〉係指一族或一組等效晶體方向或晶向。例如，〈1^〉 晶向包含等效晶向[1〇〇]、[010]及[001];〈110〉晶向包含 等效晶向[110]、_]、[101]、[小 10]、[(M-1]、卜10 η、 [-no]、_]、[-1 叫、、[_]及[1(Μ];〈叫晶 向包含等效晶向[ill]、卜叫、[叫及[n i]。類似地日曰 符號{hkl}係指一族或組分別垂直〈hkl〉晶向之等效晶面 或平面。例如，{100}晶面包含分別垂直⑽〇〉、晶曰L 組等效晶面。 ^ 於本發明-具體較佳（但非必需）實施例中，混 導體基板包含單祕。因此，第—凹槽或第—組凹^且 有沿著砍_}晶面取向之内表面，而第二 曰且、 凹槽可具有沿射_晶面取向之内表面。照 發明之混合半導體基板可祕製造—CM〇s fMOS電路包含-或複數n術s，該〜舰之通道二 第-凹槽或第-組凹槽之内表面取向；並包含—或複^ P^ETs，該P概之通道沿著第二凹槽或第 表面取向。 曰乙円 可替代地，第-凹槽或第一組凹槽可具有沿著石夕剛 4IBM/07008TW ； FIS9-2005-0364TWl(JL) 11 200805655 晶面取向之喊面，而第二凹槽或第二_槽可具有沿著 石夕{111}晶面取向之内表面。進一步地，第一凹槽或第一組 凹槽可具有沿著卯11}晶面取向之内表面，而第二凹样或 第二組凹槽可具有沿著卯10}晶面取向之内表面。爲^ 改良裝置性能，表面取向之任意合適組合亦可提供於混合 半導體基板之凹槽。 第3圖特別顯示根據本發明一實施例製作於一半導體 基板12上之一 CM0S電路之剖面圖^半導體基板12具 沿著石夕{110}晶面之-取向之—基板表面，並包含至少、一 P-FET裝置區域（位於左邊）及至少I·裝置區域（位 於右邊），它們藉由一溝槽隔離區14而相互分離。 如上所述之半導體基板12可包含任意單晶半導體材 料，包含但不限於：Si、SiC、SiGe、SiGeC、Ge合金、 GaAs、InAs、InP以及其他ΙΠ-ν或化合物半l體。 較佳地，這種混合半導體基板由含Si半導體材料即包含 Si =半導體材料構成。例如，混合半導體基板可本質地由 體單晶矽組成。可替代地，混合半導體基板可包含s〇i結 構，該SOI結構包含位於一絕緣體埋層之上之一薄單晶矽 層’它有降低基板内漏電流之作用。混合半導體基板可換 雜、不摻雜或者其内包含摻雜及不摻雜區域。例如，半導 體基板亦可包含一第一摻雜（〜或^)區域及一第二摻雜 (p-或η-)區域。第一摻雜區域與第二摻雜區域可相同'， 或它們可具有不同導電型和/或摻雜濃度。這些摻雜區域被 稱爲“井”並可用來製作各種裝置區域^ 4IBM/07008TW ； FIS9-2005-0364TWl(JL) 12 200805655 可於半導體基板12内提供至少一隔離區，例如，溝 槽隔離區14，以便將p_FET裝置區域與㈣丁裝置區域 =離。隔離區可以是-溝槽隔離區（如圖式所示）或〆 ，氧化物隔離區。溝槽隔離區可使用熟賴技術領域者所 “、、矣之4知屢槽隔離製程而形成。例如，可使用微影、勒 刻亚用-辆介電娜填絲雜絲成溝槽隔離區。可 坟擇地’於屢槽填充前’於溝槽中形成一襯墊；於溝槽填 稠密化步驟，也可於溝槽填充後進行-平坦化 衣私氧化物可使用—所謂梦局部氧化製程而形成。 ，由内表面25限定之一第一凹槽位於P-FET裝置區 5 凹槽之内表面25沿著⑽}晶面取向，如第3圖 一則頭所不。半導體基板12之p_FET裝置區域包含 =IEIf置’該p撕錢包含位於第一凹槽相對侧之 P5、、D 22、24 ’並且包含位於源極與汲極22、24之 二ίί ίΐ—凹槽之内表面25取向之—通道。該P_FET ί而^ 3 1堆疊’該閘堆疊包含形成料—凹槽之内 極介電材料26以及位於閘極介電材料26 上口丨之一閘極電極28。 找ί由内^面35限定之一第二凹槽位於例丁裝置區 =;=表半=^_*取向，與{_ - n-FETf f+縣板12之〜财健區域包含 源極與祕32 ’、5；TFET裝置包含錄第二_目對側之 34，亚且包含位於源極與汲極32、34之 間亚沿者弟二凹槽之内表面35取向之—通道。該n_FEf 4_/07_TW;赚聰你卿购 13 200805655 包二:閘堆疊’該閘堆疊包含形成於第二凹枰之内 上叙-電材料36以及位於·介電^ 二二提高 提高電子遷移率。 ί日日面取向， 本發明另-重要優點係P_FET與 道長度大於它們各自閑極長度。特別是，ρ_ς置== 長度GL與第一凹槽高度兩倍之和二;度 隨著CMOS技術之特徵尺寸日益降低，由於裝 之嚴重短通道效應’很難降低傳統平面 至乳+%效電晶體⑽SFETs)之通道長度。然而，降低 MOSFET尺稍於提高電路密度、降低製造成本及改穿 置性能都是很4要的。本發日鳩由提出具有通道長产 閘極長度之M〇SFET結構，因而允許進_步降低m^fet 尺寸（由閘極長度界定）而不降低通道長度。 第4圖係根據本發明另一實現方式製作於一半導體某 板42上之一 CM0S電路之剖面圖，其類似於微^ 於第3圖所示實施例。 半$體基板42具有沿著石夕{〗〇〇}晶面之一而非第3圖 所示之{110}晶面之一取向之一基板表面。基板幻包含至 少一 n-FET裝置區域（位於左邊）及至少_ p_FET裝^區 4IBM/07008TW ； FIS9-2005-0364TWl(JL) 14 200805655 域（位於右邊）6 藉由内表面一雜，區44而互相分離。 域。第一_之肉主疋之一弟一凹槽位於〜FET裝置區 右上角箭頭所示。：:二5沿者晶面{1〇〇}取向，如第4圖 一 n-FET裝置，兮體基板42之n術裝置區域包含 源極與汲極HrET妓包含餘第—哺相對侧之 間並沿著第-凹^^本且包含位於源極與汲極52、54之
=含，= ::::電材料56 一極介電材二 域。St…二凹槽位於_震置區 ^ *〇〇〇} 、斜半$體基板42之p-FET裝罟f +4 4人 - P-FET袭置，該^W衣置&域包含 源極與汲極62、64% 3位於弟二凹槽相對側之 =二:，内表面65取向之-通道，心 65上之^^’該_疊包含形成於第二凹槽之内表面 之一閉極電材料66以及位於閘極介電她6上部 電子=|，n'FET裝置之通道沿著_晶面取向，提高 提高電置之^^沿郭叫晶面取向， 長度-與第 P-FET通運長度大約等於·長度之2·8倍（即❿广2 4IBM/07008TW ; FIS9-20〇s0364TW1(jl) 15 200805655 GL) ° 第3圖與第4圖所示實施例之區別在於半導體基板12 與42之表面取向。當基板表面取向與提供相對較高電洞 遷移率之該等效晶面組其中之一相一致時，如第3圖所 示，P-FET裝置_之凹槽將具有實質地直驗截面，並 具有平行於或垂直於基板表面取向之内表面；而n_FET裝 置區域之凹槽將具有實質地三角橫截面，並具有與極板^ 面成一定角度傾斜之内表面。相反地，當基板表面取向與 提供相對較高電子遷移率之該等效晶面組其中之一相一 致時，如第4圖所示，n_FET裝置區域之凹槽將取而代之 具有實質地直角橫截面，並具有平行於或垂直於基板表面 取向之内表面；而p-FET裝置區域之凹槽將具有實質地三 角橫截面，並具有與極板表面成一定角度傾斜之内表面。 值得注意的是，當第3和4圖根據本發明具體實現方 式解釋性地顯示例示性CM0S裝置結構時，很明顯，熟悉 本技術領域之人士可輕易地^^正這種裝置結構，以適應與 上述説明一致之具體應用要求。.例如，當第3_4圖所示之 半導體基板代表體半導體基板時，將值得慶幸的是，絕緣 層上半導體（SOI)基板亦可用於本案。而且，當單晶矽 之{110}與{100}晶面主要如第3-4圖所示確定p_FET與 n-FET裝置之通道取向時，單晶矽之其他適當晶面；如 {111}、{211}、{311}、{511}及{711}晶面，亦可以任意適 當組合用於確定p-FE丁與n-FE丁裝置之通道取向。而且， 具有非立方單元胞之其他單晶半導體基板材料，如具有六 4IBM/07008TW ; FIS9-2005-0364TWl(JL) 200805655 方單元胞之單晶氮化鎵，亦可用於製造本發明之CMOS f置，只要這種其他單晶半導體材料包含具有不同載子遷 移率之不同組晶面。熟悉本技術之人士可輕易地修正第3 和4圖所示裝置結構，，以便適應與本發明精神與原理一 致之/、他基板結構、晶向或者半導體材料。
本發明之混合晶向基板可輕易地藉由選擇性钱刻步 驟而形成D φ 特別地，首先，提出一半導體基板，該半導體基板可 具有沿著一特定組等效晶面（如{1〇〇}、{η〇}*{ΐη}晶面） 其中之一取向一基板表面。如此之半導體基板，如上所 述，可包含任意單晶半導體材料，包含但不限於：別、別。、
SiGe、SiGeC、Ge 合金、GaAs、InAs、InP 以及其他【 v或Π -VI化合物半導體。 然後，選擇性地餘刻基板表面上一第一選定區域，形 成具有沿著一第一組等效晶面取向之内表面之一第一凹 槽；該第一組等效晶面可以是與基板表面（即基板表面平 面）一致之同組等效晶面，或者是，與基板表面平面成一 角度傾斜之不同組等效晶面。若第一組等效晶面需是基板 表面平面之同組等效晶面時，則第一凹槽可藉由沿著垂直 於基板表面（即直入基板）之一方向蝕刻半導體基板之一 非等向性银刻製程而形成。可替代地是，若第一組等效晶 面需不同於基板表面平面時，第一凹槽藉由沿著所有方向 蝕刻半導體基板之一晶體蝕刻製程而形成，但沿著基板表 面平面之蝕刻速率大於沿著第一組等效晶面之蝕刻速率。 4IBM/07008TW ； FIS9-2005-0364TW1(JL) 200805655 成且有面上一第二選定區域，形 弟二不同組等效晶面取向之内表面之-第 二不同組等效晶面需是基板表面平面之同組 二凹料藉由沿著垂直於基板表面（即 it 柏之―料向⑽聰飾形成。可替 二；晶面需不同於基板表面平面 體韻槽猎由沿著所有方向射j該半導體基板之一晶 =第3ΓΪ，但沿著基板表面平面之_速率大於 / 口者弟一不同組荨效晶面之蝕刻速率。 中=所向性及晶體蝕職程可藉由本技術 中无、知之任思合適乾和/或濕侧技術而實現。 健地但非必需地，轉體基板之非等向性侧可藉 一或禝數乾蝕刻製程如反應性離子钱刻、賤鑛侧、氣 相侧、離子束韻刻、t漿韻刻及鐳射融飿而實現。該乾 钱刻製程具有方向性，但它們對不同晶面或晶向大多且 非選擇性，即它們沿著所有方向大約等速地钱刻半導體基 板。在本發明—_難實财式巾，該乾糊製程使^ 反應性離子钱刻（RIE)製程而實現。 半導體基板之晶體蝕刻較佳地可藉由—或複數濕钱 =製程而實現，該濕兹刻製程使用例如基於氫氧化物侧 ^液、、基於乙二胺鄰苯二紛（EDP)侧溶液等钱刻溶液。 這些漁钱刻製程一般來説沿著所有方向韻刻半導體基 晶體敍 板’但具有晶體選擇性，即沿著不同晶面或晶向具^相當 不同之蝕刻速率（在此稱爲“晶體蝕刻”）。因此 田 4IBM/07008TW ； FIS9-2005-0364TWl(JL) 18 200805655 刻製程而形狀侧難沿著快細晶面進行並最終以 慢韻刻晶面而終止。 例如，包含約23·4%Κ〇Η、13.3%異丙醇(IPA)及63.3〇/〇 水之飿刻溶液，當加熱至約8叱時，沿著{1〇〇}晶面以約 1·0μπι/分之侧速率、但沿著〇1〇}晶面以約⑼細^分之 細速率兹刻單晶發。換言之，該侧溶液侧{1〇〇}晶 面比侧{110}晶面約快17倍。因此，這種侧溶液可用 來蝕刻矽基板以形成終止於{110}晶面之一凹槽。 相反地，包含約44%ΚΟΗ及56¾水之蝕刻溶液，當 加熱至約+12(TC時，以沿著{110}晶面約分之侧 速率、沿著{100}晶面約5·86μπι/分之蝕刻速率及沿著0i” 晶面約0·02μιη/分之蝕刻速率蝕刻單晶矽。換言之，該蝕 刻溶液侧{11()}及{1⑻}晶面比侧{111}晶面快相當 夕。因此，這種敍刻溶液可用來蝕刻矽基板以形成終止於 {111}晶面之一凹槽。 值知注意的是，儘管乾蝕刻一般來説用於非等向性蝕 刻’某些乾钱刻技術如RIE亦可用於晶體蝕刻。於WE中， 將基板置於引入幾種氣體之反應室中，使用射頻（RF)能 源將電漿引入氣體混合物中，將氣體分子解離成離子。這 種離子被加速至材料表面並與之反應，形成另—種氣體材 料。這被稱爲反應性離子蝕刻之化學部分，它可以是晶體 性的，即沿著不同晶面或晶向具有晶體選擇性。RIE亦具 有物理方面’絲子具有高的充足歸，離子可撞擊材^ 之外的原子而侧’沒有化學反應。Rffi之物理钱刻方面 4IBM/07008TW ; FIS9-2005-0364TWl(JL) 200805655 ^非等向性，但無晶體選擇性。因此，RIE係—種料 ςΐ呈方涉及舰學和__兩者。通俯_節 與物理方面之平衡，該製程可用來 ，传非專向性或日日體綱結果。類似地，儘管刻一 _ 刻結果 =曰體_ ’某些_化學_於獲得非等向性=
因此，本發明不限於使肖乾钱刻進行非等向性 程^使賴_進行晶體_製程，但包含所有可^ 如上所述料向性及晶體結果之適當蚀刻製
於半導體基板_成第-及第二凹槽後，然後可執行 額外之CMOS t程步驟，以在第一及第二裝置區域形成一 n-FET及p-FET。該n撕及p_FET以這樣一種方式排列 構造，該n-FET及P-FET之通道沿著第一及第二凹槽之内 表面延伸，第-及第二凹槽之内表面分黯著提高n_FET 通道及p_FET通肋各自鼓子遷移率之粒晶面 向〇 第5A-5M圖係描述根據本發明一實現方式用於製造 一 CMOS電路之示例性製程步驟，該CM〇s電路包含具 有混合通道取向之一 p«PET及一 n-FET。 首先芩考第5A圖，顯示一半導體基板1〇2，該半導 體基板102具有與石夕{11〇}晶面其中之一相一致之一基板 表面。半導體基板包含一 p-FET裝置區域（位於左邊）及 一 n-FET裝置區域（位於右邊），它們藉由一溝槽隔離區 4IBM/07008TW ； FIS9-2005-0364TWl(JL) 20 200805655 104而互相分離。 一閘極介電材料層106形成於基板1〇2之上。閘極介 電材料層106藉由一熱生長製程例如氧化反應、氮化反應 或氮氧化反應而形成。可替代地是，閘極介電材料層1〇6 可藉由一沉積製程例如化學氣相沉積（CVD)、電漿輔助 CVD原子層’儿積（ald)、蒸鑛、反應性濺鍛、化學溶 液沉積或其他類似沉積製程而形成。閘極介電材料層1〇6 亦可使用上述製程之任意組合而形成。 閘極介電材料層1〇6由一絕緣材料構成，該絕緣材料 包含但不限於氧化物、氮化物、氮氧化物和/或包含矽酸金 屬及氮化矽酸金屬之矽酸鹽。在一實施例中，較佳地是， 閘極介電材料層1〇6由氧化物例如Si〇2、Hf〇2、Zr〇2、
Al2〇3、Ti02、La2〇3、SrTi〇3、LaA103 及這些氧化物之組 合構成。 閘極’I電材料層106之實體厚度可變化，但一般來 説，間極介電材料層106之厚度約〇·5至約1〇腦，通常為 1 至 5nm 〇 閘極介電材料層106形成後，一毯覆式介電材料硬遮 罩層108沉積於閘極介電材料層log之上，接著將毯覆式 w電材料硬遮罩層108圖案化，以形成至少二餞刻開口， 一開口位於n-FET裝置區域，另一開口位於p_FET裝置區 域，如第5B圖所示。介電材料硬遮罩層1〇8可包含氧化 物、氮化物、氮氧化物或這些材料之任意組合，並且它可 使用一沉積製程例如物理氣相沉積或化學氣相沉積而沉 4IBM/07008TW ； FIS9-2005-0364TWl(JL) 200805655 積。較佳地但非必需地，介電材料硬遮罩層1〇8 化物，並具有於約50nm至約150nm之間，更佳地約58〇二 至約120nm之間變化之厚度。 毯覆式介電材料硬遮罩層1〇8可藉由微影及侧而圖 案化。微影步驟，較佳地限定閘極層，包含於毯覆式介電 材料硬遮罩層1G8之上表面施加-光阻（圖式未示），將 光阻曝光於-職®絲射，细f知光_影劑顯影 曝光光阻。然後使用一或複數乾颠刻步驟將光阻圖案轉移 至’|電材料硬遮罩層108，以形成钕刻開口。可用於本發 明圖案化介電材料硬遮罩層1〇8之適當乾兹刻製程包含二 不限於：反應性離子（RIE)、離子束_、電賴刻或鐳 射融钱。較佳地’敍刻藉由停止於閘極介電材料層1〇6之 氮化RIE步驟而實現。於侧完成後，然後使用光阻剝除 移除圖案化光阻。 接著，在選擇性蝕刻jkFET裝置區域之閘極介電材料 層106之後，一阻擋遮罩（圖式未示）選擇性地形成於 n-FET裝置區域而非p_FET裝置區域之上，如第咒圖所 示。閘極介電材料層106之選擇性蝕刻藉由根據下層基板 102之半導體材料及介電材料硬遮罩層1〇8之遮罩材料蝕 刻閘極介電材料層106之任意合適侧製程而實現。較佳 地’田閘極介電材料層1〇6包含氧化物以及介電材料硬遮 罩層108包含氮化物時，使用基於氫氟酸蝕刻溶液；這種 韻刻背]飿刻氧化物之速率遠大於钱刻半導體材料如石夕之 速率，並且它一點也不蝕刻氮化物。 4IBM/07008TW ； FIS9-2005-0364TWl(JL) 22 200805655 擇性Ζι進非等向性侧步驟（如上所述）用於選 擇) 生地侧P-FET裝置區域 P:裝，形成_凹㈣。，如== 之此 ⑴，H110具^實質地直角橫截面並具有内表面 必需地'，地與胸晶面—致。較佳地但非 而也非專向性钱刻步驟涉及非等向性·， 裝置前形成之η·ΡΕΤ阻擋遮罩選擇性地侧P術 非等向性_之後，一齡氧化層112藉由一氧化反 應衣程:成於凹槽110之内表面nl之上，如第5Ε圖所 料叹―熱氧化反應製程或—化學氧化 本成犧牲氧化層112後，將娜丁阻擋遮罩從基板 =t:於選難地條術裝置區域之閉極介電材 成二FE^rj /且播遮罩（圖式未示）然後選擇性地形 、ρ τ衣置區域而非n_FET裝置區域之上，如第卯 層H=FET 極介電材料 接著’進行-晶體侧步驟（如上所述）用於選擇性 t罢^ Γ!ΐΕΤ裝置區域’因而於半導體基板102之卜酣 衣=域處形成一凹槽114，如第5G所示。較佳地但非 ^ 使用濕姓刻製程實現晶體餘刻步驟，該祕刻製 二_% |Π料面之速率遠大於則训外晶面之速率 之-基於氫氧化物則溶液，期間，犧牲氧化層出使用 4IBM/07008TW ; FIS9-2005-0364TWl(JL) 23 200805655 一遮罩預防蝕刻p-FET裝置區域。可替代地是，若晶體蝕 刻步驟使用晶體RIE製程而實現，上述提到之阻擋 遮罩然後在％擇性餞刻閘極介電材料層後將被保留， 以便它可在晶體RIE製程期間作遮罩。如此形成之凹槽 114因此具有實質地三角橫截面並包含實質地與{丨〗的晶 面一致但與{110}晶面成45。角傾斜之内表面115。 晶體侧之後，犧牲氧化層112較佳地藉由氧化物蝕 刻製^Mp-FET裝置區域除去，從而將凹槽11〇和之 内表面111與115暴露出來，如第5H圖所示。凹槽11〇 之内表面111沿著{110}晶面取向，而凹槽m之内表面 115沿著{100}晶面取向。第51圖顯示第5H圖所示之半導 體基板102之俯視圖，它包含具有不同内表面取向之二凹 槽 110 和 114。 然後，藉由一類似於上述形成閘極介電材料層1〇6之 製程’將額外之閘極介電材料層116和118形成於凹槽ιι〇 和m之上，如第W圖所示。接著，一毯覆式閉極導體声 120沉積於整健構之上，如第5K圖所示。曰 120可包含任意適當導電材料’如金屬、金屬合金、石夕^ 金屬、氮化金屬及摻雜含矽半導體材料（如多晶矽、siGe 等）’且該閘極導體層120之厚度在約5〇nm至15〇邮1之" 間’通常在約8〇nm至i20nm之間。然後平坦化（如化風 機械研磨製程）閘極導體層120形成二閘極導 + 1施’而閘極導體舰和丨施之上表面與介電材料硬σ 遮罩層108之上表面共平面，如圖所示。介電材料 4IBM/07008TW ； FIS9-2005-0364TWl(JL) 24 200805655 硬遮罩層108隨後除去形成暴露閘極導體120A和120)， 如弟5M圖所示。 因此，第5M圖所示之結構包含形成於p-FET裝置區 域内凹槽之上之p-FET閘極介電材料層116及p-FET閘極 導體120A以及包含形成於n-FET裝置區域内凹槽之上之 n-FET閘極介電材料層118及n-FET閘極導體120BfFET 閘極介電材料層116描繪出沿著p-FET裝置區域内凹槽之 内表面延伸之一 p-FET通道；n-FET閘極介電材料層118 描繪出沿著n-FET裝置區域内凹槽之内表面延伸之一 n-FET通道。 隨後，可進行習知CMOS製程步驟，在此不詳細敍 述’形成一包含一 p-FET裝置區域内p-FET及n-FET裝置 區域内n-FET之完整CMOS電路，類似於第3圖所示之 CMOS電路。 值得注意的是，本發明之圖式僅為解釋性，圖式之尺 寸及比例僅供參考。 當本發明在此參考具體實現方式、特徵及方面來描述 時’這將認識到，本發明不限於此，但可延伸至其他修正、 變化、應用及實現方式，並且所有這些其他修正、變化、 應用及實現方式可認爲是在本發明之精神及範圍内。 【圖式簡單說明】 第1圖顯不具有如箭頭所特別指示之一些晶向之一矽 晶單元胞； 4IBM/07008TW ； FIS9-2005-0364TWl(JL) 25 200805655 第2圖顯示矽晶單元胞中某些特定晶面； 第3圖係根據本發明一實施例製作於一半導體基板上 •f—CM〇S電路之剖面圖，半導體基板具有沿著矽{110} 曰曰面其中之一取向之一基板表面，而CMOS電路包含至少 ^P-FET，該p_FETit道沿著石夕{11〇}晶面取向，以及包 含至少一 ikFET，該n-FET通道沿著矽{100}晶面取向； 第4圖係根據本發明一實施例製作於一半導體基板上 ^ CM〇S電路之剖面圖，半導體基板具有沿著石夕{100} 晶面其中之一取向之一基板表面，而CMOS電路包含至少 一 n-FET，該n-FET通道沿著矽{1〇〇}晶面取向，以及包 含至少一 p-FET，該P-FET通道沿著矽{11〇}晶面取向； 第5A-5M圖係描述根據本發明一實施例用於製造一 CM〇S電路之示例性製程步驟，CMOS電路包含具有混合 通道取向之ρ-FET及η-ΙΈΤ。
【主要元件符號說明】 12半導體基板 U源極 25 内表面 28閘極電極 34 >及極 36 閘極介電材料 42半導體基板 14溝槽隔離區 24汲極 26閘極介電材料 32 源極 35内表面 3 8 閘極電極 44溝槽隔離區 4IBM/07008TW ; FIS9-20〇5-0364TW1(JL) 200805655 52 源極 55内表面 58 閘極電極 64汲極 66閘極介電材料 102半導體基板 106閘極介電材料層 _ 110凹槽 112犧牲氧化層 115内表面 118閘極介電材料層 120A閘極導體層 54没極 56閘極介電材料 62 源極 65内表面 68 閘極電極 104溝槽隔離 108毯覆式介電材料硬遮罩層 111内表面 114凹槽 116閘極介電材料層 120毯覆式閘極導體層 120B閘極導體層 4IBM/07008TW ； FIS9-2005-0364TW1(JL) 27

Claims (1)

  1. 200805655 十、申請專利範圍： 1. 一種半導體裝置，包含： —半導體基板，包含至少繁一 該第-裝置區域&含—第 了和弟二裝置區域’其中 效晶面取向之内表面，且具有沿著-第-組等 凹槽，沿著一第二·===-第二 區域位於該第-，置 通道；以及 ▲之該内表面延伸之— 區域至該少二場：：_(:)’位於該第二裝置 通道。 ^ 3，°者°亥弟一凹槽之該内表面延伸之一 2. 3· =申請專概圍第丨彻述之铸 =具有沿著該第-組等效晶面其中之-取向1=體 表面0 如申請專利範圍第1項所述之半導體裝置，其中該半導體 基板具有沿著該第二組等效晶面其巾之—取向之一基板 表面。 4.如申4專利範圍第1項所述之半導體裝置，其中該半導體 基板包含單晶砍’其中該第-組等效晶面翁{_晶 4IBM/07008TW ； FIS9-2005-0364TWl(JL) 28 200805655 面 且其中該第二不同組等效晶面係矽{110}晶面 5· 装4 ^專I!範圍第1項所述之半導體裝置’其中談半導體 二反匕含單晶矽，其中該第一組等效晶面係矽{100} 且其中該第二不同組等效晶面係矽{111}晶面 a曰 •斜:·，耗圍第1項所述之半導體裝置，其中該半導體 :反匕3單晶石夕，其中，該第-組等效晶面係砍{111} 且’、中σ亥第二不同組等效晶面係矽{110}晶面。 日日 7. ΐΓί專利範圍第1項所述之半導體裝置，其中該η樹 二、=於該通道相對侧之_源極區與—汲極區，以及位 其;閑堆疊，且其中該祕之通道長度大於 8· itt!!範圍第1項所述之半導體裝置，其中該P-FET =位^亥通道相對侧之_源極區和一沒極區，以及位其^度?—閘堆疊’且其中該p-FET之通道長度大於 9. 一種形成—半導體裝置之方法，包含： 形成-半導體基板，包含至少第—和第二裝置區域； 形成-第-凹槽於該半導體基板之該第—裝置區 4IBM/07008TW ； FIS9-2005>0364TWl(JL) 29 200805655 域，以及， 其中該第體f;之該第二裝置區域， 面，且1中_ 者ϋ纽晶面取向之内表 向之内表面=凹槽具有沿著1二不同組等效晶面取
    ιο·
    該 =申明專利fen第9項所述之方法，其巾該半導體且 第'Ϊ等效:'面其中之一取向之-基板表：，其 該ΐ莫藉由沿著垂直於該基板表面之—方向钱刻 ο 土板之一非等向性蝕刻製程而形成，且其中該第 -=槽藉由沿著所有方向侧料導體基板之—晶體钱 刻4程而形成’但沿著該第—_效晶面之_速率大於 沿著該第二不同組等效晶面之姓刻速率。 、 11.如申，專利範圍第1G項所述之方法’其中該半導體基板 包3單晶石夕’其中該第一組等效晶面係石夕《啊晶面，且 其中該第二不同組等效晶面係矽{11〇}晶面。 12·如申請專利範圍f 10項所述之方法，其中該非等向性蝕 刻製程係一乾蝕刻製程，且其中該晶體蝕刻製程係一濕蝕 刻製程。 4IBM/07008TW ; FIS9-2005-0364TWl(JL) 30 200805655 B. 第1〇項所述之方法，其中該乾飿刻製程 Km 現，且其找濕軸懷程使用一基於 虱乳化物蝕刻溶液而實現。 14. 範圍第9項所述之方法’其中該半導體基板具 同組等效晶面其中之一取向之一基板表 面〃中該弟-凹槽藉由沿著所有方向钱刻該半 製程而形成，但沿著該第二不同組等效i面 士飯刻速率大於沿著該第—組等效晶面之侧速率，且並 5該弟二輯藉*沿著垂直於該基板表面之-方向飯刻’、 "亥半v體基板之一非等向性敍刻製程而形成。 15. 如申，專利範圍第14項所述之方法，其中該半導體基板 包含單^夕’其中該第一組等效晶面係石夕{1〇〇}晶面了且 其中5亥弟一不同組等效晶面係石夕{110}晶面。 16· ^申請專利翻第14項所述之方法，其中該晶體钱刻製 程係-濕铜製程，且其中該非等向性餘刻製 刻製程。 死蝕 I7.如申料利範圍第Μ項所述之方法，其巾該祕刻製程 使用虱氧化物為基礎之钱刻溶液而實現，且其中該乾钱 刻製程使用反應性離子而實現。 G 4IBM/07008TW ； FIS9-2005-0364TWl(JL) 200805655 队如申請專利範圍第9項所述之方法，其中該更包含 位於該通道相對側之-源極區與一祕區以及位於該通 =之-_疊’且其中該n_FET之通道長度大於其閉極 19.如申請專利範圍第9項所述之方法，其中該p_FET更包含 位於該通道相對側之一源極區與一汲極區以及位於該通 運上之閘堆$ ’且其中該p_FET之通道長度大於其閉極 20· -種半導體基板，包含：至少第一和第二裝置區域，其中 該第-裝置區域包含-第-凹槽係具有沿著—第一组等 效晶面取向之内表面，且其中該第二裝置區域包含一第二 凹槽係具有沿著-第二不同_效晶面取向之内表面。 儿^申請專利範圍第20項所述之半導體基板，具有沿著該 第一組等效晶面其中之一取向之一基板表面。 22·=申請專利範圍第2〇項所述之半導體基板，具有沿著該 第二不同組等效晶面其中之一取向之一基板表面。 23·如申請專利範圍第2〇項所述之半導體基板，其中該半導 體基板包含單晶石夕，其中該第一組等效晶面係石夕{1〇〇}晶 4IBM/07008TW ; FIS9-2005-0364TWl(JL) ， 200805655 面且其中名第—不同組等效晶面係石夕{110}晶面。 項所述之半導體基板，其中該半導 土 2 ::秒’其中該第-組等效晶面係砍{100}晶 /、該第—不同組等效晶面係矽{111}晶面。 25·ϊ=，第20項所述之半導體基板，其中該半導 f :石夕’其中該第一組等效晶面係邦11}晶 ，、中該第二不同組等效晶面係矽{110}晶面。 26· —種方法，包含： 形成-半導體基板，包含至少第—和第二裝置區域； 以及 开成々第-凹槽於該半導體基板之該第一裝置區 i中：一 於Ϊ半導體基板之該第二裝置區域， 八μ 有沿著一第一組等效晶面取向之内表 =中面該第二凹槽具有沿著一第二不同_^^ 27.如申請專利範圍第26項所述之方法，其中 具有沿著鮮—_效晶面其巾之-㈣之-基板 1板 面，其中該第-凹槽藉由沿著垂直於該基板表面之二 蝕刻該半導體基板之-非等向性姓刻製程而形成，且其; 4IBM/07008TW ； FIS9-2005-0364TWl(JL) 33 200805655 ^第—凹槽勤沿著财方 體餘刻製程而形成，但沿著 體基板之一晶 大於沿著該第-、、且等效晶面之蝕刻速率 弟—不间組等效晶面之飿刻速率。 28.項=%其_等向性钱 刻製程。 /、中“日日體蝕刻製程係一濕蝕 Φ 29.===圍=7項所述之方法，其中該半導體基板 :有〜者該弟—不同組#效晶面其中之—取向之一基 :面’其中該第-凹槽藉由沿著所有方向侧 體 板之-議刻製程而形成，但沿著該第二不同組等： 面之磁純率大於沿著該第一組等效晶面之姓刻速率，且 其中該第二凹槽藉由沿著垂直於該基板表面之一方向蝕 刻該半導體基板之-非等向性飿刻製程而形成。 30·如申请專利|&圍第μ項所述之方法，其中該晶體餘刻製 程係-濕侧製程，且其中該料向性侧製程係_乾钱 刻製程。 4IBM/07008TW ； FIS9-2005-0364TWl(JL) 34
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