JPS63228710A - 半導体装置 - Google Patents
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- JPS63228710A JPS63228710A JP6125887A JP6125887A JPS63228710A JP S63228710 A JPS63228710 A JP S63228710A JP 6125887 A JP6125887 A JP 6125887A JP 6125887 A JP6125887 A JP 6125887A JP S63228710 A JPS63228710 A JP S63228710A
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- 239000000758 substrate Substances 0.000 claims abstract description 13
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
-
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、シリコン基板の主表面に溝を形成し、この
溝内に素子を形成する半導体装置に関する。
溝内に素子を形成する半導体装置に関する。
（従来の技術）
一般に、ＭＯＳ ＬＳＩの製造に用いられているウェ
ーハは主表面の面指数が（１００）であり、オリエンテ
ーションフラットは＜１１０＞方向に形成されている。
ーハは主表面の面指数が（１００）であり、オリエンテ
ーションフラットは＜１１０＞方向に形成されている。
各製造工程は上記オリエンテーションフラットを基準と
して行われるため、トランジスタの電流方向はオリエン
テーションフラットに平行かあるいは垂直となるのが普
通である。
して行われるため、トランジスタの電流方向はオリエン
テーションフラットに平行かあるいは垂直となるのが普
通である。
第４図は、シリコン基板の表面に形成した溝を利用した
ＭＯＳトランジスタの構成例を示している。図において
、１１はシリコン基板、１２はこのシリコン基板１１の
主表面に形成した溝、１３．１４はソース、ドレイン領
域、１５ａ、１５ｂはゲート酸化膜、１６はゲート電極
で、このゲート電極１６は上記溝１２内に埋め込まれた
構成と成っている。このような構造のＭＯＳ）−ランジ
スタを上記従来のウェーハを用いて製造しようとすると
、ゲート酸化１１５ａが形成される面の面指数は（１１
０）であり、ゲ−ト駿化膜１５ｂが形成される面は（１
００）であるため、上記酸化１１１１５ａ、 １５ｂを
熱酸化で形成しようとすると、これらの酸化膜１５ａ、
１５ｂの膜厚が異なってしまい、閾値電圧の制御が困難
となる。
ＭＯＳトランジスタの構成例を示している。図において
、１１はシリコン基板、１２はこのシリコン基板１１の
主表面に形成した溝、１３．１４はソース、ドレイン領
域、１５ａ、１５ｂはゲート酸化膜、１６はゲート電極
で、このゲート電極１６は上記溝１２内に埋め込まれた
構成と成っている。このような構造のＭＯＳ）−ランジ
スタを上記従来のウェーハを用いて製造しようとすると
、ゲート酸化１１５ａが形成される面の面指数は（１１
０）であり、ゲ−ト駿化膜１５ｂが形成される面は（１
００）であるため、上記酸化１１１１５ａ、 １５ｂを
熱酸化で形成しようとすると、これらの酸化膜１５ａ、
１５ｂの膜厚が異なってしまい、閾値電圧の制御が困難
となる。
第５図は、別のＭＯＳトランジスタの構成例を示してい
る。第５図において、前記第４図・と同一構成部分には
同じ符号を付しており、１７ａ、 １７ｂは素子分離領
域で、このＭＯＳトランジスタの電流は紙面に垂直な方
向に流れる。この場合も上記第４図の構成と同様にゲー
ト酸化１１１１５ａが形成される面の面指数は（１１０
）、ゲート酸化１１１１５ｂが形成される面は（１００
）となり、ゲート酸化膜１５ａ、１５ｂの膜厚が異なっ
て閾値電圧の制御が困難となる。
る。第５図において、前記第４図・と同一構成部分には
同じ符号を付しており、１７ａ、 １７ｂは素子分離領
域で、このＭＯＳトランジスタの電流は紙面に垂直な方
向に流れる。この場合も上記第４図の構成と同様にゲー
ト酸化１１１１５ａが形成される面の面指数は（１１０
）、ゲート酸化１１１１５ｂが形成される面は（１００
）となり、ゲート酸化膜１５ａ、１５ｂの膜厚が異なっ
て閾値電圧の制御が困難となる。
（発明が解決しようとする問題点）
上述したように、溝内にＭＯＳトランジスタを形成する
従来の半導体装置においては、溝の底部と側壁部とで面
指数が異なるため、特性の制御が困難となる欠点がある
。
従来の半導体装置においては、溝の底部と側壁部とで面
指数が異なるため、特性の制御が困難となる欠点がある
。
従って、この発明は、上記の欠点を除去するためのもの
で、半導体基板の主表面に溝を形成し、この溝内に熱酸
化膜を形成する半導体装置において、溝の底部と側壁部
とで同じ膜厚の酸化膜を形成でき、形成した半導体素子
の特性を容易に制御できる半導体装置を提供することを
目的としている。
で、半導体基板の主表面に溝を形成し、この溝内に熱酸
化膜を形成する半導体装置において、溝の底部と側壁部
とで同じ膜厚の酸化膜を形成でき、形成した半導体素子
の特性を容易に制御できる半導体装置を提供することを
目的としている。
［発明の構成］
（問題点を解決するための手段）
すなわち、この発明においては、上記の目的を達成する
ために、ウェーハの主表面が（１００）ならばく１００
〉方向のオリエンテーションフラット、（１１０）なら
ば〈１１０〉または＜１００＞方向のオリエンテーショ
ンフラット、（２１０）ならば＜２１０＞または＜１０
０＞方向のオリエンテーションフラットを形成し、上記
オリエンテーションフラットを基準としてこのオリエン
テーションフラットに平行および垂直な側壁部を有する
溝を形成する。そして、この溝内に素子を形成するよう
にしている。
ために、ウェーハの主表面が（１００）ならばく１００
〉方向のオリエンテーションフラット、（１１０）なら
ば〈１１０〉または＜１００＞方向のオリエンテーショ
ンフラット、（２１０）ならば＜２１０＞または＜１０
０＞方向のオリエンテーションフラットを形成し、上記
オリエンテーションフラットを基準としてこのオリエン
テーションフラットに平行および垂直な側壁部を有する
溝を形成する。そして、この溝内に素子を形成するよう
にしている。
（作用）
こうすることにより、溝の底部および少なくとも２方の
側壁部の面方位を同じにできるので、熱酸化を行なった
場合にこれらの面の酸化膜厚を同じにできる。
側壁部の面方位を同じにできるので、熱酸化を行なった
場合にこれらの面の酸化膜厚を同じにできる。
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。第１図（ａ）は、主表面が（１００）面のウェー
ハ（シリコン基板）１８を示しており、このウェーハ１
８には〈１００〉方向にオリエンテーションフラット１
８ａが形成されている。このオリエンテーションフラッ
ト１８ａを基準として上記ウェーハ１８に溝を形成する
と、第１図（ｂ）に示す如く溝Ｕの底部および側壁部の
面指数は全て（１００）となる。従って、この溝咀内に
ＭＯＳトランジスタを形成する場合、ゲート酸化膜の膜
厚は底部でも側壁部でも同じとなる。このため特性（閾
値電圧）の制御が容易に行なえる。
する。第１図（ａ）は、主表面が（１００）面のウェー
ハ（シリコン基板）１８を示しており、このウェーハ１
８には〈１００〉方向にオリエンテーションフラット１
８ａが形成されている。このオリエンテーションフラッ
ト１８ａを基準として上記ウェーハ１８に溝を形成する
と、第１図（ｂ）に示す如く溝Ｕの底部および側壁部の
面指数は全て（１００）となる。従って、この溝咀内に
ＭＯＳトランジスタを形成する場合、ゲート酸化膜の膜
厚は底部でも側壁部でも同じとなる。このため特性（閾
値電圧）の制御が容易に行なえる。
第２図（ａ）、（ｂ）はそれぞれ、この発明の他の実施
例を示すもので、面指数が（１１０）のウェーハ２０に
＜１ｉＱ＞または＜１００＞方向のオリエンテーション
フラット２０ａを形成したものである。このような構成
では、溝柱の底部の面指数が（１１０）、オリエンテー
ションフラット２０ａに平行な２つの側壁部が（１００
）、およびオリエンテーションフラット２０ａに垂直な
２つの側壁部が（１１０）となる。従って、溝■内に形
成する素子の配置を考慮し、オリエンテーションフラッ
ト２０ａと垂直な方向の側壁部のみ利用すれば、前記第
１図に示した場合と同じ効果が得られる。
例を示すもので、面指数が（１１０）のウェーハ２０に
＜１ｉＱ＞または＜１００＞方向のオリエンテーション
フラット２０ａを形成したものである。このような構成
では、溝柱の底部の面指数が（１１０）、オリエンテー
ションフラット２０ａに平行な２つの側壁部が（１００
）、およびオリエンテーションフラット２０ａに垂直な
２つの側壁部が（１１０）となる。従って、溝■内に形
成する素子の配置を考慮し、オリエンテーションフラッ
ト２０ａと垂直な方向の側壁部のみ利用すれば、前記第
１図に示した場合と同じ効果が得られる。
第３図（ａ）、（ｂ）は、面指数が（２１０）のウェー
ハ２２に＜２１０＞または＜１００＞方向のオリエンテ
ーションフラット２２ａを形成したものである。このよ
うな構成では、溝扱の底部の面指数が（２１０＞、オリ
エンテーションフラット２２ａに平行な２つの側壁部が
（１００）、およびオリエンテーションフラット２２ａ
に垂直な２つの側壁部が（２１０＞となる。従って、前
記第２図の場合と同様に溝眼内に形成する素子の配置を
考慮し、オリエンテーションフラット２２ａと垂直な方
向の側壁部のみ利用すれば、前記第１図に示した場合と
同じ効果が得られる。
ハ２２に＜２１０＞または＜１００＞方向のオリエンテ
ーションフラット２２ａを形成したものである。このよ
うな構成では、溝扱の底部の面指数が（２１０＞、オリ
エンテーションフラット２２ａに平行な２つの側壁部が
（１００）、およびオリエンテーションフラット２２ａ
に垂直な２つの側壁部が（２１０＞となる。従って、前
記第２図の場合と同様に溝眼内に形成する素子の配置を
考慮し、オリエンテーションフラット２２ａと垂直な方
向の側壁部のみ利用すれば、前記第１図に示した場合と
同じ効果が得られる。
なお、上記各実施例では溝内に形成する半導体素子とし
てＭＯＳトランジスタを例に取って説明したが、溝内に
熱酸化膜を形成する他の半導体素子、例えばＭＯＳキャ
パシタにも適応可能なのはもちろんである。
てＭＯＳトランジスタを例に取って説明したが、溝内に
熱酸化膜を形成する他の半導体素子、例えばＭＯＳキャ
パシタにも適応可能なのはもちろんである。
［発明の効果］
以上説明したようにこの発明によれば、溝内に熱酸化膜
を形成する半導体装置において、溝の底部と側壁部とで
同じ膜厚の酸化膜を形成でき、形成した半導体素子の特
性を容易に制御できる半導体装置が得られる。
を形成する半導体装置において、溝の底部と側壁部とで
同じ膜厚の酸化膜を形成でき、形成した半導体素子の特
性を容易に制御できる半導体装置が得られる。
第１図はこの発明の一実施例に係わる半導体装置につい
て説明するための図、第２図および第３図はそれぞれこ
の発明の他の実施例について説明するための図、第４図
および第５図はそれぞれ従来の半導体装置について説明
するための図である。 １８、２０．２２・・・ウェーハ、１８ａ、 ２０ａ、
２２ａ・・・オリエンテーションフラット、１９．２
１．２３−・・溝。 出願人代理人 弁理士 鈴江武彦 １′１ 第 ５ 図
て説明するための図、第２図および第３図はそれぞれこ
の発明の他の実施例について説明するための図、第４図
および第５図はそれぞれ従来の半導体装置について説明
するための図である。 １８、２０．２２・・・ウェーハ、１８ａ、 ２０ａ、
２２ａ・・・オリエンテーションフラット、１９．２
１．２３−・・溝。 出願人代理人 弁理士 鈴江武彦 １′１ 第 ５ 図
Claims (1)
- 半導体基板の主表面に溝を形成し、この溝内に素子を形
成する半導体装置において、ウェーハの主表面が（１０
０）ならば＜１００＞方向のオリエンテーションフラッ
ト、（１１０）ならば＜１１０＞または＜１００＞方向
のオリエンテーションフラット、（２１０）ならば＜２
１０＞または＜１００＞方向のオリエンテーションフラ
ットを形成し、上記オリエンテーションフラットを基準
としてこのオリエンテーションフラットに平行および垂
直な側壁部を有する溝を形成することを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6125887A JPS63228710A (ja) | 1987-03-18 | 1987-03-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6125887A JPS63228710A (ja) | 1987-03-18 | 1987-03-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63228710A true JPS63228710A (ja) | 1988-09-22 |
Family
ID=13166030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6125887A Pending JPS63228710A (ja) | 1987-03-18 | 1987-03-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63228710A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125667A (ja) * | 1988-11-04 | 1990-05-14 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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| US6469338B2 (en) | 1998-12-09 | 2002-10-22 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device and manufacturing method thereof |
| DE10219917A1 (de) * | 2002-05-03 | 2003-11-13 | Infineon Technologies Ag | Grabentransistor in einem Halbleiterkörper aus Silizium und Herstellungsverfahren |
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| WO2009025308A1 (ja) * | 2007-08-22 | 2009-02-26 | Seiko Instruments Inc. | トレンチ構造を利用した横型高駆動能力半導体装置 |
| JP2009526390A (ja) * | 2006-02-09 | 2009-07-16 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ハイブリッド・チャネル配向を伴うｃｍｏｓ素子およびその製造方法 |
| WO2010095538A1 (ja) * | 2009-02-18 | 2010-08-26 | 住友電気工業株式会社 | 炭化珪素基板および炭化珪素基板の製造方法 |
| JP2012175049A (ja) * | 2011-02-24 | 2012-09-10 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| US9887266B2 (en) | 2006-03-21 | 2018-02-06 | Vishay-Siliconix | Ultra-low drain-source resistance power MOSFET |
-
1987
- 1987-03-18 JP JP6125887A patent/JPS63228710A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP1966827A4 (en) * | 2005-12-22 | 2009-08-05 | Vishay Siliconix | METAL OXIDE SEMICONDUCTOR FIELD EFFECT TRANSISTORS WITH HIGH MOBILITY PERFORMANCE |
| US9437424B2 (en) | 2005-12-22 | 2016-09-06 | Vishay-Siliconix | High mobility power metal-oxide semiconductor field-effect transistors |
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| WO2009025308A1 (ja) * | 2007-08-22 | 2009-02-26 | Seiko Instruments Inc. | トレンチ構造を利用した横型高駆動能力半導体装置 |
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| CN102171787A (zh) * | 2009-02-18 | 2011-08-31 | 住友电气工业株式会社 | 碳化硅衬底和制造碳化硅衬底的方法 |
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