JPH04206775A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH04206775A JPH04206775A JP33674890A JP33674890A JPH04206775A JP H04206775 A JPH04206775 A JP H04206775A JP 33674890 A JP33674890 A JP 33674890A JP 33674890 A JP33674890 A JP 33674890A JP H04206775 A JPH04206775 A JP H04206775A
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- insulating film
- gate electrode
- gate insulating
- polysilicon layer
- semiconductor layer
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- Pending
Links
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- 239000010408 film Substances 0.000 claims abstract description 26
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- 229920005591 polysilicon Polymers 0.000 abstract description 28
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し産業上の利用分野〕
この発明は薄膜トランジスタに関する。
［従来の技術］
例えばコブラナ型薄膜トランジスタの場合には、セラミ
ックやガラス等からなる基板上にポリシリコン層（半導
体層）をパターン形成し、このポリシリコン層を酸化シ
リコン等からなるゲート絶縁膜で覆い、ポリシリコン層
のチャンネル領域に対応する部分のゲート絶縁膜上にゲ
ート電極を形成した構造となっている。
ックやガラス等からなる基板上にポリシリコン層（半導
体層）をパターン形成し、このポリシリコン層を酸化シ
リコン等からなるゲート絶縁膜で覆い、ポリシリコン層
のチャンネル領域に対応する部分のゲート絶縁膜上にゲ
ート電極を形成した構造となっている。
ところで、このような構造の薄膜トランジスタでは、基
板の材質がガラスであると、ガラスが軟化しないように
するために、プロセス温度を６００℃以下に抑える必要
がある。このため、酸化シリコン等からなるゲート絶縁
膜の形成方法に制約を受けることになる。
板の材質がガラスであると、ガラスが軟化しないように
するために、プロセス温度を６００℃以下に抑える必要
がある。このため、酸化シリコン等からなるゲート絶縁
膜の形成方法に制約を受けることになる。
すなわち、熱処理による酸化法は、ポリシリコン層を酸
化雰囲気中で加熱するだけで酸化シリコンからなるゲー
ト絶縁膜を形成することができ、最も簡単な方法である
が、この場合、１０気圧程度の雰囲気中で加熱する高圧
酸化法を採用してもプロセス温度が６００℃以上となる
ので、この方法を採用することはできない。
化雰囲気中で加熱するだけで酸化シリコンからなるゲー
ト絶縁膜を形成することができ、最も簡単な方法である
が、この場合、１０気圧程度の雰囲気中で加熱する高圧
酸化法を採用してもプロセス温度が６００℃以上となる
ので、この方法を採用することはできない。
そこで、従来では、プラズマＣＶＤ法、常圧・減圧ＣＶ
Ｄ法、ＳＰ法等の方法により、酸化シリコンからなるゲ
ート絶縁膜を形成している。
Ｄ法、ＳＰ法等の方法により、酸化シリコンからなるゲ
ート絶縁膜を形成している。
すなわち、例えば第５図（Ａ）および（Ｂ）に示すよう
に、基板１上およびこの基板１上にバタ・−ン形成され
たポリシリコン層２の全表面にプラズマＣＶＤ法等によ
って酸化シリコンからなるゲート絶縁膜３を形成し、ポ
リシリコン層２のチャンネル領域２ａに対応する部分の
ゲート絶縁膜３上にポリシリコンからなるゲート電極４
を形成し、この状態でイオン注入によりポリシリコン層
２のチャンネル領域２ａの両側にソース領域およびドレ
イン領域２ｂを形成するようにしている。
に、基板１上およびこの基板１上にバタ・−ン形成され
たポリシリコン層２の全表面にプラズマＣＶＤ法等によ
って酸化シリコンからなるゲート絶縁膜３を形成し、ポ
リシリコン層２のチャンネル領域２ａに対応する部分の
ゲート絶縁膜３上にポリシリコンからなるゲート電極４
を形成し、この状態でイオン注入によりポリシリコン層
２のチャンネル領域２ａの両側にソース領域およびドレ
イン領域２ｂを形成するようにしている。
［発明が解決しようとする課題］
しかしながら、従来のこのような方法によって製造され
た薄層トランジスタでは、基板】上およびこの１基板上
にパターン形成されたポリシリコン層２の全表面にゲー
ト絶縁膜３が形成され、このゲート絶縁膜３上にゲート
電極４が形成されることになるので、ポリシリコン層２
の巾方向の段差部２Ｃの部分もゲート絶縁膜３で覆われ
、且つこの段差部２Ｃの部分にもゲート１ｉｌｉ４が形
成されることになる。この場合、ポリシリコン層２の巾
方向の段差部２ｃの部分はゲート絶縁膜３が３０の点線
で示す如く、角の無い形状に形成され易いものであるか
ら、この段差部２ｃの部分においてポリシリコン層２と
ゲート電極４とが短絡して不良品が発生してしまうこと
があり、歩留の低下の一要因になっているという問題が
あった。
た薄層トランジスタでは、基板】上およびこの１基板上
にパターン形成されたポリシリコン層２の全表面にゲー
ト絶縁膜３が形成され、このゲート絶縁膜３上にゲート
電極４が形成されることになるので、ポリシリコン層２
の巾方向の段差部２Ｃの部分もゲート絶縁膜３で覆われ
、且つこの段差部２Ｃの部分にもゲート１ｉｌｉ４が形
成されることになる。この場合、ポリシリコン層２の巾
方向の段差部２ｃの部分はゲート絶縁膜３が３０の点線
で示す如く、角の無い形状に形成され易いものであるか
ら、この段差部２ｃの部分においてポリシリコン層２と
ゲート電極４とが短絡して不良品が発生してしまうこと
があり、歩留の低下の一要因になっているという問題が
あった。
この発明は上述の如き事情に鑑みてなされたもので、そ
の目的とするところは、半導体層の周囲の段差部の部分
において半導体層とゲート電極とが短絡しないようにす
ることのできる薄膜トランジスタを提供することにある
。
の目的とするところは、半導体層の周囲の段差部の部分
において半導体層とゲート電極とが短絡しないようにす
ることのできる薄膜トランジスタを提供することにある
。
「課題を解決するための手段］
この発明は上記課題を解決するために、ゲート絶縁膜上
に形成するゲート電極の巾を半導体層の巾と同一もしく
はそれより小さく形成するようにしたものである。
に形成するゲート電極の巾を半導体層の巾と同一もしく
はそれより小さく形成するようにしたものである。
［作用］
この発明によれば、ゲート絶縁膜上のゲート電極をエツ
チング等により除去してその巾を半導体層の巾と同一も
しくはそれより小さく形成しているので、半導体層の巾
方向の段差部の部分にゲート電極が存在しないことにな
り、従って半導体層の巾方向の段差部の部分において半
導体層とゲート電極とが短絡しないようにすることがで
きる。
チング等により除去してその巾を半導体層の巾と同一も
しくはそれより小さく形成しているので、半導体層の巾
方向の段差部の部分にゲート電極が存在しないことにな
り、従って半導体層の巾方向の段差部の部分において半
導体層とゲート電極とが短絡しないようにすることがで
きる。
［実施例コ
以下、実施例につきこの発明の詳細な説明する。
第１図〜第４図はそれぞれこの発明の一実施例における
薄膜トランジスタの各製造工程を示したものである。そ
こで、これらの図を順に参照しながら、薄膜トランジス
タの構造についてその製造方法と併せ説明する。
薄膜トランジスタの各製造工程を示したものである。そ
こで、これらの図を順に参照しながら、薄膜トランジス
タの構造についてその製造方法と併せ説明する。
まず、第１図（Ａ）および（Ｂ）に示すように、ガラス
等からなる基板１１の全表面にポリシリコン層（半導体
層）１２を形成し、このポリシリコン層１２の全表面に
プラズマＣＶＤ法等によって酸化シリコンからなるゲー
ト絶縁膜１３を形成し、ポリシリコン層１２のチャンネ
ル領域１２ａ（第２図（Ａ）参照）に対応する部分のゲ
ート絶縁膜１３上にポリシリコンからなるゲート電極１
４を形成する。
等からなる基板１１の全表面にポリシリコン層（半導体
層）１２を形成し、このポリシリコン層１２の全表面に
プラズマＣＶＤ法等によって酸化シリコンからなるゲー
ト絶縁膜１３を形成し、ポリシリコン層１２のチャンネ
ル領域１２ａ（第２図（Ａ）参照）に対応する部分のゲ
ート絶縁膜１３上にポリシリコンからなるゲート電極１
４を形成する。
次に１図示していないが、フォトレジストの塗布、マス
キング、露光、現像等の周知のフォトリソグラフィ技術
を用いて、薄膜トランジスタが形成されるべき個所に対
応しない部分におけるポリシリコン層１２、ゲート絶縁
膜１３およびゲート電極１４をエツチングして、第２図
（Ａ）および（Ｂ）に示すように除去する。そして、こ
の状態で、イオン注入によりポリシリコン層１２のチャ
ンネル領域１２ａの両側にソース領域およびドレイン領
域１２ｂを形成する。
キング、露光、現像等の周知のフォトリソグラフィ技術
を用いて、薄膜トランジスタが形成されるべき個所に対
応しない部分におけるポリシリコン層１２、ゲート絶縁
膜１３およびゲート電極１４をエツチングして、第２図
（Ａ）および（Ｂ）に示すように除去する。そして、こ
の状態で、イオン注入によりポリシリコン層１２のチャ
ンネル領域１２ａの両側にソース領域およびドレイン領
域１２ｂを形成する。
次に、第３図（Ａ）および（Ｂ）に示すように、全表面
に絶縁膜１５を形成した後、この絶縁膜１５をエツチン
グしてソース・ドレイン領域１２ｂおよびゲート電極】
４と対応する部分にコンタクトホール１６．１７をそれ
ぞれ形成する。
に絶縁膜１５を形成した後、この絶縁膜１５をエツチン
グしてソース・ドレイン領域１２ｂおよびゲート電極】
４と対応する部分にコンタクトホール１６．１７をそれ
ぞれ形成する。
次に、第４図（Ａ）および（Ｂ）に示すように、両側の
２つのコンタクトホール１６を通してソース領域および
ドレイン領域１２ｂに接続される金属配線１８をパター
ン形成すると共に、中央のコンタクトホール１７を通し
てゲート電極１４に接続される金属配線１９をパターン
形成する。かくして、薄膜トランジスタが形成される。
２つのコンタクトホール１６を通してソース領域および
ドレイン領域１２ｂに接続される金属配線１８をパター
ン形成すると共に、中央のコンタクトホール１７を通し
てゲート電極１４に接続される金属配線１９をパターン
形成する。かくして、薄膜トランジスタが形成される。
このようにして製造された薄膜トランジスタでは、特に
第２図（Ｂ）に示すように、ポリシリコン層１２、ゲー
ト絶縁膜１３およびゲート電極１４が同一の巾に形成さ
れているので、ポリシリコン層１２の巾方向の段差部１
２ｃの部分にゲート電極１４が存在しないことになり、
従ってポリシリコン層１２の巾方向の段差部１２ｃの部
分においてポリシリコン層１２とゲート電極１４とが短
絡しないようにすることができる。
第２図（Ｂ）に示すように、ポリシリコン層１２、ゲー
ト絶縁膜１３およびゲート電極１４が同一の巾に形成さ
れているので、ポリシリコン層１２の巾方向の段差部１
２ｃの部分にゲート電極１４が存在しないことになり、
従ってポリシリコン層１２の巾方向の段差部１２ｃの部
分においてポリシリコン層１２とゲート電極１４とが短
絡しないようにすることができる。
［発明の効果］
以上説明したように、この発明によれば、ゲート電極の
巾を半導体層の巾と同一もしくはそれより小さく形成し
ているので、半導体層の巾方向の段差部の部分にゲート
電極が存在しないことになり、従って半導体層の巾方向
の段差部の部分において半導体層とゲート電極とが短絡
しないようにすることができ、歩留の向上を図ることが
できる。
巾を半導体層の巾と同一もしくはそれより小さく形成し
ているので、半導体層の巾方向の段差部の部分にゲート
電極が存在しないことになり、従って半導体層の巾方向
の段差部の部分において半導体層とゲート電極とが短絡
しないようにすることができ、歩留の向上を図ることが
できる。
第１図〜第４図はそれぞれこの発明の一実施例における
薄膜トランジスタの各製造工程を示す断面図で、このう
ち各（Ｂ）図は各（Ａ）図のＣ−Ｃ線に沿う断面図、第
５図（Ａ）は従来の薄膜トランジスタの一例を説明する
ために示す断面図、第５図（Ｂ）は第５図（Ａ）のＣ−
Ｃ線に沿う断面図である。 １１・・・・・基板、１２・・・・・・ポリシリコン層
、１２ａ・・・・・・チャンネル領域、１２ｂ・・・・
・・ソース領域お・・・・・・ゲート電極。 特許出願人 カシオ計算機株式会社０コ Ｃ」 第１図■ 第１ 図（８） ０二 。」 い。。。。、 １２ゞ°８゛ ０コ 。ヨ 第３図い、 第３図（Ｂ） Ｃコ 第４図ｃ〜 Ｃ″″″′″ｌ 。」
薄膜トランジスタの各製造工程を示す断面図で、このう
ち各（Ｂ）図は各（Ａ）図のＣ−Ｃ線に沿う断面図、第
５図（Ａ）は従来の薄膜トランジスタの一例を説明する
ために示す断面図、第５図（Ｂ）は第５図（Ａ）のＣ−
Ｃ線に沿う断面図である。 １１・・・・・基板、１２・・・・・・ポリシリコン層
、１２ａ・・・・・・チャンネル領域、１２ｂ・・・・
・・ソース領域お・・・・・・ゲート電極。 特許出願人 カシオ計算機株式会社０コ Ｃ」 第１図■ 第１ 図（８） ０二 。」 い。。。。、 １２ゞ°８゛ ０コ 。ヨ 第３図い、 第３図（Ｂ） Ｃコ 第４図ｃ〜 Ｃ″″″′″ｌ 。」
Claims (1)
- 【特許請求の範囲】 基板上に半導体層が形成され、この半導体層上にゲー
ト絶縁膜が形成され、前記半導体層のチャンネル領域に
対応する部分の前記ゲート絶縁膜上にゲート電極が形成
されてなる薄膜トランジスタにおいて、 前記ゲート絶縁膜上に形成される前記ゲート電極の巾は
前記半導体層の巾と同一もしくはそれより小さく形成さ
れていることを特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33674890A JPH04206775A (ja) | 1990-11-30 | 1990-11-30 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33674890A JPH04206775A (ja) | 1990-11-30 | 1990-11-30 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04206775A true JPH04206775A (ja) | 1992-07-28 |
Family
ID=18302356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33674890A Pending JPH04206775A (ja) | 1990-11-30 | 1990-11-30 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04206775A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008219046A (ja) * | 1992-08-19 | 2008-09-18 | At & T Corp | 薄膜トランジスターの製造方法 |
| JP2010520645A (ja) * | 2007-03-08 | 2010-06-10 | フリースケール セミコンダクター インコーポレイテッド | 半導体材料内へのトレンチの形成 |
| WO2011152233A1 (en) * | 2010-06-04 | 2011-12-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2015108732A (ja) * | 2013-12-05 | 2015-06-11 | 三菱電機株式会社 | 薄膜トランジスタ基板およびその製造方法 |
-
1990
- 1990-11-30 JP JP33674890A patent/JPH04206775A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008219046A (ja) * | 1992-08-19 | 2008-09-18 | At & T Corp | 薄膜トランジスターの製造方法 |
| JP2010520645A (ja) * | 2007-03-08 | 2010-06-10 | フリースケール セミコンダクター インコーポレイテッド | 半導体材料内へのトレンチの形成 |
| KR101530099B1 (ko) * | 2007-03-08 | 2015-06-18 | 프리스케일 세미컨덕터, 인크. | 반도체 재료에서의 트렌치 형성 |
| WO2011152233A1 (en) * | 2010-06-04 | 2011-12-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8884283B2 (en) | 2010-06-04 | 2014-11-11 | Semiconductor Energy Laboratory Co., Ltd | Memory semiconductor device having aligned side surfaces |
| TWI557881B (zh) * | 2010-06-04 | 2016-11-11 | 半導體能源研究所股份有限公司 | 半導體裝置 |
| JP2015108732A (ja) * | 2013-12-05 | 2015-06-11 | 三菱電機株式会社 | 薄膜トランジスタ基板およびその製造方法 |
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