JPH05235337A - Mis型半導体装置 - Google Patents
Mis型半導体装置Info
- Publication number
- JPH05235337A JPH05235337A JP826392A JP826392A JPH05235337A JP H05235337 A JPH05235337 A JP H05235337A JP 826392 A JP826392 A JP 826392A JP 826392 A JP826392 A JP 826392A JP H05235337 A JPH05235337 A JP H05235337A
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- JP
- Japan
- Prior art keywords
- gate electrode
- cylindrical gate
- semiconductor device
- type semiconductor
- insulating film
- Prior art date
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- Granted
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- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 高速化および高集積化が可能なMIS型半導
体装置を提供することである。 【構成】 凹部を設けたシリコン基板と、凹部に対応し
て設けられた筒状のゲ―ト電極12と、筒状のゲ―ト電
極12の筒内をチャネル領域とし筒外をソ―ス領域およ
びドレイン領域とした半導体物質層8と、筒状のゲ―ト
電極12と半導体物質層8との間に設けられた筒状のゲ
―ト絶縁膜10とにより、MIS型半導体装置を形成す
る。
体装置を提供することである。 【構成】 凹部を設けたシリコン基板と、凹部に対応し
て設けられた筒状のゲ―ト電極12と、筒状のゲ―ト電
極12の筒内をチャネル領域とし筒外をソ―ス領域およ
びドレイン領域とした半導体物質層8と、筒状のゲ―ト
電極12と半導体物質層8との間に設けられた筒状のゲ
―ト絶縁膜10とにより、MIS型半導体装置を形成す
る。
Description
【0001】
【産業上の利用分野】本発明はMIS(MOS)型半導
体装置に関する。
体装置に関する。
【0002】
【従来の技術】従来のMIS(MOS)型半導体装置に
おいて、ゲ―ト電極はゲ―ト絶縁膜の上に面状に設けら
れている。
おいて、ゲ―ト電極はゲ―ト絶縁膜の上に面状に設けら
れている。
【0003】
【発明が解決しようとする課題】ところで、MIS(M
OS)型半導体装置において、速度を速くするには、チ
ャネル部分の長さLを短くするか、チャネル部分の幅W
を広くとるかすればよいことが知られている。しかし、
チャネルの長さLをあまり小さくすると、ソ―ス領域と
ドレイン領域とが近接しすぎてパンチスル―がおき、い
わゆるショ―トチャネル効果が生じるおそれがある。し
たがって、Lを小さくすることについては制約がある。
他方、チャネルの幅Wを大きくすると、一つのトランジ
スタの占める割合が大きくなり、高集積化の要請に反す
ることになる。
OS)型半導体装置において、速度を速くするには、チ
ャネル部分の長さLを短くするか、チャネル部分の幅W
を広くとるかすればよいことが知られている。しかし、
チャネルの長さLをあまり小さくすると、ソ―ス領域と
ドレイン領域とが近接しすぎてパンチスル―がおき、い
わゆるショ―トチャネル効果が生じるおそれがある。し
たがって、Lを小さくすることについては制約がある。
他方、チャネルの幅Wを大きくすると、一つのトランジ
スタの占める割合が大きくなり、高集積化の要請に反す
ることになる。
【0004】本発明の目的は、高速化および高集積化が
可能なMIS(MOS)型半導体装置を提供することで
ある。
可能なMIS(MOS)型半導体装置を提供することで
ある。
【0005】
【課題を解決するための手段】本発明におけるMIS型
半導体装置は、凹部を設けた半導体基板と、上記凹部に
対応して設けられた筒状のゲ―ト電極と、上記筒状のゲ
―ト電極の筒内をチャネル領域とし筒外をソ―ス領域お
よびドレイン領域とした半導体物質層と、上記筒状のゲ
―ト電極と上記半導体物質層との間に設けられた筒状の
ゲ―ト絶縁膜とを有する。
半導体装置は、凹部を設けた半導体基板と、上記凹部に
対応して設けられた筒状のゲ―ト電極と、上記筒状のゲ
―ト電極の筒内をチャネル領域とし筒外をソ―ス領域お
よびドレイン領域とした半導体物質層と、上記筒状のゲ
―ト電極と上記半導体物質層との間に設けられた筒状の
ゲ―ト絶縁膜とを有する。
【0006】
【実施例】図1に示すように、シリコン基板1に2段に
凹部2を形成する。深さは、1段めのステップが基板面
から約0.5μ、2段めのステップが1段めのステップ
から0.2〜0.3μである。
凹部2を形成する。深さは、1段めのステップが基板面
から約0.5μ、2段めのステップが1段めのステップ
から0.2〜0.3μである。
【0007】このような凹部2を設けたシリコン基板1
の表面に絶縁膜3を形成する。絶縁膜3の形成方法は、
熱酸化により表面に酸化膜SiO2 を形成する等の方法
による(図2(A)、図2(B))。
の表面に絶縁膜3を形成する。絶縁膜3の形成方法は、
熱酸化により表面に酸化膜SiO2 を形成する等の方法
による(図2(A)、図2(B))。
【0008】ついで、上部凹部2に電極膜4を設ける。
この電極膜4は対向位置に立上り部5、6を有する断面
U字状のもので、材料としてはモリブデンシリサイドな
どを用いてスパッタリングにて形成する。上記電極膜上
に絶縁膜7を設ける(図3(A)、図3(B))。な
お、立上り部5、6の上面には絶縁膜は設けられていな
いが、この段階ではここも絶縁膜で被覆しておいて後で
この部分を除くようにしてもよい。
この電極膜4は対向位置に立上り部5、6を有する断面
U字状のもので、材料としてはモリブデンシリサイドな
どを用いてスパッタリングにて形成する。上記電極膜上
に絶縁膜7を設ける(図3(A)、図3(B))。な
お、立上り部5、6の上面には絶縁膜は設けられていな
いが、この段階ではここも絶縁膜で被覆しておいて後で
この部分を除くようにしてもよい。
【0009】つぎに、上記絶縁膜7で被覆した電極膜4
の凹部およびその両側にわたって半導体物質層8を形成
する。具体的にはシリコンの単結晶をエピタキシャル成
長させて形成する。この半導体物質層8の上に上記絶縁
膜7の立上り部5、6の内側の部分と連続させて絶縁膜
9を設け、上記絶縁膜7と絶縁膜9とは筒状のゲ―ト絶
縁膜10となる(図4(A)、図4(B))。
の凹部およびその両側にわたって半導体物質層8を形成
する。具体的にはシリコンの単結晶をエピタキシャル成
長させて形成する。この半導体物質層8の上に上記絶縁
膜7の立上り部5、6の内側の部分と連続させて絶縁膜
9を設け、上記絶縁膜7と絶縁膜9とは筒状のゲ―ト絶
縁膜10となる(図4(A)、図4(B))。
【0010】この絶縁膜9の上に電極膜11を設ける。
これは上記の電極膜4と同じ材料のもので、例えばモリ
ブデンシリサイドをスパッタリングにて設ける。その
際、電極膜11は上記電極膜4の立上り部5、6と連続
させて形成する。したがって、電極膜4と電極膜11と
は筒状のゲ―ト電極12を形成することになる(図5
(A)、図5(B))。
これは上記の電極膜4と同じ材料のもので、例えばモリ
ブデンシリサイドをスパッタリングにて設ける。その
際、電極膜11は上記電極膜4の立上り部5、6と連続
させて形成する。したがって、電極膜4と電極膜11と
は筒状のゲ―ト電極12を形成することになる(図5
(A)、図5(B))。
【0011】上記電極膜11の表面を絶縁膜13にて被
覆する。そして、この絶縁膜13をマスクとして利用し
て、上記筒状のゲ―ト電極12の開口部の外側の半導体
物質層8にイオンを打込んで、ソ―ス領域14およびド
レイン領域15をつくる(図6(A)、図6(B))。
覆する。そして、この絶縁膜13をマスクとして利用し
て、上記筒状のゲ―ト電極12の開口部の外側の半導体
物質層8にイオンを打込んで、ソ―ス領域14およびド
レイン領域15をつくる(図6(A)、図6(B))。
【0012】この上に絶縁膜16、アルミ配線17、P
SG保護膜18を設けて、MOS型半導体装置を完成す
る(図7(A)、図7(B))。
SG保護膜18を設けて、MOS型半導体装置を完成す
る(図7(A)、図7(B))。
【0013】このように、ゲ―ト電極12は筒状に形成
され、筒状部内の半導体物質部分はチャネルとして作用
することになる。
され、筒状部内の半導体物質部分はチャネルとして作用
することになる。
【0014】なお、上述の実施例において、半導体物質
層8を形成した際凹凸が生じた場合、これを平坦になら
すようにする。また、ソ―ス領域14およびドレイン領
域15を形成する際、イオン打込み法のほか熱拡散を用
いてもよい。
層8を形成した際凹凸が生じた場合、これを平坦になら
すようにする。また、ソ―ス領域14およびドレイン領
域15を形成する際、イオン打込み法のほか熱拡散を用
いてもよい。
【0015】
【発明の効果】本発明におけるMIS(MOS)型半導
体装置では、半導体基板の凹部に対応して筒状のゲ―ト
電極を設けたので、高速化および高集積化が可能とな
る。
体装置では、半導体基板の凹部に対応して筒状のゲ―ト
電極を設けたので、高速化および高集積化が可能とな
る。
【図1】本発明の実施例であり、凹部を形成したシリコ
ン基板の要部斜視図である。
ン基板の要部斜視図である。
【図2】図2(A)は図1のシリコン基板をA−A線で
見た状態での製造工程説明図であり、図2(B)は図1
のシリコン基板をB−B線で見た状態での製造工程説明
図である。
見た状態での製造工程説明図であり、図2(B)は図1
のシリコン基板をB−B線で見た状態での製造工程説明
図である。
【図3】図3(A)は図1のシリコン基板をA−A線で
見た状態での製造工程説明図であり、図3(B)は図1
のシリコン基板をB−B線で見た状態での製造工程説明
図である。
見た状態での製造工程説明図であり、図3(B)は図1
のシリコン基板をB−B線で見た状態での製造工程説明
図である。
【図4】図4(A)は図1のシリコン基板をA−A線で
見た状態での製造工程説明図であり、図4(B)は図1
のシリコン基板をB−B線で見た状態での製造工程説明
図である。
見た状態での製造工程説明図であり、図4(B)は図1
のシリコン基板をB−B線で見た状態での製造工程説明
図である。
【図5】図5(A)は図1のシリコン基板をA−A線で
見た状態での製造工程説明図であり、図5(B)は図1
のシリコン基板をB−B線で見た状態での製造工程説明
図である。
見た状態での製造工程説明図であり、図5(B)は図1
のシリコン基板をB−B線で見た状態での製造工程説明
図である。
【図6】図6(A)は図1のシリコン基板をA−A線で
見た状態での製造工程説明図であり、図6(B)は図1
のシリコン基板をB−B線で見た状態での製造工程説明
図である。
見た状態での製造工程説明図であり、図6(B)は図1
のシリコン基板をB−B線で見た状態での製造工程説明
図である。
【図7】図7(A)は図1のシリコン基板をA−A線で
見た状態での製造工程説明図であり、図7(B)は図1
のシリコン基板をB−B線で見た状態での製造工程説明
図である。
見た状態での製造工程説明図であり、図7(B)は図1
のシリコン基板をB−B線で見た状態での製造工程説明
図である。
1……シリコン基板 2……凹部 8……半導体物質層 10……ゲ―ト絶縁膜 12……ゲ―ト電極 14……ソ―ス領域 15……ドレイン領域
Claims (1)
- 【請求項1】 凹部を設けた半導体基板と、 上記凹部に対応して設けられた筒状のゲ―ト電極と、 上記筒状のゲ―ト電極の筒内をチャネル領域とし筒外を
ソ―ス領域およびドレイン領域とした半導体物質層と、 上記筒状のゲ―ト電極と上記半導体物質層との間に設け
られた筒状のゲ―ト絶縁膜とを有するMIS型半導体装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4008263A JPH0666470B2 (ja) | 1992-01-21 | 1992-01-21 | Mis型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4008263A JPH0666470B2 (ja) | 1992-01-21 | 1992-01-21 | Mis型半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21567683A Division JPS60107862A (ja) | 1983-11-16 | 1983-11-16 | Mis型半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05235337A true JPH05235337A (ja) | 1993-09-10 |
JPH0666470B2 JPH0666470B2 (ja) | 1994-08-24 |
Family
ID=11688271
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4008263A Expired - Lifetime JPH0666470B2 (ja) | 1992-01-21 | 1992-01-21 | Mis型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0666470B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007110940A1 (ja) * | 2006-03-29 | 2007-10-04 | Fujitsu Limited | 半導体装置及びその製造方法 |
US7372086B2 (en) | 2003-05-07 | 2008-05-13 | Kabushiki Kaisha Toshiba | Semiconductor device including MOSFET and isolation region for isolating the MOSFET |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6017964A (ja) * | 1983-07-11 | 1985-01-29 | Toshiba Corp | 半導体装置 |
-
1992
- 1992-01-21 JP JP4008263A patent/JPH0666470B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6017964A (ja) * | 1983-07-11 | 1985-01-29 | Toshiba Corp | 半導体装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7372086B2 (en) | 2003-05-07 | 2008-05-13 | Kabushiki Kaisha Toshiba | Semiconductor device including MOSFET and isolation region for isolating the MOSFET |
WO2007110940A1 (ja) * | 2006-03-29 | 2007-10-04 | Fujitsu Limited | 半導体装置及びその製造方法 |
JP4755245B2 (ja) * | 2006-03-29 | 2011-08-24 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0666470B2 (ja) | 1994-08-24 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19950202 |