JPH05235337A - Ｍｉｓ型半導体装置 - Google Patents

Ｍｉｓ型半導体装置

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JPH05235337A
JPH05235337A JP826392A JP826392A JPH05235337A JP H05235337 A JPH05235337 A JP H05235337A JP 826392 A JP826392 A JP 826392A JP 826392 A JP826392 A JP 826392A JP H05235337 A JPH05235337 A JP H05235337A
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JP
Japan
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gate electrode
cylindrical gate
semiconductor device
type semiconductor
insulating film
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JP826392A
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Inventor
Masashi Asami
政資 浅見
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Nippon Precision Circuits Inc
Seikosha KK
Original Assignee
Nippon Precision Circuits Inc
Seikosha KK
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Publication date
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Abstract

(57)【要約】 【目的】 高速化および高集積化が可能なＭＩＳ型半導
体装置を提供することである。 【構成】 凹部を設けたシリコン基板と、凹部に対応し
て設けられた筒状のゲ―ト電極１２と、筒状のゲ―ト電
極１２の筒内をチャネル領域とし筒外をソ―ス領域およ
びドレイン領域とした半導体物質層８と、筒状のゲ―ト
電極１２と半導体物質層８との間に設けられた筒状のゲ
―ト絶縁膜１０とにより、ＭＩＳ型半導体装置を形成す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＭＩＳ（ＭＯＳ）型半導
体装置に関する。
【０００２】
【従来の技術】従来のＭＩＳ（ＭＯＳ）型半導体装置に
おいて、ゲ―ト電極はゲ―ト絶縁膜の上に面状に設けら
れている。
【０００３】
【発明が解決しようとする課題】ところで、ＭＩＳ（Ｍ
ＯＳ）型半導体装置において、速度を速くするには、チ
ャネル部分の長さＬを短くするか、チャネル部分の幅Ｗ
を広くとるかすればよいことが知られている。しかし、
チャネルの長さＬをあまり小さくすると、ソ―ス領域と
ドレイン領域とが近接しすぎてパンチスル―がおき、い
わゆるショ―トチャネル効果が生じるおそれがある。し
たがって、Ｌを小さくすることについては制約がある。
他方、チャネルの幅Ｗを大きくすると、一つのトランジ
スタの占める割合が大きくなり、高集積化の要請に反す
ることになる。
【０００４】本発明の目的は、高速化および高集積化が
可能なＭＩＳ（ＭＯＳ）型半導体装置を提供することで
ある。
【０００５】
【課題を解決するための手段】本発明におけるＭＩＳ型
半導体装置は、凹部を設けた半導体基板と、上記凹部に
対応して設けられた筒状のゲ―ト電極と、上記筒状のゲ
―ト電極の筒内をチャネル領域とし筒外をソ―ス領域お
よびドレイン領域とした半導体物質層と、上記筒状のゲ
―ト電極と上記半導体物質層との間に設けられた筒状の
ゲ―ト絶縁膜とを有する。
【０００６】
【実施例】図１に示すように、シリコン基板１に２段に
凹部２を形成する。深さは、１段めのステップが基板面
から約０．５μ、２段めのステップが１段めのステップ
から０．２〜０．３μである。
【０００７】このような凹部２を設けたシリコン基板１
の表面に絶縁膜３を形成する。絶縁膜３の形成方法は、
熱酸化により表面に酸化膜ＳｉＯ2 を形成する等の方法
による（図２（Ａ）、図２（Ｂ））。
【０００８】ついで、上部凹部２に電極膜４を設ける。
この電極膜４は対向位置に立上り部５、６を有する断面
Ｕ字状のもので、材料としてはモリブデンシリサイドな
どを用いてスパッタリングにて形成する。上記電極膜上
に絶縁膜７を設ける（図３（Ａ）、図３（Ｂ））。な
お、立上り部５、６の上面には絶縁膜は設けられていな
いが、この段階ではここも絶縁膜で被覆しておいて後で
この部分を除くようにしてもよい。
【０００９】つぎに、上記絶縁膜７で被覆した電極膜４
の凹部およびその両側にわたって半導体物質層８を形成
する。具体的にはシリコンの単結晶をエピタキシャル成
長させて形成する。この半導体物質層８の上に上記絶縁
膜７の立上り部５、６の内側の部分と連続させて絶縁膜
９を設け、上記絶縁膜７と絶縁膜９とは筒状のゲ―ト絶
縁膜１０となる（図４（Ａ）、図４（Ｂ））。
【００１０】この絶縁膜９の上に電極膜１１を設ける。
これは上記の電極膜４と同じ材料のもので、例えばモリ
ブデンシリサイドをスパッタリングにて設ける。その
際、電極膜１１は上記電極膜４の立上り部５、６と連続
させて形成する。したがって、電極膜４と電極膜１１と
は筒状のゲ―ト電極１２を形成することになる（図５
（Ａ）、図５（Ｂ））。
【００１１】上記電極膜１１の表面を絶縁膜１３にて被
覆する。そして、この絶縁膜１３をマスクとして利用し
て、上記筒状のゲ―ト電極１２の開口部の外側の半導体
物質層８にイオンを打込んで、ソ―ス領域１４およびド
レイン領域１５をつくる（図６（Ａ）、図６（Ｂ））。
【００１２】この上に絶縁膜１６、アルミ配線１７、Ｐ
ＳＧ保護膜１８を設けて、ＭＯＳ型半導体装置を完成す
る（図７（Ａ）、図７（Ｂ））。
【００１３】このように、ゲ―ト電極１２は筒状に形成
され、筒状部内の半導体物質部分はチャネルとして作用
することになる。
【００１４】なお、上述の実施例において、半導体物質
層８を形成した際凹凸が生じた場合、これを平坦になら
すようにする。また、ソ―ス領域１４およびドレイン領
域１５を形成する際、イオン打込み法のほか熱拡散を用
いてもよい。
【００１５】
【発明の効果】本発明におけるＭＩＳ（ＭＯＳ）型半導
体装置では、半導体基板の凹部に対応して筒状のゲ―ト
電極を設けたので、高速化および高集積化が可能とな
る。
【図面の簡単な説明】
【図１】本発明の実施例であり、凹部を形成したシリコ
ン基板の要部斜視図である。
【図２】図２（Ａ）は図１のシリコン基板をＡ−Ａ線で
見た状態での製造工程説明図であり、図２（Ｂ）は図１
のシリコン基板をＢ−Ｂ線で見た状態での製造工程説明
図である。
【図３】図３（Ａ）は図１のシリコン基板をＡ−Ａ線で
見た状態での製造工程説明図であり、図３（Ｂ）は図１
のシリコン基板をＢ−Ｂ線で見た状態での製造工程説明
図である。
【図４】図４（Ａ）は図１のシリコン基板をＡ−Ａ線で
見た状態での製造工程説明図であり、図４（Ｂ）は図１
のシリコン基板をＢ−Ｂ線で見た状態での製造工程説明
図である。
【図５】図５（Ａ）は図１のシリコン基板をＡ−Ａ線で
見た状態での製造工程説明図であり、図５（Ｂ）は図１
のシリコン基板をＢ−Ｂ線で見た状態での製造工程説明
図である。
【図６】図６（Ａ）は図１のシリコン基板をＡ−Ａ線で
見た状態での製造工程説明図であり、図６（Ｂ）は図１
のシリコン基板をＢ−Ｂ線で見た状態での製造工程説明
図である。
【図７】図７（Ａ）は図１のシリコン基板をＡ−Ａ線で
見た状態での製造工程説明図であり、図７（Ｂ）は図１
のシリコン基板をＢ−Ｂ線で見た状態での製造工程説明
図である。
【符号の説明】
１……シリコン基板 ２……凹部 ８……半導体物質層 １０……ゲ―ト絶縁膜 １２……ゲ―ト電極 １４……ソ―ス領域 １５……ドレイン領域

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 凹部を設けた半導体基板と、 上記凹部に対応して設けられた筒状のゲ―ト電極と、 上記筒状のゲ―ト電極の筒内をチャネル領域とし筒外を
    ソ―ス領域およびドレイン領域とした半導体物質層と、 上記筒状のゲ―ト電極と上記半導体物質層との間に設け
    られた筒状のゲ―ト絶縁膜とを有するＭＩＳ型半導体装
    置。
JP4008263A 1992-01-21 1992-01-21 Ｍｉｓ型半導体装置 Expired - Lifetime JPH0666470B2 (ja)

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JPH0666470B2 JPH0666470B2 (ja) 1994-08-24

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Cited By (2)

* Cited by examiner, † Cited by third party
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WO2007110940A1 (ja) * 2006-03-29 2007-10-04 Fujitsu Limited 半導体装置及びその製造方法
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* Cited by examiner, † Cited by third party
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JPS6017964A (ja) * 1983-07-11 1985-01-29 Toshiba Corp 半導体装置

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