JPH04360581A - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
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- JPH04360581A JPH04360581A JP16244591A JP16244591A JPH04360581A JP H04360581 A JPH04360581 A JP H04360581A JP 16244591 A JP16244591 A JP 16244591A JP 16244591 A JP16244591 A JP 16244591A JP H04360581 A JPH04360581 A JP H04360581A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は電界効果型トランジス
タの製造方法に関する。
タの製造方法に関する。
【０００２】
【従来の技術】電界効果型トランジスタには、リーク電
流の低減を図った素子として、オフセットゲート構造と
呼ばれるものがある。このような電界効果型トランジス
タでは、ポリシリコン等からなる半導体層のチャネル領
域の幅よりもゲート電極の幅を小さくすることにより、
ゲート電極の両側におけるチャネル領域をオフセットゲ
ート領域とした構造となっている。従来のこのような電
界効果型トランジスタを製造する場合には、まずセラミ
ックやガラス等からなる絶縁基板の上面にポリシリコン
層をパターン形成し、このポリシリコン層をゲート絶縁
膜で覆い、ポリシリコン層のチャネル領域に対応する部
分のゲート絶縁膜の上面にフォトレジスト膜をパターン
形成し、このフォトレジスト膜をマスクとしてイオン注
入を行うことにより、フォトレジスト膜の両側における
ポリシリコン層にソース・ドレイン領域を形成し、この
後フォトレジスト膜を除去し、活性化を行ってイオンを
拡散し、次いでポリシリコン層のチャネル領域の中央部
に対応する部分のゲート絶縁膜の上面にチャネル領域よ
りも幅狭のゲート電極をパターン形成し、これによりゲ
ート電極の両側におけるチャネル領域をオフセットゲー
ト領域としている。
流の低減を図った素子として、オフセットゲート構造と
呼ばれるものがある。このような電界効果型トランジス
タでは、ポリシリコン等からなる半導体層のチャネル領
域の幅よりもゲート電極の幅を小さくすることにより、
ゲート電極の両側におけるチャネル領域をオフセットゲ
ート領域とした構造となっている。従来のこのような電
界効果型トランジスタを製造する場合には、まずセラミ
ックやガラス等からなる絶縁基板の上面にポリシリコン
層をパターン形成し、このポリシリコン層をゲート絶縁
膜で覆い、ポリシリコン層のチャネル領域に対応する部
分のゲート絶縁膜の上面にフォトレジスト膜をパターン
形成し、このフォトレジスト膜をマスクとしてイオン注
入を行うことにより、フォトレジスト膜の両側における
ポリシリコン層にソース・ドレイン領域を形成し、この
後フォトレジスト膜を除去し、活性化を行ってイオンを
拡散し、次いでポリシリコン層のチャネル領域の中央部
に対応する部分のゲート絶縁膜の上面にチャネル領域よ
りも幅狭のゲート電極をパターン形成し、これによりゲ
ート電極の両側におけるチャネル領域をオフセットゲー
ト領域としている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
このような電界効果型トランジスタの製造方法では、通
常の電界効果型トランジスタを製造する場合と比較して
、すなわち例えばポリシリコンからなるゲート電極をマ
スクとしてイオン注入を行う場合と比較して、イオン注
入マスク用のフォトレジスト膜をパターン形成する工程
およびその除去工程の分だけ製造工程数が多く、コスト
高になるという問題があった。また、オフセットゲート
領域の長さ（Ｌ；図３参照）が大きいと、電界効果型ト
ランジスタのオン電流が低下してしまうので、オフセッ
トゲート領域の長さが１μ以下と小さい方が望ましいが
、フォトレジスト膜形成工程とゲート電極形成工程とが
別々であるので、オフセットゲート領域を効率的に形成
することができず、このため高い加工精度が要求され、
より一層コスト高になるという問題があった。この発明
の目的は、製造工程数を少なくすることができ、またオ
フセットゲート領域を効率的に形成することのできる電
界効果型トランジスタおよびその製造方法を提供するこ
とにある。
このような電界効果型トランジスタの製造方法では、通
常の電界効果型トランジスタを製造する場合と比較して
、すなわち例えばポリシリコンからなるゲート電極をマ
スクとしてイオン注入を行う場合と比較して、イオン注
入マスク用のフォトレジスト膜をパターン形成する工程
およびその除去工程の分だけ製造工程数が多く、コスト
高になるという問題があった。また、オフセットゲート
領域の長さ（Ｌ；図３参照）が大きいと、電界効果型ト
ランジスタのオン電流が低下してしまうので、オフセッ
トゲート領域の長さが１μ以下と小さい方が望ましいが
、フォトレジスト膜形成工程とゲート電極形成工程とが
別々であるので、オフセットゲート領域を効率的に形成
することができず、このため高い加工精度が要求され、
より一層コスト高になるという問題があった。この発明
の目的は、製造工程数を少なくすることができ、またオ
フセットゲート領域を効率的に形成することのできる電
界効果型トランジスタおよびその製造方法を提供するこ
とにある。
【０００４】
【課題を解決するための手段】この発明は、半導体層上
にゲート絶縁膜を形成し、前記半導体層のチャネル領域
に対応する部分の前記ゲート絶縁膜上にゲート電極形成
用膜を形成すると共に、前記ゲート電極形成用膜を形成
するためのフォトレジスト膜を前記ゲート電極形成用膜
上に残し、前記フォトレジスト膜および前記ゲート電極
形成用膜をマスクとしてイオン注入を行うことにより、
前記ゲート電極形成用膜および前記フォトレジスト膜の
両側における前記半導体層にソース・ドレイン領域を形
成し、前記ゲート電極形成用膜の側面をウエットエッチ
ングすることにより、前記半導体層のチャネル領域より
も幅狭のゲート電極を形成し、この後前記フォトレジス
ト膜を除去するようにしたものである。
にゲート絶縁膜を形成し、前記半導体層のチャネル領域
に対応する部分の前記ゲート絶縁膜上にゲート電極形成
用膜を形成すると共に、前記ゲート電極形成用膜を形成
するためのフォトレジスト膜を前記ゲート電極形成用膜
上に残し、前記フォトレジスト膜および前記ゲート電極
形成用膜をマスクとしてイオン注入を行うことにより、
前記ゲート電極形成用膜および前記フォトレジスト膜の
両側における前記半導体層にソース・ドレイン領域を形
成し、前記ゲート電極形成用膜の側面をウエットエッチ
ングすることにより、前記半導体層のチャネル領域より
も幅狭のゲート電極を形成し、この後前記フォトレジス
ト膜を除去するようにしたものである。
【０００５】
【作用】この発明によれば、ゲート電極形成用膜を形成
するためのフォトレジスト膜をそのままイオン注入マス
クとして使用しているので、イオン注入マスク専用のフ
ォトレジスト膜をパターン形成したり除去したりする必
要がなく、したがってその分だけ製造工程数を少なくす
ることができ、またゲート電極形成用膜の側面をウエッ
トエッチングすることにより、チャネル領域よりも幅狭
のゲート電極を形成しているので、ゲート電極形成用膜
の側面のウエットエッチング部分をそのままオフセット
ゲート領域とすることができ、したがってゲート電極形
成用膜の側面のウエットエッチング量を制御することに
より、オフセットゲート領域を効率的に形成することが
できる。
するためのフォトレジスト膜をそのままイオン注入マス
クとして使用しているので、イオン注入マスク専用のフ
ォトレジスト膜をパターン形成したり除去したりする必
要がなく、したがってその分だけ製造工程数を少なくす
ることができ、またゲート電極形成用膜の側面をウエッ
トエッチングすることにより、チャネル領域よりも幅狭
のゲート電極を形成しているので、ゲート電極形成用膜
の側面のウエットエッチング部分をそのままオフセット
ゲート領域とすることができ、したがってゲート電極形
成用膜の側面のウエットエッチング量を制御することに
より、オフセットゲート領域を効率的に形成することが
できる。
【０００６】
【実施例】まず、図５はこの発明の一実施例における電
界効果型トランジスタの構造を示したものである。この
電界効果型トランジスタでは、セラミックやガラス等か
らなる絶縁基板１の上面にポリシリコン層（半導体層）
２が設けられ、ポリシリコン層２の上面等に酸化シリコ
ン等からなるゲート絶縁膜３が設けられ、ポリシリコン
層２のチャネル領域２ａの中央部（両側のオフセットゲ
ート領域２ｃとなる部分を除く部分）に対応する部分の
ゲート絶縁膜３の上面にアルミニウムからなるゲート電
極６が設けられ、そしてポリシリコン層２のオフセット
ゲート領域２ｃの両外側にソース・ドレイン領域２ｂが
形成され、さらに層間絶縁膜７、コンタクトホール８お
よびソース・ドレイン電極９が設けられた構造となって
いる。
界効果型トランジスタの構造を示したものである。この
電界効果型トランジスタでは、セラミックやガラス等か
らなる絶縁基板１の上面にポリシリコン層（半導体層）
２が設けられ、ポリシリコン層２の上面等に酸化シリコ
ン等からなるゲート絶縁膜３が設けられ、ポリシリコン
層２のチャネル領域２ａの中央部（両側のオフセットゲ
ート領域２ｃとなる部分を除く部分）に対応する部分の
ゲート絶縁膜３の上面にアルミニウムからなるゲート電
極６が設けられ、そしてポリシリコン層２のオフセット
ゲート領域２ｃの両外側にソース・ドレイン領域２ｂが
形成され、さらに層間絶縁膜７、コンタクトホール８お
よびソース・ドレイン電極９が設けられた構造となって
いる。
【０００７】次に、このような構造の電界効果型トラン
ジスタを製造する場合について説明すると、まず図１に
示すように、セラミックやガラス等からなる絶縁基板１
の上面にポリシリコン層２をパターン形成する。次に、
図２に示すように、全表面に酸化シリコン等からなるゲ
ート絶縁膜３を形成し、このゲート絶縁膜３でポリシリ
コン層２を覆う。次に、ポリシリコン層２のチャネル領
域２ａに対応する部分のゲート絶縁膜３の上面にアルミ
ニウムからなるゲート電極形成用膜４をフォトリソグラ
フィ技術によってパターン形成すると共に、このパター
ン形成のためのフォトレジスト膜５をそのままゲート電
極形成用膜４の上面に残す。次に、フォトレジスト膜５
およびゲート電極形成用膜４をマスクとしてイオン注入
を行うことにより、フォトレジスト膜５およびゲート電
極形成用膜４の両側におけるポリシリコン層２にソース
・ドレイン領域２ｂを形成する。
ジスタを製造する場合について説明すると、まず図１に
示すように、セラミックやガラス等からなる絶縁基板１
の上面にポリシリコン層２をパターン形成する。次に、
図２に示すように、全表面に酸化シリコン等からなるゲ
ート絶縁膜３を形成し、このゲート絶縁膜３でポリシリ
コン層２を覆う。次に、ポリシリコン層２のチャネル領
域２ａに対応する部分のゲート絶縁膜３の上面にアルミ
ニウムからなるゲート電極形成用膜４をフォトリソグラ
フィ技術によってパターン形成すると共に、このパター
ン形成のためのフォトレジスト膜５をそのままゲート電
極形成用膜４の上面に残す。次に、フォトレジスト膜５
およびゲート電極形成用膜４をマスクとしてイオン注入
を行うことにより、フォトレジスト膜５およびゲート電
極形成用膜４の両側におけるポリシリコン層２にソース
・ドレイン領域２ｂを形成する。
【０００８】次に、図３に示すように、フォトレジスト
膜５を残したままでゲート電極形成用膜４の側面をウエ
ットエッチングすることにより、ポリシリコン層２のチ
ャネル領域２ａの中央部に対応する部分のゲート絶縁膜
３の上面にチャネル領域２ａよりも幅狭のゲート電極６
を形成する。この場合、エッチング時間等のウエットエ
ッチング条件を選定することにより、ゲート電極形成用
膜４の側面のウエットエッチング量を０．１μ程度とす
ることが可能である。かくして、チャネル領域２ａより
も幅狭のゲート電極６が形成されると共に、ゲート電極
６の両側におけるチャネル領域２ａがオフセットゲート
領域２ｃとなる。この後、図４に示すように、フォトレ
ジスト膜５を除去し、次いでエキシマレーザの照射等に
より活性化を行ってイオンを拡散する。
膜５を残したままでゲート電極形成用膜４の側面をウエ
ットエッチングすることにより、ポリシリコン層２のチ
ャネル領域２ａの中央部に対応する部分のゲート絶縁膜
３の上面にチャネル領域２ａよりも幅狭のゲート電極６
を形成する。この場合、エッチング時間等のウエットエ
ッチング条件を選定することにより、ゲート電極形成用
膜４の側面のウエットエッチング量を０．１μ程度とす
ることが可能である。かくして、チャネル領域２ａより
も幅狭のゲート電極６が形成されると共に、ゲート電極
６の両側におけるチャネル領域２ａがオフセットゲート
領域２ｃとなる。この後、図４に示すように、フォトレ
ジスト膜５を除去し、次いでエキシマレーザの照射等に
より活性化を行ってイオンを拡散する。
【０００９】次に、図５に示すように、全表面に窒化シ
リコン等からなる層間絶縁膜７を形成する。次に、層間
絶縁膜７およびゲート絶縁膜３をエッチングしてソース
・ドレイン領域２ｂと対応する部分にコンタクトホール
８を形成する。次に、コンタクトホール８を介してソー
ス・ドレイン領域２ｂと接続されるアルミニウムからな
るソース・ドレイン電極９を層間絶縁膜７の上面に形成
する。かくして、オフセットゲート構造の電界効果型ト
ランジスタが製造される。
リコン等からなる層間絶縁膜７を形成する。次に、層間
絶縁膜７およびゲート絶縁膜３をエッチングしてソース
・ドレイン領域２ｂと対応する部分にコンタクトホール
８を形成する。次に、コンタクトホール８を介してソー
ス・ドレイン領域２ｂと接続されるアルミニウムからな
るソース・ドレイン電極９を層間絶縁膜７の上面に形成
する。かくして、オフセットゲート構造の電界効果型ト
ランジスタが製造される。
【００１０】このようにして製造された電界効果型トラ
ンジスタでは、ゲート電極形成用膜４を形成するための
フォトレジスト膜５をそのままイオン注入マスクとして
使用しているので、イオン注入マスク専用のフォトレジ
スト膜をパターン形成したり除去したりする必要がなく
、したがってその分だけ製造工程数を少なくすることが
できる。また、ゲート電極形成用膜４の側面をウエット
エッチングすることにより、チャネル領域２ａよりも幅
狭のゲート電極６を形成すると共に、ゲート電極６の両
側におけるチャネル領域２ａをオフセットゲート領域２
ｃとしているので、ゲート電極形成用膜４の側面のウエ
ットエッチング量がそのままオフセットゲート領域２ｃ
の長さＬ（但し、アニールによる拡散量は考慮していな
い。）となる。したがって、オフセットゲート領域２ｃ
を効率的に形成することができ、またイオン注入後の拡
散量を配慮すればゲート電極形成用膜４の側面のウエッ
トエッチング量を制御することにより、オフセットゲー
ト領域２ｃの長さＬを自動的に制御することも可能であ
る。
ンジスタでは、ゲート電極形成用膜４を形成するための
フォトレジスト膜５をそのままイオン注入マスクとして
使用しているので、イオン注入マスク専用のフォトレジ
スト膜をパターン形成したり除去したりする必要がなく
、したがってその分だけ製造工程数を少なくすることが
できる。また、ゲート電極形成用膜４の側面をウエット
エッチングすることにより、チャネル領域２ａよりも幅
狭のゲート電極６を形成すると共に、ゲート電極６の両
側におけるチャネル領域２ａをオフセットゲート領域２
ｃとしているので、ゲート電極形成用膜４の側面のウエ
ットエッチング量がそのままオフセットゲート領域２ｃ
の長さＬ（但し、アニールによる拡散量は考慮していな
い。）となる。したがって、オフセットゲート領域２ｃ
を効率的に形成することができ、またイオン注入後の拡
散量を配慮すればゲート電極形成用膜４の側面のウエッ
トエッチング量を制御することにより、オフセットゲー
ト領域２ｃの長さＬを自動的に制御することも可能であ
る。
【００１１】なお、上記実施例では、この発明を半導体
薄膜を用いたＴＦＴ（薄膜トランジスタ）に適用した場
合について説明したが、これに限定されず、単結晶半導
体基板を用いた電界効果型トランジスタスタに適用する
こともできる。また、コプラナ型のみならず、スタガ型
にも適用することができる。
薄膜を用いたＴＦＴ（薄膜トランジスタ）に適用した場
合について説明したが、これに限定されず、単結晶半導
体基板を用いた電界効果型トランジスタスタに適用する
こともできる。また、コプラナ型のみならず、スタガ型
にも適用することができる。
【００１２】
【発明の効果】以上説明したように、この発明によれば
、ゲート電極形成用膜を形成するためのフォトレジスト
膜をそのままイオン注入マスクとして使用しているので
、イオン注入マスク専用のフォトレジスト膜をパターン
形成したり除去したりする必要がなく、したがってその
分だけ製造工程数を少なくすることができ、またゲート
電極形成用膜の側面をウエットエッチングすることによ
り、チャネル領域よりも幅狭のゲート電極を形成してい
るので、ゲート電極形成用膜の側面のウエットエッチン
グ部分をそのままオフセットゲート領域とすることがで
き、したがってゲート電極形成用膜の側面のウエットエ
ッチング量を制御することにより、オフセットゲート領
域を効率的に形成することができ、ひいてはコストダウ
ンを図ることができる。
、ゲート電極形成用膜を形成するためのフォトレジスト
膜をそのままイオン注入マスクとして使用しているので
、イオン注入マスク専用のフォトレジスト膜をパターン
形成したり除去したりする必要がなく、したがってその
分だけ製造工程数を少なくすることができ、またゲート
電極形成用膜の側面をウエットエッチングすることによ
り、チャネル領域よりも幅狭のゲート電極を形成してい
るので、ゲート電極形成用膜の側面のウエットエッチン
グ部分をそのままオフセットゲート領域とすることがで
き、したがってゲート電極形成用膜の側面のウエットエ
ッチング量を制御することにより、オフセットゲート領
域を効率的に形成することができ、ひいてはコストダウ
ンを図ることができる。
【図１】この発明の一実施例における電界効果型トラン
ジスタの製造に際し、絶縁基板の上面にポリシリコン層
を形成した状態の断面図。
ジスタの製造に際し、絶縁基板の上面にポリシリコン層
を形成した状態の断面図。
【図２】同電界効果型トランジスタの製造に際し、ゲー
ト絶縁膜およびゲート電極形成用膜を形成すると共に、
ゲート電極形成用膜を形成するためのフォトレジスト膜
をゲート電極形成用膜上に残してこれらの膜をマスクと
してイオンを注入した状態の断面図。
ト絶縁膜およびゲート電極形成用膜を形成すると共に、
ゲート電極形成用膜を形成するためのフォトレジスト膜
をゲート電極形成用膜上に残してこれらの膜をマスクと
してイオンを注入した状態の断面図。
【図３】同電界効果型トランジスタの製造に際し、フォ
トレジスト膜を残したままでウエットエッチングするこ
とによりゲート電極を形成した状態の断面図。
トレジスト膜を残したままでウエットエッチングするこ
とによりゲート電極を形成した状態の断面図。
【図４】同電界効果型トランジスタの製造に際し、フォ
トレジスト膜を除去した状態の断面図。
トレジスト膜を除去した状態の断面図。
【図５】同電界効果型トランジスタの製造に際し、層間
絶縁膜、コンタクトホールおよびソース・ドレイン電極
を形成した状態の断面図。
絶縁膜、コンタクトホールおよびソース・ドレイン電極
を形成した状態の断面図。
【符号の説明】
１ 絶縁基板
２ ポリシリコン層（半導体層）
２ａ チャネル領域
２ｂ ソース・ドレイン領域
２ｃ オフセットゲート領域
３ ゲート絶縁膜
４ ゲート電極形成用膜
５ フォトレジスト膜
６ ゲート電極
Claims (1)
- 【請求項１】 半導体層上にゲート絶縁膜を形成し、
前記半導体層のチャネル領域に対応する部分の前記ゲー
ト絶縁膜上にゲート電極形成用膜を形成すると共に、前
記ゲート電極形成用膜を形成するためのフォトレジスト
膜を前記ゲート電極形成用膜上に残し、前記フォトレジ
スト膜および前記ゲート電極形成用膜をマスクとしてイ
オン注入を行うことにより、前記ゲート電極形成用膜お
よび前記フォトレジスト膜の両側における前記半導体層
にソース・ドレイン領域を形成し、前記ゲート電極形成
用膜の側面をウエットエッチングすることにより、前記
半導体層のチャネル領域よりも幅狭のゲート電極を形成
し、この後前記フォトレジスト膜を除去することを特徴
とする電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16244591A JPH04360581A (ja) | 1991-06-07 | 1991-06-07 | 電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16244591A JPH04360581A (ja) | 1991-06-07 | 1991-06-07 | 電界効果型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04360581A true JPH04360581A (ja) | 1992-12-14 |
Family
ID=15754751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16244591A Pending JPH04360581A (ja) | 1991-06-07 | 1991-06-07 | 電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04360581A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216156A (ja) * | 1993-01-18 | 1994-08-05 | Semiconductor Energy Lab Co Ltd | Ｍｉｓ型半導体装置とその作製方法 |
| US5439837A (en) * | 1993-12-20 | 1995-08-08 | Sharp Kabushiki Kaisha | Method of fabricating a thin-film transistor having an offset gate structure |
| JPH11354797A (ja) * | 1999-06-02 | 1999-12-24 | Semiconductor Energy Lab Co Ltd | Ｍｉｓ型半導体装置とその作製方法 |
| JP2000004025A (ja) * | 1999-06-02 | 2000-01-07 | Semiconductor Energy Lab Co Ltd | Ｍｉｓ型半導体装置とその作製方法 |
| JP2000004026A (ja) * | 1999-06-02 | 2000-01-07 | Semiconductor Energy Lab Co Ltd | Ｍｉｓ型半導体装置の作製方法 |
| US6417543B1 (en) | 1993-01-18 | 2002-07-09 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device with sloped gate, source, and drain regions |
| JP2003530693A (ja) * | 2000-04-07 | 2003-10-14 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 薄膜フィルムトランジスタを具えた電子デバイスの製造方法 |
| KR100652216B1 (ko) * | 2003-06-27 | 2006-11-30 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘 액정표시소자 제조 방법 |
-
1991
- 1991-06-07 JP JP16244591A patent/JPH04360581A/ja active Pending
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