JPH0260131A - 電界効果半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電界効果半導体装置の製造方法に関する。

〔従来の技術〕

電界効果半導体装置のひとつに、第２図（ｆ）に示すＡ
ＩｌゲートＭＯ３）ランジスタがある。このトランジス
タでは、Ｐ型半導体基板４０の表面（−側）部分にソー
ス領域４３とドレイン領域４３′用のＮ型（逆導電型）
不純物領域が設けられ、これらソース領域４３とドレイ
ン領域４３′の両領域間がチャネル形成領域ＣＨになっ
ている。そして、このチャネル形成領域ＣＨの上方には
、ゲート電極Ｇが設けられている。このゲート電極Ｇは
、チャネル形成領域ＣＨの上にある絶縁膜（ゲート酸化
膜）４４を介して設けられており、そのために、このト
ランジスタはＭＯ３構造となっている。そして、ゲート
電極Ｇは、ソース電極Ｓとドレイン電極りとともにＡｌ
　　（アルミニウム）薄層で作られている。

このＡ１ゲートＭＯＳ）ランジスタは、従来、以下のよ
うにして製造される。

まず、第２図（ａ）にみるように、Ｐ型シリコン半導体
基板４０表面に熱酸化処理による酸化膜（ＳｉＯ，膜）
４１を形成する。酸化膜４１の厚みは、通常、５０００
〜８０００人程度である。

ついで、酸化膜４１におけるソース領域およびドレイン
領域を作る個所以外の部分を覆うホトレジストマスク（
図示省略）を形成し、エツチング処理して、ソース・ド
レイン領域を作る個所の酸化膜を選択的に除去する。そ
うすると、第２図（ｂ）にみるように、残された酸化膜
４１′の間に窓４２が形成される。この窓４２からリン
（ソース・ドレイン領域形成のための不純物）をイオン
注入（供給）し、ついで熱処理すると、第２図（Ｃ）に
みるように、ソース領域４３およびドレイン領域４３′
たるＮ型不純物領域が形成されると同時に酸化膜４１″
が窓４２のところに形成される。これらソース領域４３
とドレイン領域４３′の間がチャネル形成領域ＣＨとな
る。

つぎに、酸化膜４１′のうちチャネル形成領域ＣＨＯ上
にある部分を、ホトレジストマスクを使って、−旦除去
する。そして、熱酸化処理により、第２図（ｄ）にみる
ように、薄いゲート酸化膜４４を改めて形成する。

ゲート酸化膜４４形成後、再び、ホトレジストマスク（
図示省略）を形成して選択エツチング処理し、第２図（
１１１）にみるように、ソース領域４３およびドレイン
領域４３′の上にある酸化膜４１“に電極コンタクト用
の窓４５をあける。続いて、全面にＡ１を蒸着し、ホト
レジストマスク（図示省略）を使って選択エツチング処
理し、第２図（ｆ）にみるように、ソース電極Ｓ、ドレ
イン電極りおよびゲート電極Ｇを形成し、トランジスタ
を完成させる。

〔発明が解決しようとする課題〕

上記のＡ！ゲートＭＯ３）ランジスタは製造が容易で、
ＩＣ（集積回路）中にも既に使われている。集積回路等
に用いる場合、チャネル長さｌをなるべく短くし素子必
要面積を小さくすれば、集積度を上げることができる。

集積度をよくするためには、チャネル長さｌをサブミク
ロンレベルにもっていきたいところである。

しかしながら、チャネル長さｌが短い場合、電気的特性
が所定の特性になり難い。電気的特性に大きな影響を与
えるチャネル長さｌの寸法精度が悪いのである。これは
、第２図（ｂ）における酸化膜４１′の長さくマスク幅
）β′の寸法精度が出ないためである。酸化膜４１の選
択エツチングの際に使うホトレジストマスクの寸法変動
やエツチング処理の変動が大きく影響して、酸化膜４１
′の長さβ′の寸法精度が出ないのである。

この発明は、上記事情に鑑み、チャネル長さが短くても
、チャネル長さの寸法精度が十分であって、所定の電気
的特性を有する電界効果半導体装置を製造できる方法を
提供することを課題とする〔課題を解決するための手段
〕 前記課題を解決するため、この発明にかかる電界効果半
導体装置の製造方法では、半導体基板におけるチャネル
形成領域となる部分をマスクで覆っておいてソース領域
およびドレイン領域となる逆導電型不純物領域形成のた
めの不純物を供給するにあたり、前記マスクとして、サ
イドウオールを用いるようにしている。

〔作　　　用〕

マスクがサイドウオールからなる場合、後はど詳しく説
明するが、エツチング処理の変動がマスク幅の寸法精度
に与える影響が半減し、しかも、ホトレジストマスクの
変動が、事実上、マスク幅の寸法に影響しなくなる。そ
のため、チャネル長さが短くなったとしても、マスク幅
の寸法精度が向上し、その結果、チャネル長さの寸法精
度が良くなるのである。

〔実　施　例〕

以下、この発明の製造方法を、その−例をあられす図面
を参照しながら詳しく説明する。

第１図ｔａ＞〜（１）は、この発明の製造方法により、
ＡＩゲートＭＯＳトランジスタを作るときの様子を順を
追ってあられす。

まず、第１図（ａ）にみるように、Ｐ型シリコン半導体
基板１表面に熱酸化処理による酸化膜（ＳｉＯｘ膜）２
を形成する。酸化膜２は、例えば、５０００〜８０００
人といった厚い膜であるが、この厚み範囲に限らないこ
とはいうまでもない。ついで、所定のパターンのホトレ
ジストマスク（図示省略）を酸化膜２の上に形成し、エ
ツチング処理し、レジストで覆われなかった部分の酸化
膜を選択除去する。レジストで覆われた部分は、エツチ
ングされないため、第１図（ｂ）にみるように、酸化膜
２′として残っている。選択エツチング処理後、酸化膜
が除去された部分３に、第１図（ｂ）にみるように、薄
い（５０〜２００人程度の厚み）酸化膜２“を改めて形
成し、その後、第１図（Ｃ）にみるように、シリコン窒
化膜（あるいはポリシリコン膜）４を全面に成長させる
。

なお、後の説明においても明ら°かになるが、中央の酸
化膜２′の両端が、それぞれ、ソース領域の端の位置に
あたることになる。

この後、−旦形成したシリコン窒化膜４を反応性イオン
エツチングによりエツチングする。シリコン窒化膜４は
、酸化膜２′側面部分において厚みＨが他の部分の厚み
ｈよりも大きいため、第１図（ｄ）にみるように、酸化
膜２′側面部分にシリコン窒化膜４が局部的に残り、こ
れが、サイドウオール１４・・・になる。

サイドウオール１４とは、このように、所定厚みの段差
がある表面に膜付けを行い、その後、この膜を除去する
処理を行い、段差の側面に局部的に残る膜部分を指すの
である。

続いて、第１図（ｅ）にみるように、サイドウオール１
４・・・のうち、後述のイオン注入の際のマスクとなら
ない両端のサイドウオール１４をウェットエツチングに
より除去するとともに、ソース領域およびドレイン領域
を形成する個所の上に位置する酸化膜２′、２＃をホト
レジストマスクを使って、選択的に除去し、窓５．５′
をあける。窓５はソース領域形成個所にあたり、窓５′
はソース領域形成個所にあたる。したがって、これら側
窓５．５′の間は、チャネル形成領域にあたることにな
る。そのため、ここを覆うサイドウオール１４は、チャ
ネル形成領域となる部分を覆うマスクとなる。

窓５．５′をあけた後、これらの窓５．５′からリン（
ソース・ドレイン領域形成のための不純物）をイオン注
入（供給）し、ついで熱処理すると、第１図（ｆ）にみ
るように、ソース領域６およびドレイン領域６′たるＮ
型不純物領域が形成されると同時に酸化膜１２が窓５．
５′のところに形成される。勿論、ソース領域６とドレ
イン領域６′の間がチャネル形成領域ＣＨである。

つぎに、酸化膜１２のうちチャネル形成領域ＣＨＯ上に
ある部分を、ホトレジストマスクを使って、−旦除去す
る。そして、熱酸化処理により、第１図１ｇ）にみるよ
うに、薄いゲート酸化膜１３を改めて形成する。

ゲート酸化膜１３形成後、ホトレジストマスク（図示省
略）を形成して選択エツチング処理し、第１図（ｈ）に
みるように、ソース領域６およびドレイン領域６′の上
にある酸化膜１２に電極コンタクト用の窓２０．２０′
をあける。続いて、全面にＡｆを蒸着し、ホトレジスト
マスク（図示省略）を使って選択エツチング処理し、第
１図（１）にみるように、ソース電極Ｓ１ドレイン電極
りおよびゲート電極Ｇを形成し、トランジスタを完成さ
せる。

この発明では、チャネル形成領域となる部分を覆うマス
クとして、上にみたように作られるサイドウオール１４
が用いられている。

サイドウオール１４の長さ（幅）の精度は、厚い酸化膜
２′の膜厚ｔとサイドウオール形成用シリコン窒化膜４
の膜厚ｔ′のそれぞれの変動Δｔ、Δｔ′およびエツチ
ング（サイドエッチ）の変動の影響を受ける。

サイドウオール１４は、その形成のためのエツチング工
程において、酸化膜２′側面に接する側は全くエツチン
グされず、他方の側がエツチングされるだけである。し
たがって、サイドエツチングの影響は、従来と異なり、
片側だけに関係する。そのため、エツチング処理の変動
によるマスク幅の寸法精度への影響が半減する。

パターンニングの寸法変動（Δδ）の影響がない代わり
に、膜厚ｔと膜厚ｔ′それぞれの変動Δｔ、Δｔ′の影
響があるのであるが、変動Δｔ、Δｔ′がマスク幅の寸
法精度に与える影響は、非常に小さい。これは、Δｔ、
Δｔ′がΔδに比べて十分に小さいからである。

サイドウオール１４の幅、すなわち、マスク幅は、もち
ろん、膜厚ｔ、ｔ’を適当に調節することによって変え
ることができる。サイドウオール１４の幅は、膜厚ｔ、
ｔ’程度のオーダーであるから非常に短くすることも簡
単にできる。

また、上記実施例では、サイドウオール１４はドレイン
側に向かうにつれて薄くなっている。そのため、不純物
はドレイン端部近傍においてドレイン側からサイドウオ
ール１４側に向かうにつれ薄くなる濃度勾配がつく。つ
まり、ドレイン領域端部６ａでは不純物の濃度勾配がつ
くことになる。これは、Ｌ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ
−Ｄｏｐｅｄ　Ｄｒａｉｎ）構造であり、電界が緩和さ
れ、いわゆるホットキャリヤによる特性劣化防止対策が
なされていることになる。

上記実施例における薄い酸化膜２＃は、半導体基板とシ
リコン窒化股間の緩衝材の働きや半導体基板表面保護の
働きをさせるためのものである。

ただ、この酸化膜２＃は余り厚くない方がよい。

薄い場合には、後のエツチング工程でもサイドエッチを
受けないが、厚い場合、サイドエッチされ上のサイドウ
オールが剥離等する恐れがあるからである。

この発明は上記実施例に限らない。サイドウオールがシ
リコン窒化膜やポリシリコン膜（多結晶シリコン）以外
の膜で作られたものを使うようにしてもよい。半導体装
置の種類が、Ａｊ２ゲートＭＯＳトランジスタ以外の電
界効果半導体装置であってもよい。

上記実施例では、サイドウオールの垂直面側がソース領
域の端に位置していたが、逆に、サイドウオールの垂直
面側がドレイン領域の端に位置し、サイドウオールの傾
斜方向が図面とは逆向きになっているようであってもよ
い。

〔発明の効果〕

以上述べたように、この発明にかかる製造方法では、チ
ャネル形成領域を覆うマスクは幅が短くても寸法精度が
よいので、寸法精度良く形成された短チャネル長の電界
効果半導体装置が製造できる。そのため、所定の電気的
特性を−７４−ｔｃることができたり、集積度を上げた
りすることができる。

【図面の簡単な説明】

第１図（ａｌ〜（ｉ）は、この発明にかかる製造方法に
より、／ｌゲート電極ＭＯＳトランジスタを製造すると
きの様子を順を追ってあられす模式的断面図、第２図（
ａ）〜（ｆ）は、ＡＮゲート電極ＭＯ３）ランジスタを
従来の方法により製造するときの様子を順を追ってあら
れす模式的断面図である。 １・・・半導体基板　　６・・・ソース領域　　６′・
・・ドレイン領域　　１４・・・サイドウオール　　Ｃ
Ｈ・・・チャネル形成領域　　Ｇ・・・ゲート電極代理
人　弁理士　　松　本　武　彦

Claims (1)

【特許請求の範囲】
1. １　半導体基板の一側部分にソース領域とドレイン領域
   用の逆導電型不純物領域が設けられているとともに、こ
   れらソース・ドレイン両領域間がチャネル形成領域にな
   っていて、同チャネル形成領域の上方にゲート電極が設
   けられている電界効果半導体装置の製造方法において、
   前記半導体基板におけるチャネル形成領域となる部分を
   マスクで覆っておいて前記逆導電型不純物領域形成のた
   めの不純物を供給するにあたり、前記マスクとして、サ
   イドウォールを用いるようにすることを特徴とする電界
   効果半導体装置の製造方法。