JP2859332B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2859332B2 JP2859332B2 JP1321514A JP32151489A JP2859332B2 JP 2859332 B2 JP2859332 B2 JP 2859332B2 JP 1321514 A JP1321514 A JP 1321514A JP 32151489 A JP32151489 A JP 32151489A JP 2859332 B2 JP2859332 B2 JP 2859332B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- mask material
- region
- mask
- polysilicon layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Formation Of Insulating Films (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置の製造方法に関し、特に半導体
基板に形成される酸化膜の製造方法に関する。
基板に形成される酸化膜の製造方法に関する。
（従来の技術） ICで２種類の内部電源を用いる場合、精度のよい２種
類の膜厚のゲート酸化膜をもつMOSトランジスタを製造
しなければならない。このようなMOSトランジスタの製
造方法は、従来、厚さの異なった酸化膜を同一半導体基
板上に形成するために、イオン打ち込み法を用いてい
た。以下、第２図を参照して従来技術による半導体装置
の製造方法について説明する。
類の膜厚のゲート酸化膜をもつMOSトランジスタを製造
しなければならない。このようなMOSトランジスタの製
造方法は、従来、厚さの異なった酸化膜を同一半導体基
板上に形成するために、イオン打ち込み法を用いてい
た。以下、第２図を参照して従来技術による半導体装置
の製造方法について説明する。
まず、選択酸化法でシリコン基板21上にフィールド酸
化膜22を形成する。その後、シリコン基板21上にゲート
酸化膜23を形成する（第２図（ａ））。
化膜22を形成する。その後、シリコン基板21上にゲート
酸化膜23を形成する（第２図（ａ））。
次に、フォトリソグラフィー法で形成したレジストパ
ターン24をマスクとして、イオン打ち込み法により酸素
25をシリコン基板21内に選択的に導入する（第２図
（ｂ））。
ターン24をマスクとして、イオン打ち込み法により酸素
25をシリコン基板21内に選択的に導入する（第２図
（ｂ））。
続いて、第２図（ａ）で形成したゲート酸化膜23をウ
ェット法でエッチングする（第２図（ｃ））。
ェット法でエッチングする（第２図（ｃ））。
さらに、熱酸化法でシリコン基板21上に第１の膜厚の
酸化膜26、第２の膜厚の酸化膜26′を形成する（第２図
（ｄ））。
酸化膜26、第２の膜厚の酸化膜26′を形成する（第２図
（ｄ））。
最後に、CVD法により酸化膜26,26′にポリシリコン層
27を堆積させる（第２図（ｅ））。
27を堆積させる（第２図（ｅ））。
この方法をとると、酸素を導入した領域には、酸化種
が多量に存在するため、導入していない領域よりも厚い
酸化膜が形成される。
が多量に存在するため、導入していない領域よりも厚い
酸化膜が形成される。
しかし、酸素イオン打ち込みによる酸化の方法をとる
ため、酸化膜26′の膜質の低下を招く。特に、この酸化
膜26′をゲート酸化膜としたMOS型トランジスタを形成
した時、イオン打ち込みによるシリコン基板へのダメー
ジの影響のため、ゲートリーク電流が大きくなる。ま
た、この方法をとると、酸素を導入した領域の酸化速度
が速く、かつ、二つの酸化膜26,26′を同時に形成する
ため、厚さの精度の必要な酸化膜の膜厚の制御が難しい
という欠点があった。
ため、酸化膜26′の膜質の低下を招く。特に、この酸化
膜26′をゲート酸化膜としたMOS型トランジスタを形成
した時、イオン打ち込みによるシリコン基板へのダメー
ジの影響のため、ゲートリーク電流が大きくなる。ま
た、この方法をとると、酸素を導入した領域の酸化速度
が速く、かつ、二つの酸化膜26,26′を同時に形成する
ため、厚さの精度の必要な酸化膜の膜厚の制御が難しい
という欠点があった。
（発明が解決しようとする課題） このように、酸素イオン打ち込み法による酸化膜形成
のため、半導体基板がダメージを受け酸化膜の膜質の低
下を招き、また、形成の時膜厚の制御が難しいという問
題があった。
のため、半導体基板がダメージを受け酸化膜の膜質の低
下を招き、また、形成の時膜厚の制御が難しいという問
題があった。
本発明は、以上の点に鑑に、半導体基板にダメージを
与えることなく、同一基板上に厚さの異なる良質な酸化
膜を制御性よく形成することを目的とする半導体装置の
製造方法を提供することにある。
与えることなく、同一基板上に厚さの異なる良質な酸化
膜を制御性よく形成することを目的とする半導体装置の
製造方法を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明による半導体装置の製造方法は、半導体基板上
に第１の領域と第２の領域とを形成する工程と、前記第
１の領域上と前記第２の領域上とに熱酸化により第１の
酸化膜を形成する工程と、前記第１の酸化膜上に第１の
マスク材を形成する工程と、前記第１のマスク材をパタ
ーニングし前記第２の領域上のマスク材を除去する工程
と、前記第１の酸化膜をエッチングし前記第２の領域上
の酸化膜を除去する工程と、前記第２の領域上と前記第
１のマスク材上とに熱酸化により第２の酸化膜を形成す
る工程と、前記第２の酸化膜上に第２のマスク材を形成
する工程と、前記第２のマスク材をパターニングし、前
記第１の領域の前記第２の酸化膜上の前記第２のマスク
材を除去する工程と、前記第１のマスク材上の前記第２
の酸化膜をエッチングする工程とを備えたことを特徴と
する。
に第１の領域と第２の領域とを形成する工程と、前記第
１の領域上と前記第２の領域上とに熱酸化により第１の
酸化膜を形成する工程と、前記第１の酸化膜上に第１の
マスク材を形成する工程と、前記第１のマスク材をパタ
ーニングし前記第２の領域上のマスク材を除去する工程
と、前記第１の酸化膜をエッチングし前記第２の領域上
の酸化膜を除去する工程と、前記第２の領域上と前記第
１のマスク材上とに熱酸化により第２の酸化膜を形成す
る工程と、前記第２の酸化膜上に第２のマスク材を形成
する工程と、前記第２のマスク材をパターニングし、前
記第１の領域の前記第２の酸化膜上の前記第２のマスク
材を除去する工程と、前記第１のマスク材上の前記第２
の酸化膜をエッチングする工程とを備えたことを特徴と
する。
（作用） この製造方法では、第１の酸化膜上にパターニングさ
れた第１のマスク材と、第２の酸化膜上にパターニング
された第２のマスク材とが、酸化膜のマスクとして作用
し、同一半導体基板上に厚さの異なる酸化膜を形成す
る。
れた第１のマスク材と、第２の酸化膜上にパターニング
された第２のマスク材とが、酸化膜のマスクとして作用
し、同一半導体基板上に厚さの異なる酸化膜を形成す
る。
（実施例） 以下、本発明の実施例を第１図を参照して説明する。
第１図は、本発明に係わる半導体装置の製造方法を工
程順に示した断面図である。
程順に示した断面図である。
Ｐタイプのシリコン基板11上に選択酸化法でフィール
ド酸化膜12を形成する。その後、シリコン基板11上に膜
厚200Åのシリコン酸化膜13を形成する（第１図
（ａ））。
ド酸化膜12を形成する。その後、シリコン基板11上に膜
厚200Åのシリコン酸化膜13を形成する（第１図
（ａ））。
次にウェット法でシリコン酸化膜13をエッチングす
る。その後900℃,10％のHClを含む酸素雰囲気中で45分
かけて、膜厚200Åの第１のシリコン酸化膜14−a,14−
ｂを形成する。そして、CVD法により、膜厚500Åの第１
のポリシリコン層15を堆積する（第１図（ｂ））。
る。その後900℃,10％のHClを含む酸素雰囲気中で45分
かけて、膜厚200Åの第１のシリコン酸化膜14−a,14−
ｂを形成する。そして、CVD法により、膜厚500Åの第１
のポリシリコン層15を堆積する（第１図（ｂ））。
次に、フォトリソグラフィー法で形成したレジストパ
ターン16をマスクとして、反応性エッチング法（RIE
（リアクティブイオンエッチング）を除く）で第１のポ
リシリコン層15をパターニングし、ポリシリコン層15′
を形成する。その後、ウェット法で第１の膜厚のシリコ
ン酸化膜14−ｂをエッチングする（第１図（ｃ））。
ターン16をマスクとして、反応性エッチング法（RIE
（リアクティブイオンエッチング）を除く）で第１のポ
リシリコン層15をパターニングし、ポリシリコン層15′
を形成する。その後、ウェット法で第１の膜厚のシリコ
ン酸化膜14−ｂをエッチングする（第１図（ｃ））。
その後、レジストパターン16を除去後、第１のポリシ
リコン層15′上とシリコン基板11上とに900℃,10％のHC
lを含む酸素雰囲気中で45分かけて、膜厚200Åのシリコ
ン酸化膜17を形成する（第１図（ｄ））。
リコン層15′上とシリコン基板11上とに900℃,10％のHC
lを含む酸素雰囲気中で45分かけて、膜厚200Åのシリコ
ン酸化膜17を形成する（第１図（ｄ））。
次に、ウェット法でシリコン酸化膜17をエッチングす
る。その後900℃,10％のHClを含む酸素雰囲気中200分か
けて膜厚400Åの第２のシリコン酸化膜18−a,18−ｂを
形成する。次に、CVD法により膜厚500Åの第２のポリシ
リコン層19を堆積する（第１図（ｅ））。
る。その後900℃,10％のHClを含む酸素雰囲気中200分か
けて膜厚400Åの第２のシリコン酸化膜18−a,18−ｂを
形成する。次に、CVD法により膜厚500Åの第２のポリシ
リコン層19を堆積する（第１図（ｅ））。
次に、フォトリソグラフィー法で形成したレジストパ
ターン100をマスクとして、反応性エッチング法で第２
のポリシリコン層19をパターニングし、ポリシリコン層
19′を形成する。その後、ウェット法で第１のポリシリ
コン層15′上の第２の膜厚のシリコン酸化膜18−ａをエ
ッチングする（第１図（ｆ））。
ターン100をマスクとして、反応性エッチング法で第２
のポリシリコン層19をパターニングし、ポリシリコン層
19′を形成する。その後、ウェット法で第１のポリシリ
コン層15′上の第２の膜厚のシリコン酸化膜18−ａをエ
ッチングする（第１図（ｆ））。
次に、レジストパターン100を除去後、第１のポリシ
リコン層15′上と第２のポリシリコン層19′上とにCVD
法で膜厚3500Åの第３のポリシリコン層101を堆積する
（第１図（ｇ））。
リコン層15′上と第２のポリシリコン層19′上とにCVD
法で膜厚3500Åの第３のポリシリコン層101を堆積する
（第１図（ｇ））。
次に、フォトリソグラフィー法で第１のポリシリコン
層15′，第２のポリシリコン層19′，第３のポリシリコ
ン層101をRIEでパターンニングし、ポリシリコン層1
5″,19″,101′を形成する。つづいて、イオン打ち込み
法によりAS+を打ち込み、その後NMOSソースN+拡散層102
−a,NMOSドレインN+拡散層102−ｂを形成する（第１図
（ｈ））。
層15′，第２のポリシリコン層19′，第３のポリシリコ
ン層101をRIEでパターンニングし、ポリシリコン層1
5″,19″,101′を形成する。つづいて、イオン打ち込み
法によりAS+を打ち込み、その後NMOSソースN+拡散層102
−a,NMOSドレインN+拡散層102−ｂを形成する（第１図
（ｈ））。
次に、層間絶縁膜103を堆積する（第１図（ｉ））。
そして、電極取り出しのために開孔し、NMOSソース電
極104−a,NMOSドレイン電極104−ｂを形成し、さらに絶
縁保護膜105を堆積し、膜厚の異なるゲート酸化膜をも
つNMOSトランジスタが得られる。
極104−a,NMOSドレイン電極104−ｂを形成し、さらに絶
縁保護膜105を堆積し、膜厚の異なるゲート酸化膜をも
つNMOSトランジスタが得られる。
本実施例によれば、従来のようにシリコン基板11上の
２つの領域の一方に酸素をイオン打ち込み法により選択
的に導入することなしに、厚さの異なるシリコン酸化膜
14−a,18−ｂをシリコン基板11上に形成するため、シリ
コン基板11にダメージを与えることなく、良質な酸化膜
が得られる。
２つの領域の一方に酸素をイオン打ち込み法により選択
的に導入することなしに、厚さの異なるシリコン酸化膜
14−a,18−ｂをシリコン基板11上に形成するため、シリ
コン基板11にダメージを与えることなく、良質な酸化膜
が得られる。
また、本実施例によれば900℃,10％のHClを含む酸素
雰囲気中で、厚さの異なるシリコン酸化膜14−ａを形成
後、ポリシリコン層15′をマスクとして用いシリコン酸
化膜18−ｂを形成するため、厚さの異なる酸化膜の膜厚
を精度よく制御できる。
雰囲気中で、厚さの異なるシリコン酸化膜14−ａを形成
後、ポリシリコン層15′をマスクとして用いシリコン酸
化膜18−ｂを形成するため、厚さの異なる酸化膜の膜厚
を精度よく制御できる。
なお、この方法はホットキャリアの対策のための内部
電源２種類化（例えば3.3V,5V）に伴う、精度のよい２
種類の膜厚のゲート酸化膜をもつMOSトランジスタを製
造しなければならない場合等に適用できる。
電源２種類化（例えば3.3V,5V）に伴う、精度のよい２
種類の膜厚のゲート酸化膜をもつMOSトランジスタを製
造しなければならない場合等に適用できる。
上記実施例では、第１の膜厚のシリコン酸化膜14−a,
第２の膜厚のシリコン酸化膜18−ｂを形成したが、さら
に第3,第４の膜厚のシリコン酸化膜を形成するには、第
１図（ｆ）のレジストパターン100を除去後第１図
（ｄ）〜（ｆ）の工程を繰り返し返し行えばよい。ま
た、上記実施例では、シリコン酸化膜13,17を良質なシ
リコン酸化膜を得るため、ダミーの酸化膜として形成し
たが、この形成を省略することもできる。
第２の膜厚のシリコン酸化膜18−ｂを形成したが、さら
に第3,第４の膜厚のシリコン酸化膜を形成するには、第
１図（ｆ）のレジストパターン100を除去後第１図
（ｄ）〜（ｆ）の工程を繰り返し返し行えばよい。ま
た、上記実施例では、シリコン酸化膜13,17を良質なシ
リコン酸化膜を得るため、ダミーの酸化膜として形成し
たが、この形成を省略することもできる。
［発明の効果］ 以上の結果から、本発明の製造方法を用いることによ
って、同一半導体基板上に異なった膜厚の酸化膜を形成
する場合に、半導体基板へのダメージをなくし、良質な
酸化膜を得ることができ、かつ膜厚の制御性も向上する
ことができる。
って、同一半導体基板上に異なった膜厚の酸化膜を形成
する場合に、半導体基板へのダメージをなくし、良質な
酸化膜を得ることができ、かつ膜厚の制御性も向上する
ことができる。
第１図は本発明の実施例に係わる半導体装置の製造方法
を工程順に示した断面図、第２図は従来技術による半導
体基板上に酸化膜を形成する工程を順に示した断面図で
ある。 11,21……シリコン基板， 14,18,23,26……酸化膜， 12,22……フィールド酸化膜， 15,19,27……ポリシリコン層， 16,100,24……フォトレジスト。
を工程順に示した断面図、第２図は従来技術による半導
体基板上に酸化膜を形成する工程を順に示した断面図で
ある。 11,21……シリコン基板， 14,18,23,26……酸化膜， 12,22……フィールド酸化膜， 15,19,27……ポリシリコン層， 16,100,24……フォトレジスト。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−89457（ＪＰ，Ａ) 特開 昭53−115173（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/092
Claims (4)
- 【請求項１】半導体基板上の第１の領域上と第２の領域
上とに第１の酸化膜を形成する工程と、前記第１の酸化
膜上に第１のマスク材を形成する工程と、前記第１のマ
スク材をケミカルドライエッチングまたはウエットエッ
チングでパターンニングし前記第２の領域上のマスク材
を除去する工程と、前記第１の領域上の前記第１のマス
ク材をマスクとして前記第１の酸化膜をエッチングし前
記第２の領域上の酸化膜を除去する工程と、前記第２の
領域上と前記第１のマスク材上とに第２の酸化膜を形成
する工程と、前記第２の酸化膜上に第２のマスク材を形
成する工程と、前記第２のマスク材をパターニングし前
記第１の領域の前記第２の酸化膜上の前記第２のマスク
材を除去する工程と、前記第２の領域上の第２のマスク
材をマスクとして前記第１のマスク材上の前記第２の酸
化膜をエッチングする工程とを備えたことを特徴とする
半導体装置の製造方法。 - 【請求項２】第１の酸化膜および第２の酸化膜が熱酸化
によって形成されることを特徴とする請求項（１）記載
の半導体装置の製造方法。 - 【請求項３】マスク材が導電体であることを特徴とする
請求項（１）記載の半導体装置の製造方法。 - 【請求項４】導電体がポリシリコンであることを特徴と
する請求項（３）記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1321514A JP2859332B2 (ja) | 1989-12-13 | 1989-12-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1321514A JP2859332B2 (ja) | 1989-12-13 | 1989-12-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03184368A JPH03184368A (ja) | 1991-08-12 |
| JP2859332B2 true JP2859332B2 (ja) | 1999-02-17 |
Family
ID=18133419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1321514A Expired - Fee Related JP2859332B2 (ja) | 1989-12-13 | 1989-12-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2859332B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6184083B1 (en) | 1997-06-30 | 2001-02-06 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2000332125A (ja) | 1999-05-18 | 2000-11-30 | Nec Corp | 半導体装置及びその製造方法 |
| JP2003069024A (ja) * | 2001-08-22 | 2003-03-07 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| US6897095B1 (en) * | 2004-05-12 | 2005-05-24 | Freescale Semiconductor, Inc. | Semiconductor process and integrated circuit having dual metal oxide gate dielectric with single metal gate electrode |
| JP4685572B2 (ja) * | 2005-09-26 | 2011-05-18 | 東芝三菱電機産業システム株式会社 | 金属加工材の材質測定装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53115173A (en) * | 1977-03-18 | 1978-10-07 | Hitachi Ltd | Production of semiconductor device |
| JP2602848B2 (ja) * | 1987-09-30 | 1997-04-23 | 株式会社東芝 | 半導体装置の製造方法 |
-
1989
- 1989-12-13 JP JP1321514A patent/JP2859332B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03184368A (ja) | 1991-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2859332B2 (ja) | 半導体装置の製造方法 | |
| JPH02219253A (ja) | 半導体集積回路装置の製造方法 | |
| JPS63219152A (ja) | Ｍｏｓ集積回路の製造方法 | |
| JPS63205944A (ja) | Ｍｏｓ集積回路の製造方法 | |
| JPH04297063A (ja) | 半導体装置の製造方法 | |
| JP3436315B2 (ja) | Ｍｏｎｏｓ型半導体不揮発性記憶装置の製造方法及び、半導体装置の製造方法 | |
| JPS5917865B2 (ja) | ハンドウタイソウチノセイゾウホウホウ | |
| US6630405B1 (en) | Method of gate patterning for sub-0.1 μm technology | |
| JPS63202055A (ja) | 半導体装置の製造方法 | |
| JPH0316150A (ja) | 半導体素子の製造方法 | |
| KR0184937B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| JPS6331097B2 (ja) | ||
| JPS62131538A (ja) | 半導体装置の製造方法 | |
| KR0124637B1 (ko) | 반도체소자의 격리막 형성방법 | |
| JPH03125479A (ja) | 不揮発性記憶素子を有する半導体集積回路の製造方法 | |
| JPH06275576A (ja) | 半導体装置の製造方法 | |
| JPH0274042A (ja) | Ｍｉｓ型トランジスタの製造方法 | |
| JPH01300534A (ja) | 半導体装置の製造方法 | |
| JPH0369136A (ja) | 素子分離領域の製造方法 | |
| JPH04338650A (ja) | 半導体装置の製造方法 | |
| JPH01145831A (ja) | 半導体集積回路とその製造方法 | |
| JPH02296340A (ja) | 半導体装置の製造方法 | |
| JPH02192125A (ja) | 縦型ｍｏｓｆｅｔの製造方法 | |
| JPH02156543A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPS60180137A (ja) | 素子分離型集積回路の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |