JP2859332B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2859332B2 JP2859332B2 JP1321514A JP32151489A JP2859332B2 JP 2859332 B2 JP2859332 B2 JP 2859332B2 JP 1321514 A JP1321514 A JP 1321514A JP 32151489 A JP32151489 A JP 32151489A JP 2859332 B2 JP2859332 B2 JP 2859332B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、半導体装置の製造方法に関し、特に半導体
基板に形成される酸化膜の製造方法に関する。
基板に形成される酸化膜の製造方法に関する。
(従来の技術) ICで2種類の内部電源を用いる場合、精度のよい2種
類の膜厚のゲート酸化膜をもつMOSトランジスタを製造
しなければならない。このようなMOSトランジスタの製
造方法は、従来、厚さの異なった酸化膜を同一半導体基
板上に形成するために、イオン打ち込み法を用いてい
た。以下、第2図を参照して従来技術による半導体装置
の製造方法について説明する。
類の膜厚のゲート酸化膜をもつMOSトランジスタを製造
しなければならない。このようなMOSトランジスタの製
造方法は、従来、厚さの異なった酸化膜を同一半導体基
板上に形成するために、イオン打ち込み法を用いてい
た。以下、第2図を参照して従来技術による半導体装置
の製造方法について説明する。
まず、選択酸化法でシリコン基板21上にフィールド酸
化膜22を形成する。その後、シリコン基板21上にゲート
酸化膜23を形成する(第2図(a))。
化膜22を形成する。その後、シリコン基板21上にゲート
酸化膜23を形成する(第2図(a))。
次に、フォトリソグラフィー法で形成したレジストパ
ターン24をマスクとして、イオン打ち込み法により酸素
25をシリコン基板21内に選択的に導入する(第2図
(b))。
ターン24をマスクとして、イオン打ち込み法により酸素
25をシリコン基板21内に選択的に導入する(第2図
(b))。
続いて、第2図(a)で形成したゲート酸化膜23をウ
ェット法でエッチングする(第2図(c))。
ェット法でエッチングする(第2図(c))。
さらに、熱酸化法でシリコン基板21上に第1の膜厚の
酸化膜26、第2の膜厚の酸化膜26′を形成する(第2図
(d))。
酸化膜26、第2の膜厚の酸化膜26′を形成する(第2図
(d))。
最後に、CVD法により酸化膜26,26′にポリシリコン層
27を堆積させる(第2図(e))。
27を堆積させる(第2図(e))。
この方法をとると、酸素を導入した領域には、酸化種
が多量に存在するため、導入していない領域よりも厚い
酸化膜が形成される。
が多量に存在するため、導入していない領域よりも厚い
酸化膜が形成される。
しかし、酸素イオン打ち込みによる酸化の方法をとる
ため、酸化膜26′の膜質の低下を招く。特に、この酸化
膜26′をゲート酸化膜としたMOS型トランジスタを形成
した時、イオン打ち込みによるシリコン基板へのダメー
ジの影響のため、ゲートリーク電流が大きくなる。ま
た、この方法をとると、酸素を導入した領域の酸化速度
が速く、かつ、二つの酸化膜26,26′を同時に形成する
ため、厚さの精度の必要な酸化膜の膜厚の制御が難しい
という欠点があった。
ため、酸化膜26′の膜質の低下を招く。特に、この酸化
膜26′をゲート酸化膜としたMOS型トランジスタを形成
した時、イオン打ち込みによるシリコン基板へのダメー
ジの影響のため、ゲートリーク電流が大きくなる。ま
た、この方法をとると、酸素を導入した領域の酸化速度
が速く、かつ、二つの酸化膜26,26′を同時に形成する
ため、厚さの精度の必要な酸化膜の膜厚の制御が難しい
という欠点があった。
(発明が解決しようとする課題) このように、酸素イオン打ち込み法による酸化膜形成
のため、半導体基板がダメージを受け酸化膜の膜質の低
下を招き、また、形成の時膜厚の制御が難しいという問
題があった。
のため、半導体基板がダメージを受け酸化膜の膜質の低
下を招き、また、形成の時膜厚の制御が難しいという問
題があった。
本発明は、以上の点に鑑に、半導体基板にダメージを
与えることなく、同一基板上に厚さの異なる良質な酸化
膜を制御性よく形成することを目的とする半導体装置の
製造方法を提供することにある。
与えることなく、同一基板上に厚さの異なる良質な酸化
膜を制御性よく形成することを目的とする半導体装置の
製造方法を提供することにある。
[発明の構成] (課題を解決するための手段) 本発明による半導体装置の製造方法は、半導体基板上
に第1の領域と第2の領域とを形成する工程と、前記第
1の領域上と前記第2の領域上とに熱酸化により第1の
酸化膜を形成する工程と、前記第1の酸化膜上に第1の
マスク材を形成する工程と、前記第1のマスク材をパタ
ーニングし前記第2の領域上のマスク材を除去する工程
と、前記第1の酸化膜をエッチングし前記第2の領域上
の酸化膜を除去する工程と、前記第2の領域上と前記第
1のマスク材上とに熱酸化により第2の酸化膜を形成す
る工程と、前記第2の酸化膜上に第2のマスク材を形成
する工程と、前記第2のマスク材をパターニングし、前
記第1の領域の前記第2の酸化膜上の前記第2のマスク
材を除去する工程と、前記第1のマスク材上の前記第2
の酸化膜をエッチングする工程とを備えたことを特徴と
する。
に第1の領域と第2の領域とを形成する工程と、前記第
1の領域上と前記第2の領域上とに熱酸化により第1の
酸化膜を形成する工程と、前記第1の酸化膜上に第1の
マスク材を形成する工程と、前記第1のマスク材をパタ
ーニングし前記第2の領域上のマスク材を除去する工程
と、前記第1の酸化膜をエッチングし前記第2の領域上
の酸化膜を除去する工程と、前記第2の領域上と前記第
1のマスク材上とに熱酸化により第2の酸化膜を形成す
る工程と、前記第2の酸化膜上に第2のマスク材を形成
する工程と、前記第2のマスク材をパターニングし、前
記第1の領域の前記第2の酸化膜上の前記第2のマスク
材を除去する工程と、前記第1のマスク材上の前記第2
の酸化膜をエッチングする工程とを備えたことを特徴と
する。
(作用) この製造方法では、第1の酸化膜上にパターニングさ
れた第1のマスク材と、第2の酸化膜上にパターニング
された第2のマスク材とが、酸化膜のマスクとして作用
し、同一半導体基板上に厚さの異なる酸化膜を形成す
る。
れた第1のマスク材と、第2の酸化膜上にパターニング
された第2のマスク材とが、酸化膜のマスクとして作用
し、同一半導体基板上に厚さの異なる酸化膜を形成す
る。
(実施例) 以下、本発明の実施例を第1図を参照して説明する。
第1図は、本発明に係わる半導体装置の製造方法を工
程順に示した断面図である。
程順に示した断面図である。
Pタイプのシリコン基板11上に選択酸化法でフィール
ド酸化膜12を形成する。その後、シリコン基板11上に膜
厚200Åのシリコン酸化膜13を形成する(第1図
(a))。
ド酸化膜12を形成する。その後、シリコン基板11上に膜
厚200Åのシリコン酸化膜13を形成する(第1図
(a))。
次にウェット法でシリコン酸化膜13をエッチングす
る。その後900℃,10%のHClを含む酸素雰囲気中で45分
かけて、膜厚200Åの第1のシリコン酸化膜14−a,14−
bを形成する。そして、CVD法により、膜厚500Åの第1
のポリシリコン層15を堆積する(第1図(b))。
る。その後900℃,10%のHClを含む酸素雰囲気中で45分
かけて、膜厚200Åの第1のシリコン酸化膜14−a,14−
bを形成する。そして、CVD法により、膜厚500Åの第1
のポリシリコン層15を堆積する(第1図(b))。
次に、フォトリソグラフィー法で形成したレジストパ
ターン16をマスクとして、反応性エッチング法(RIE
(リアクティブイオンエッチング)を除く)で第1のポ
リシリコン層15をパターニングし、ポリシリコン層15′
を形成する。その後、ウェット法で第1の膜厚のシリコ
ン酸化膜14−bをエッチングする(第1図(c))。
ターン16をマスクとして、反応性エッチング法(RIE
(リアクティブイオンエッチング)を除く)で第1のポ
リシリコン層15をパターニングし、ポリシリコン層15′
を形成する。その後、ウェット法で第1の膜厚のシリコ
ン酸化膜14−bをエッチングする(第1図(c))。
その後、レジストパターン16を除去後、第1のポリシ
リコン層15′上とシリコン基板11上とに900℃,10%のHC
lを含む酸素雰囲気中で45分かけて、膜厚200Åのシリコ
ン酸化膜17を形成する(第1図(d))。
リコン層15′上とシリコン基板11上とに900℃,10%のHC
lを含む酸素雰囲気中で45分かけて、膜厚200Åのシリコ
ン酸化膜17を形成する(第1図(d))。
次に、ウェット法でシリコン酸化膜17をエッチングす
る。その後900℃,10%のHClを含む酸素雰囲気中200分か
けて膜厚400Åの第2のシリコン酸化膜18−a,18−bを
形成する。次に、CVD法により膜厚500Åの第2のポリシ
リコン層19を堆積する(第1図(e))。
る。その後900℃,10%のHClを含む酸素雰囲気中200分か
けて膜厚400Åの第2のシリコン酸化膜18−a,18−bを
形成する。次に、CVD法により膜厚500Åの第2のポリシ
リコン層19を堆積する(第1図(e))。
次に、フォトリソグラフィー法で形成したレジストパ
ターン100をマスクとして、反応性エッチング法で第2
のポリシリコン層19をパターニングし、ポリシリコン層
19′を形成する。その後、ウェット法で第1のポリシリ
コン層15′上の第2の膜厚のシリコン酸化膜18−aをエ
ッチングする(第1図(f))。
ターン100をマスクとして、反応性エッチング法で第2
のポリシリコン層19をパターニングし、ポリシリコン層
19′を形成する。その後、ウェット法で第1のポリシリ
コン層15′上の第2の膜厚のシリコン酸化膜18−aをエ
ッチングする(第1図(f))。
次に、レジストパターン100を除去後、第1のポリシ
リコン層15′上と第2のポリシリコン層19′上とにCVD
法で膜厚3500Åの第3のポリシリコン層101を堆積する
(第1図(g))。
リコン層15′上と第2のポリシリコン層19′上とにCVD
法で膜厚3500Åの第3のポリシリコン層101を堆積する
(第1図(g))。
次に、フォトリソグラフィー法で第1のポリシリコン
層15′,第2のポリシリコン層19′,第3のポリシリコ
ン層101をRIEでパターンニングし、ポリシリコン層1
5″,19″,101′を形成する。つづいて、イオン打ち込み
法によりAS+を打ち込み、その後NMOSソースN+拡散層102
−a,NMOSドレインN+拡散層102−bを形成する(第1図
(h))。
層15′,第2のポリシリコン層19′,第3のポリシリコ
ン層101をRIEでパターンニングし、ポリシリコン層1
5″,19″,101′を形成する。つづいて、イオン打ち込み
法によりAS+を打ち込み、その後NMOSソースN+拡散層102
−a,NMOSドレインN+拡散層102−bを形成する(第1図
(h))。
次に、層間絶縁膜103を堆積する(第1図(i))。
そして、電極取り出しのために開孔し、NMOSソース電
極104−a,NMOSドレイン電極104−bを形成し、さらに絶
縁保護膜105を堆積し、膜厚の異なるゲート酸化膜をも
つNMOSトランジスタが得られる。
極104−a,NMOSドレイン電極104−bを形成し、さらに絶
縁保護膜105を堆積し、膜厚の異なるゲート酸化膜をも
つNMOSトランジスタが得られる。
本実施例によれば、従来のようにシリコン基板11上の
2つの領域の一方に酸素をイオン打ち込み法により選択
的に導入することなしに、厚さの異なるシリコン酸化膜
14−a,18−bをシリコン基板11上に形成するため、シリ
コン基板11にダメージを与えることなく、良質な酸化膜
が得られる。
2つの領域の一方に酸素をイオン打ち込み法により選択
的に導入することなしに、厚さの異なるシリコン酸化膜
14−a,18−bをシリコン基板11上に形成するため、シリ
コン基板11にダメージを与えることなく、良質な酸化膜
が得られる。
また、本実施例によれば900℃,10%のHClを含む酸素
雰囲気中で、厚さの異なるシリコン酸化膜14−aを形成
後、ポリシリコン層15′をマスクとして用いシリコン酸
化膜18−bを形成するため、厚さの異なる酸化膜の膜厚
を精度よく制御できる。
雰囲気中で、厚さの異なるシリコン酸化膜14−aを形成
後、ポリシリコン層15′をマスクとして用いシリコン酸
化膜18−bを形成するため、厚さの異なる酸化膜の膜厚
を精度よく制御できる。
なお、この方法はホットキャリアの対策のための内部
電源2種類化(例えば3.3V,5V)に伴う、精度のよい2
種類の膜厚のゲート酸化膜をもつMOSトランジスタを製
造しなければならない場合等に適用できる。
電源2種類化(例えば3.3V,5V)に伴う、精度のよい2
種類の膜厚のゲート酸化膜をもつMOSトランジスタを製
造しなければならない場合等に適用できる。
上記実施例では、第1の膜厚のシリコン酸化膜14−a,
第2の膜厚のシリコン酸化膜18−bを形成したが、さら
に第3,第4の膜厚のシリコン酸化膜を形成するには、第
1図(f)のレジストパターン100を除去後第1図
(d)〜(f)の工程を繰り返し返し行えばよい。ま
た、上記実施例では、シリコン酸化膜13,17を良質なシ
リコン酸化膜を得るため、ダミーの酸化膜として形成し
たが、この形成を省略することもできる。
第2の膜厚のシリコン酸化膜18−bを形成したが、さら
に第3,第4の膜厚のシリコン酸化膜を形成するには、第
1図(f)のレジストパターン100を除去後第1図
(d)〜(f)の工程を繰り返し返し行えばよい。ま
た、上記実施例では、シリコン酸化膜13,17を良質なシ
リコン酸化膜を得るため、ダミーの酸化膜として形成し
たが、この形成を省略することもできる。
[発明の効果] 以上の結果から、本発明の製造方法を用いることによ
って、同一半導体基板上に異なった膜厚の酸化膜を形成
する場合に、半導体基板へのダメージをなくし、良質な
酸化膜を得ることができ、かつ膜厚の制御性も向上する
ことができる。
って、同一半導体基板上に異なった膜厚の酸化膜を形成
する場合に、半導体基板へのダメージをなくし、良質な
酸化膜を得ることができ、かつ膜厚の制御性も向上する
ことができる。
第1図は本発明の実施例に係わる半導体装置の製造方法
を工程順に示した断面図、第2図は従来技術による半導
体基板上に酸化膜を形成する工程を順に示した断面図で
ある。 11,21……シリコン基板, 14,18,23,26……酸化膜, 12,22……フィールド酸化膜, 15,19,27……ポリシリコン層, 16,100,24……フォトレジスト。
を工程順に示した断面図、第2図は従来技術による半導
体基板上に酸化膜を形成する工程を順に示した断面図で
ある。 11,21……シリコン基板, 14,18,23,26……酸化膜, 12,22……フィールド酸化膜, 15,19,27……ポリシリコン層, 16,100,24……フォトレジスト。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−89457(JP,A) 特開 昭53−115173(JP,A) (58)調査した分野(Int.Cl.6,DB名) H01L 27/092
Claims (4)
- 【請求項1】半導体基板上の第1の領域上と第2の領域
上とに第1の酸化膜を形成する工程と、前記第1の酸化
膜上に第1のマスク材を形成する工程と、前記第1のマ
スク材をケミカルドライエッチングまたはウエットエッ
チングでパターンニングし前記第2の領域上のマスク材
を除去する工程と、前記第1の領域上の前記第1のマス
ク材をマスクとして前記第1の酸化膜をエッチングし前
記第2の領域上の酸化膜を除去する工程と、前記第2の
領域上と前記第1のマスク材上とに第2の酸化膜を形成
する工程と、前記第2の酸化膜上に第2のマスク材を形
成する工程と、前記第2のマスク材をパターニングし前
記第1の領域の前記第2の酸化膜上の前記第2のマスク
材を除去する工程と、前記第2の領域上の第2のマスク
材をマスクとして前記第1のマスク材上の前記第2の酸
化膜をエッチングする工程とを備えたことを特徴とする
半導体装置の製造方法。 - 【請求項2】第1の酸化膜および第2の酸化膜が熱酸化
によって形成されることを特徴とする請求項(1)記載
の半導体装置の製造方法。 - 【請求項3】マスク材が導電体であることを特徴とする
請求項(1)記載の半導体装置の製造方法。 - 【請求項4】導電体がポリシリコンであることを特徴と
する請求項(3)記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1321514A JP2859332B2 (ja) | 1989-12-13 | 1989-12-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1321514A JP2859332B2 (ja) | 1989-12-13 | 1989-12-13 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03184368A JPH03184368A (ja) | 1991-08-12 |
JP2859332B2 true JP2859332B2 (ja) | 1999-02-17 |
Family
ID=18133419
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1321514A Expired - Fee Related JP2859332B2 (ja) | 1989-12-13 | 1989-12-13 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2859332B2 (ja) |
Families Citing this family (5)
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JP2000332125A (ja) | 1999-05-18 | 2000-11-30 | Nec Corp | 半導体装置及びその製造方法 |
JP2003069024A (ja) * | 2001-08-22 | 2003-03-07 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
US6897095B1 (en) * | 2004-05-12 | 2005-05-24 | Freescale Semiconductor, Inc. | Semiconductor process and integrated circuit having dual metal oxide gate dielectric with single metal gate electrode |
JP4685572B2 (ja) * | 2005-09-26 | 2011-05-18 | 東芝三菱電機産業システム株式会社 | 金属加工材の材質測定装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53115173A (en) * | 1977-03-18 | 1978-10-07 | Hitachi Ltd | Production of semiconductor device |
JP2602848B2 (ja) * | 1987-09-30 | 1997-04-23 | 株式会社東芝 | 半導体装置の製造方法 |
-
1989
- 1989-12-13 JP JP1321514A patent/JP2859332B2/ja not_active Expired - Fee Related
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---|---|
JPH03184368A (ja) | 1991-08-12 |
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Legal Events
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---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |