JPH0453254A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0453254A JPH0453254A JP2163438A JP16343890A JPH0453254A JP H0453254 A JPH0453254 A JP H0453254A JP 2163438 A JP2163438 A JP 2163438A JP 16343890 A JP16343890 A JP 16343890A JP H0453254 A JPH0453254 A JP H0453254A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概 要〕
半導体装置のキャパシタ絶縁膜を介して対向する電極の
改良に関し、 下部電極の表面に凹凸を設けることにより、キャパシタ
絶縁膜を介して対向する電極の対向面積を増加すること
が可能となる半導体装置の製造方法の提供を目的とし、 半導体基板に設けたフィールド酸化膜によって画定され
た素子形成領域及び前記フィールド酸化膜とを被覆する
絶縁膜を形成する工程と、該絶縁膜の表面に下部電極を
形成した後、前記下部電極の表面に群島状のレジスト膜
を形成して該レジスｌ・膜をパターニングし、該レジス
ト膜をマスクとして前記下部電極にイオンを注入する工
程と、前記レジスト膜を除去し、前記下部電極を酸素雰
囲気中で加熱して前記下部電極の表面に該下部電極側へ
向けてｊＸ択的に凹凸を有してなるシリコン酸化膜を形
成する工程と、前記−上部電極の露出した表面が凹凸に
なるように前記下部電極の表面の前記シリコン酸化膜を
除去し、前記下部電極の表面にキャパシタ絶縁膜を該キ
ャパシタ絶縁膜表面に凹凸ができるように形成し、更に
該キャパシタ絶縁膜表面に該下部電極とは直接接触しな
いように」二部電極を形成する工程とを含むよう構成す
る。
改良に関し、 下部電極の表面に凹凸を設けることにより、キャパシタ
絶縁膜を介して対向する電極の対向面積を増加すること
が可能となる半導体装置の製造方法の提供を目的とし、 半導体基板に設けたフィールド酸化膜によって画定され
た素子形成領域及び前記フィールド酸化膜とを被覆する
絶縁膜を形成する工程と、該絶縁膜の表面に下部電極を
形成した後、前記下部電極の表面に群島状のレジスト膜
を形成して該レジスｌ・膜をパターニングし、該レジス
ト膜をマスクとして前記下部電極にイオンを注入する工
程と、前記レジスト膜を除去し、前記下部電極を酸素雰
囲気中で加熱して前記下部電極の表面に該下部電極側へ
向けてｊＸ択的に凹凸を有してなるシリコン酸化膜を形
成する工程と、前記−上部電極の露出した表面が凹凸に
なるように前記下部電極の表面の前記シリコン酸化膜を
除去し、前記下部電極の表面にキャパシタ絶縁膜を該キ
ャパシタ絶縁膜表面に凹凸ができるように形成し、更に
該キャパシタ絶縁膜表面に該下部電極とは直接接触しな
いように」二部電極を形成する工程とを含むよう構成す
る。
本発明は、半導体装置の製造方法に係り、特にキャパシ
タ絶縁膜を介して対向する電極の改良に関するものであ
る。
タ絶縁膜を介して対向する電極の改良に関するものであ
る。
近年の高集積化した半導体装置においてはりフレソシュ
不良を防止することが重要であるが、このためには半導
体装置内のキャパシタの容量を増加することが必要であ
る。
不良を防止することが重要であるが、このためには半導
体装置内のキャパシタの容量を増加することが必要であ
る。
以上のような状況から、半導体装置内のキャパシタの容
量を増加することが可能な半導体装置の製造方法が要望
されている。
量を増加することが可能な半導体装置の製造方法が要望
されている。
従来の半導体装置の製造方法を工程順に第２図により詳
細に説明する。
細に説明する。
従来の半導体装置を製造するには、まず第２図［ａｌに
示すように、半導体基板１１の表面に素子形成領域を画
定するフィールド酸化膜１２を形成し、素子形成領域に
ゲート酸イ旧摸１３とゲート電極１４を形成し、その両
側にソース１５とドレイン１６を形成した後、絶縁膜１
７でゲート電極１４及びフィールド酸化膜１２を被覆す
る。
示すように、半導体基板１１の表面に素子形成領域を画
定するフィールド酸化膜１２を形成し、素子形成領域に
ゲート酸イ旧摸１３とゲート電極１４を形成し、その両
側にソース１５とドレイン１６を形成した後、絶縁膜１
７でゲート電極１４及びフィールド酸化膜１２を被覆す
る。
つぎに第２図（ｂ）に示すように、この絶縁膜１７の表
面に下部電極Ｉ８を形成してパターニングした後、第２
図ｔｅｌに示すように表面にキャパシタ絶縁膜２１を形
成し、更にその表面に上部電極２２を形成した後、この
上部電極２２とキャパシタ絶縁膜２１とを同時にパター
ニングしてキャパシタを形成する。
面に下部電極Ｉ８を形成してパターニングした後、第２
図ｔｅｌに示すように表面にキャパシタ絶縁膜２１を形
成し、更にその表面に上部電極２２を形成した後、この
上部電極２２とキャパシタ絶縁膜２１とを同時にパター
ニングしてキャパシタを形成する。
以上説明した従来の半導体装置においては、半導体装置
の高集積化に伴う微細化によりキャパシタ絶縁膜を介し
て対向する−１一部電極及び下部電極の対向面積が小さ
くなり、必要とする充分な容量を得ることが困難になる
という問題点があった。
の高集積化に伴う微細化によりキャパシタ絶縁膜を介し
て対向する−１一部電極及び下部電極の対向面積が小さ
くなり、必要とする充分な容量を得ることが困難になる
という問題点があった。
本発明は以にのような状況から、下部電極の表面に凹凸
を設けることにより、キャパシタ絶縁膜を介して対向す
る電極の対向面積を増加することが可能となる半導体装
置の製造方法の提供を目的としている。
を設けることにより、キャパシタ絶縁膜を介して対向す
る電極の対向面積を増加することが可能となる半導体装
置の製造方法の提供を目的としている。
本発明の半導体装置の製造方法は、半導体基板に設けた
フィールド酸化膜によって画定された素子形成領域及び
このフィールド酸化膜とを被覆する絶縁膜を形成する工
程と、この絶縁膜の表面に下部電極を形成した後、この
下部電極の表面に群島状のレジスト膜を形成してレジス
Ｉ・膜をパターニングし、このレジスト膜をマスクとし
てこの下部電極にイオンを注入する工程と、このレジス
ト膜を除去し、この下部電極を酸素雰囲気中で加熱して
下部電極の表面にこの下部電極側へ向けて選択的に凹凸
を有してなるシリコン酸化膜を形成する工程と、この下
部電極の露出した表面が凹凸になるように下部電極の表
面のこのシリコン酸化膜を除去し、この下部電極の表面
にキャパシタ絶縁膜をこのキャパシタ絶縁膜表面に凹凸
ができるように形成し、更にこのキャパシタ絶縁膜表面
にこの下部電極とは直接接触しないように上部電極を形
成する工程とを含むよう構成する。
フィールド酸化膜によって画定された素子形成領域及び
このフィールド酸化膜とを被覆する絶縁膜を形成する工
程と、この絶縁膜の表面に下部電極を形成した後、この
下部電極の表面に群島状のレジスト膜を形成してレジス
Ｉ・膜をパターニングし、このレジスト膜をマスクとし
てこの下部電極にイオンを注入する工程と、このレジス
ト膜を除去し、この下部電極を酸素雰囲気中で加熱して
下部電極の表面にこの下部電極側へ向けて選択的に凹凸
を有してなるシリコン酸化膜を形成する工程と、この下
部電極の露出した表面が凹凸になるように下部電極の表
面のこのシリコン酸化膜を除去し、この下部電極の表面
にキャパシタ絶縁膜をこのキャパシタ絶縁膜表面に凹凸
ができるように形成し、更にこのキャパシタ絶縁膜表面
にこの下部電極とは直接接触しないように上部電極を形
成する工程とを含むよう構成する。
即ち本発明においては、下部電極の表面にマスクを介し
てイオンを注入した後に酸化処理を行うごとにより、下
部電極の表面に凹凸を設けてキャパシタ絶縁膜を介して
上部電極と対向する下部電極の面積を増加させることが
できるので、キャバシタの容量を増加させることができ
、リフレソシプー不良を防止することが可能となる。
てイオンを注入した後に酸化処理を行うごとにより、下
部電極の表面に凹凸を設けてキャパシタ絶縁膜を介して
上部電極と対向する下部電極の面積を増加させることが
できるので、キャバシタの容量を増加させることができ
、リフレソシプー不良を防止することが可能となる。
以下第１図により本発明による一実施例の半導体装置の
製造方法を工程順に詳細に説明する。
製造方法を工程順に詳細に説明する。
本発明の半導体装置を製造するには、まず第１図（ａ）
に示すように、半導体基板１の表面に素子形成領域を画
定側るフィールド酸化膜２を形成し、素子形成領域にゲ
ート酸化膜３とデー１〜電極４を形成し、その両側にソ
ース５とドレイン６を形成した後、絶縁膜７でゲート電
極４及びフィールド酸化膜２を被覆する。
に示すように、半導体基板１の表面に素子形成領域を画
定側るフィールド酸化膜２を形成し、素子形成領域にゲ
ート酸化膜３とデー１〜電極４を形成し、その両側にソ
ース５とドレイン６を形成した後、絶縁膜７でゲート電
極４及びフィールド酸化膜２を被覆する。
つぎに第１図（ｈｌに示すように、この絶縁膜７の表面
にＩＥＪ厚３，０００人のポリシリコンからなる下部電
極８をＣＶＤ法により形成し、下記条件にてイオンを注
入する。
にＩＥＪ厚３，０００人のポリシリコンからなる下部電
極８をＣＶＤ法により形成し、下記条件にてイオンを注
入する。
イオン種−−−一−−−−−−−−−−−−−−−−−
−−−−（Ｐ）注人工不ルギー−−−−−−−−一−−
一一−−−−−−−−−−５０ＫｅｖドースＩ
８ ＸＩＯ”Ｃｏｔ−”ついで第１
図ｃｃ＋に示すよ・うに、この下部電極８の表面にレジ
スト膜９を形成し、フォトリソグラフィ技術を用いて直
径０．２μｍの孔９ａを０．２μｍの間隔で形成し、下
記条件によりこの孔９ａを通してイオンを注入する。
−−−−（Ｐ）注人工不ルギー−−−−−−−−一−−
一一−−−−−−−−−−５０ＫｅｖドースＩ
８ ＸＩＯ”Ｃｏｔ−”ついで第１
図ｃｃ＋に示すよ・うに、この下部電極８の表面にレジ
スト膜９を形成し、フォトリソグラフィ技術を用いて直
径０．２μｍの孔９ａを０．２μｍの間隔で形成し、下
記条件によりこの孔９ａを通してイオンを注入する。
イオン種−−−−−−−一−−−−−−−−−−−−−
−−−−一一一一面−燐（Ｐ）注入エネルギー−一−−
−−−−−−−−−−−−−−−一−−−−−−−−−
−−−−面４０ ＫｅＶドーズ量−−−ｍ−−−−−−
・−”””’−”’−−−−−−−−− ８ Ｘ １０
” ｃｍ −”ここでレジスト膜９を除去した後、酸
素雰囲気内で９００′Ｃで加熱すると、シリコン酸化膜
１ｏが形成され、第１図ｆｄｌに示すように下部電極８
のイオンが注入された部分は他の部分よりも酸化の進行
が速くなるので、下部電極８の表面に０．２μｍ間隔で
直径０．２μｍの凹凸が生しる。
−−−−一一一一面−燐（Ｐ）注入エネルギー−一−−
−−−−−−−−−−−−−−−一−−−−−−−−−
−−−−面４０ ＫｅＶドーズ量−−−ｍ−−−−−−
・−”””’−”’−−−−−−−−− ８ Ｘ １０
” ｃｍ −”ここでレジスト膜９を除去した後、酸
素雰囲気内で９００′Ｃで加熱すると、シリコン酸化膜
１ｏが形成され、第１図ｆｄｌに示すように下部電極８
のイオンが注入された部分は他の部分よりも酸化の進行
が速くなるので、下部電極８の表面に０．２μｍ間隔で
直径０．２μｍの凹凸が生しる。
最後に下部電極８の表面に形成されたシリコン酸化膜１
０を除去し、第１図（ｅ）に示すように第１図（０１に
示すように下部電極８をパターニングし、この表面に膜
厚５００人のシリコン酸化膜からなるキャパシタ絶縁膜
用を形成し、更にその表面に膜厚２、０００人のポリシ
リコンからなる上部電極Ｊ２を形成し、第１図ｆｂＪの
工程において下部電極８に注入したのと同じ条件にてイ
オンを注入し、上部電極１２とキャパシタ絶縁膜１１と
をパターニングする。
０を除去し、第１図（ｅ）に示すように第１図（０１に
示すように下部電極８をパターニングし、この表面に膜
厚５００人のシリコン酸化膜からなるキャパシタ絶縁膜
用を形成し、更にその表面に膜厚２、０００人のポリシ
リコンからなる上部電極Ｊ２を形成し、第１図ｆｂＪの
工程において下部電極８に注入したのと同じ条件にてイ
オンを注入し、上部電極１２とキャパシタ絶縁膜１１と
をパターニングする。
このように下部電極８の表面に凹凸を設けることにより
、キャパシタ絶縁膜１１を介して」二部電極］２と対向
する接触面積を大きくすることができ、容量の大きなキ
ャパシタを形成することがｉｉＪ能となる。
、キャパシタ絶縁膜１１を介して」二部電極］２と対向
する接触面積を大きくすることができ、容量の大きなキ
ャパシタを形成することがｉｉＪ能となる。
以−ヒの説明から明らかなように本発明によれば、極め
て簡単な工程の追加によりキャパシタの下部電極の表面
に凹凸を設けてキャパシタの電極とキャパシタ絶縁膜と
の接触面積を太き（するので、キャパシタの容量を増加
させることができ、リフレソシュ不良を防止することが
可能となる等の利点があり、著しい品質向上の効果が期
待できる半導体装置の製造方法の提供が可能となる。
て簡単な工程の追加によりキャパシタの下部電極の表面
に凹凸を設けてキャパシタの電極とキャパシタ絶縁膜と
の接触面積を太き（するので、キャパシタの容量を増加
させることができ、リフレソシュ不良を防止することが
可能となる等の利点があり、著しい品質向上の効果が期
待できる半導体装置の製造方法の提供が可能となる。
第１図は本発明による一実施例の半導体装置の製造方法
を工程順に示す側断面図、 第２図は従来の半導体装置の製造方法を工程順に示ず側
断面図、 である。 図において、 １は半導体基板、 ２はフィールド酸化膜、３はゲ
ート酸化膜、 ４８よゲート電極、５はソース、
６ばドレイン、７は絶縁膜、 ８は下部
電極、９はレジスト膜、 ９ａは孔、 １０ばシリコン酸化膜、１１はキャパシタ絶縁膜、１２
は上部電極、 を示ず。 個 衿 刊− 企 ヰＸ 膵
を工程順に示す側断面図、 第２図は従来の半導体装置の製造方法を工程順に示ず側
断面図、 である。 図において、 １は半導体基板、 ２はフィールド酸化膜、３はゲ
ート酸化膜、 ４８よゲート電極、５はソース、
６ばドレイン、７は絶縁膜、 ８は下部
電極、９はレジスト膜、 ９ａは孔、 １０ばシリコン酸化膜、１１はキャパシタ絶縁膜、１２
は上部電極、 を示ず。 個 衿 刊− 企 ヰＸ 膵
Claims (1)
- 【特許請求の範囲】 半導体基板（１）に設けたフィールド酸化膜（２）によ
って画定された素子形成領域及び前記フィールド酸化膜
（２）とを被覆する絶縁膜（７）を形成する工程と、 該絶縁膜（７）の表面に下部電極（８）を形成した後、
前記下部電極（８）の表面に群島状のレジスト膜（９）
を形成して該レジスト膜（９）をパターニングし、該レ
ジスト膜（９）をマスクとして前記下部電極（８）にイ
オンを注入する工程と、 前記レジスト膜（９）を除去し、前記下部電極（８）を
酸素雰囲気中で加熱して前記下部電極（８）の表面に該
下部電極（８）側へ向けて選択的に凹凸を有してなるシ
リコン酸化膜（１０）を形成する工程と、前記下部電極
（８）の露出した表面が凹凸になるように前記下部電極
（８）の表面の前記シリコン酸化膿（１０）を除去し、
前記下部電極（８）の表面にキャパシタ絶縁膜（１１）
を該キャパシタ絶縁膜（１１）表面に凹凸ができるよう
に形成し、更に該キャパシタ絶縁膜（１１）表面に該下
部電極（８）とは直接接触しないように上部電極（１２
）を形成する工程と、を含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2163438A JPH0453254A (ja) | 1990-06-20 | 1990-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2163438A JPH0453254A (ja) | 1990-06-20 | 1990-06-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0453254A true JPH0453254A (ja) | 1992-02-20 |
Family
ID=15773893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2163438A Pending JPH0453254A (ja) | 1990-06-20 | 1990-06-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0453254A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232543A (ja) * | 1996-02-28 | 1997-09-05 | Nec Corp | 半導体装置の製造方法 |
| KR100445068B1 (ko) * | 1996-12-30 | 2004-12-04 | 주식회사 하이닉스반도체 | 반도체장치의전하저장전극형성방법 |
-
1990
- 1990-06-20 JP JP2163438A patent/JPH0453254A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232543A (ja) * | 1996-02-28 | 1997-09-05 | Nec Corp | 半導体装置の製造方法 |
| KR100445068B1 (ko) * | 1996-12-30 | 2004-12-04 | 주식회사 하이닉스반도체 | 반도체장치의전하저장전극형성방법 |
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