JPH09232543A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH09232543A
JPH09232543A JP8041162A JP4116296A JPH09232543A JP H09232543 A JPH09232543 A JP H09232543A JP 8041162 A JP8041162 A JP 8041162A JP 4116296 A JP4116296 A JP 4116296A JP H09232543 A JPH09232543 A JP H09232543A
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Abstract

(57)【要約】 【課題】半導体装置のキャパシタ形成において、キャパ
シタの下部電極表面の粗面化のため高精度に微細な凹凸
を形成する。 【解決手段】誘電体膜と前記誘電体膜をはさんで上下に
形成される導電体膜とからなるキャパシタの形成におい
て、前記キャパシタの下部電極となる第１の導電体膜を
形成する工程と、前記第１の導電体膜の表面にクラスタ
イオンを注入する工程と、前記クラスタイオンの注入さ
れた領域を選択的に除去し前記第１の導電体膜の表面を
粗面化する工程と、前記粗面化した前記第１の導電体膜
の表面に誘電体膜を形成する工程と、前記誘電体膜上に
前記キャパシタの上部電極となる第２の導電体膜を形成
する工程とを含む

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にキャパシタを有する半導体装置の製造方法に
関する。
【０００２】
【従来の技術】半導体装置、特にＤＲＡＭ（ダイナミッ
ク ランダム アクセス メモリ）では高密度化あるい
は高集積化が最も重要な課題となっている。そして、Ｄ
ＲＡＭのメモリセルの構成としては、１トランジスタ、
１キャパシタ構造のものが最も一般的なものとして用い
られている。この場合に、高集積化に伴いセルサイズが
小さくなることから、それに比例して容量値も小さくな
る。しかし、容量値の低下は、信号対雑音の比（Ｓ／Ｎ
比）の低下につながり、これがＤＲＡＭの誤動作を引き
起こし、微細化に対して大きな問題となってくる。この
ため、同一占有面積でもキャパシタ電極表面に凹凸をつ
けることで実効的な表面積を拡大させてキャパシタの容
量値を増加させる方法が提案されるようになってきた。
【０００３】このような技術の１つに、イオン注入技術
を用いてキャパシタ電極表面に凹凸をつける方法が特開
平５−２９１５２３号公報に提案されている。以下、こ
の特開平５−２９１５２３号公報に示されている技術に
ついて図６および図７を用いて説明する。ここで、図６
および図７は上記キャパシタ電極の製造工程順の断面図
である。図６（ａ）に示すように、導電型がＰ型のシリ
コン基板１０１上にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄ
ａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を用いて素子分
離用のフィールド酸化膜１０２を５００ｎｍ膜厚程度に
形成する。次に、シリコン基板１０１の表面にゲート酸
化膜１０３を形成し、さらにこのゲート酸化膜１０３上
にゲート電極１０４を膜厚３００ｎｍ形成する。そし
て、化学気相成長（ＣＶＤ）法等で絶縁膜を全面に形成
し、異方性エッチングを行なうことによりサイドウォー
ル絶縁膜１０５を形成する。さらに、ＭＯＳトランジス
タのソース・ドレイン１０６を形成するためにヒ素イオ
ンを注入し熱処理を施す。
【０００４】次に、ＣＶＤ法により第１層間絶縁膜１０
７を４００ｎｍの膜厚に形成し、通常のリソグラフィー
技術とドライエッチング技術とを用いてコンタクトホー
ル１０８を形成する。続いて、ＣＶＤ法により多結晶シ
リコン膜１０９を２００ｎｍの膜厚に形成する。次に多
結晶シリコン膜１０９にヒ素不純物を５０ＫｅＶ、５×
１０15イオン／ｃｍ2 の条件でイオン注入し、この後、
９００℃、Ｎ2 雰囲気中で熱処理をおこなう。このよう
にして、図６（ｂ）のような構造を得る。
【０００５】次に、Ｎ+ イオン１１０を２０ＫｅＶ、５
×１０17イオン／ｃｍ2 の条件で注入し多結晶シリコン
膜１０９の表面を窒化シリコン（ＳｉX ＮY ）１１１に
改質する（図６（ｃ））。次に、リン酸（Ｈ3 ＰＯ4 ）
中でウェットエッチングし窒化シリコン１１１を除去す
ると、多結晶シリコン膜１０９の表面は凹凸のある粗面
１０９ａとなり図６（ｄ）に示すようになる。さらに、
通常のリソグラフィー技術とドライエッチング技術を用
いて粗面１０９ａをもつ多結晶シリコン膜１０９をパタ
ーニングしキャパシタの下部電極１１２を形成する（図
７（ａ））。
【０００６】次に、Ｓｉ3 Ｎ4 の容量絶縁膜１１３を減
圧ＣＶＤ法により上記キャパシタの下部電極１１２表面
に形成する。その後、キャパシタのセルプレートとし
て、多結晶シリコンをＣＶＤ法により３００ｎｍ程度の
膜厚に形成し、ＰＯＣｌ3 をソースとする熱拡散により
リン不純物をドープした後、リソグラフィー技術とドラ
イエッチング技術を用いて上部電極１１４を形成する
（図７（ｂ））。
【０００７】この後は、第２層間絶縁膜、コンタクトホ
ール、ビット線のＡｌ、カバー膜（いずれも図示せず）
を形成し、メモリセルを作製することになる。
【０００８】
【発明が解決しようとする課題】以上に説明したよう
に、従来の技術ではキャパシタの下部電極となる多結晶
シリコン膜の表面に窒素イオンを注入して、その表面を
窒化シリコンに改質する。そして、この窒化シリコンを
エッチング除去し下部電極を粗面とする。しかし、窒素
イオンによる多結晶シリコンの窒化には窒素イオン注入
において５×１０17イオン／ｃｍ2 程度以上の高ドーズ
量が必要となる。このような高ドーズ量の注入には、長
い時間がかかるという大きな欠点がある。
【０００９】例えば、１バッチで１７枚処理する既存の
高電流イオン注入装置を使用して、２０ｍＡのビーム電
流量で注入したとすると、１バッチだけで約５時間が必
要である。これは、半導体装置の量産製造にとって生産
性の非常に悪い工程となってしまう。
【００１０】また、イオンビームを利用した注入による
表面の改質では、通常、基板と表面改質層との界面の粗
さは原子レベルのものとなる。そして、注入後の表面改
質層をエッチングしてできる下部電極表面の凹凸はそれ
ほど大きくない。そのため、表面を改質しない場合と比
較して、最大でもその表面積は約１．２倍程度までにし
か増加しない。
【００１１】キャパシタの容量値を増加させる方法とし
て、この他に、電極構造を変える方法がさまざま提案さ
れている。たとえば、シリンダ型、多段フィン型などが
ある。これらは、高さ方向に寸法が大きくなるという欠
点があるものの、占有面積を変えること無く容量値を増
加させることができる。この方法を採用した場合の容量
増加率は、シリンダ型で約１．９倍、多段フィン型では
フィンを２枚つけると、約２倍まで容量値が増加する。
これらと比較して、イオンビームを使った従来の方法に
は、電極構造を変化させた場合と比較し容量の増加率が
小さいという問題点があった。
【００１２】本発明の目的は、上記の問題点を解決し、
キャパシタの下部電極の表面を簡便な手法で粗面にする
半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】このために本発明の半導
体装置の製造方法は、誘電体膜と前記誘電体膜をはさん
で上下に形成される導電体膜とからなるキャパシタの形
成において、前記キャパシタの下部電極となる第１の導
電体膜を形成する工程と、前記第１の導電体膜の表面に
クラスタイオンを注入する工程と、前記クラスタイオン
の注入された領域を選択的に除去し前記第１の導電体膜
の表面を粗面化する工程と、前記粗面化した前記第１の
導電体膜の表面に誘電体膜を形成する工程と、前記誘電
体膜上に前記キャパシタの上部電極となる第２の導電体
膜を形成する工程とを含む。
【００１４】ここで、前記クラスタイオンを構成する元
素がリンであり、前記クラスタイオンの注入された領域
の選択的な除去が、リン酸溶液中でのウェットエッチン
グで行われる。
【００１５】あるいは、前記クラスタイオンを構成する
元素がアルゴンであり、前記クラスタイオンの注入され
た領域の選択的な除去が、前記クラスタイオンの注入後
の前記第１の導電体膜の表面を酸化する工程と、前記酸
化工程後の弗酸溶液中でのウェットエッチング工程とで
行われる。
【００１６】ここで、前記下部電極を構成する第１の導
電体膜が多結晶シリコン膜あるいは白金薄膜が使用され
る。
【００１７】また、前記誘電体膜としてシリコン窒化
膜、タンタル酸化膜あるいはチタン膜ストロンチウム膜
あるいはチタン酸バリウムストロンチウム膜が使用され
る。
【００１８】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１および図２に基づいて説明する。ここで、図１お
よび図２は本発明の製造工程順の断面図である。
【００１９】まず、シリコン基板１上に、フィールド酸
化膜２、ゲート酸化膜３、ゲート電極４、サイドウォー
ル絶縁膜５、ソース・ドレイン６および第１層間絶縁膜
７をそれぞれ形成する（図１（ａ））。そして、第１層
間絶縁膜７の所定の部分を開孔してコンタクトホール８
を形成する（図１（ｂ））。続いて、減圧ＣＶＤ法によ
り、メモリセルのキャパシタの下部電極となる多結晶シ
リコン膜９を２００〜４００ｎｍの膜厚に形成する（図
１（ｃ））。
【００２０】次に、ＰＯＣｌ3 をソースとする熱拡散法
によりリン不純物を多結晶シリコン膜９中に１０20原子
／ｃｍ3 程度の濃度になるようにドーピングする。さら
に、リソグラフィー技術を用いて堆積した多結晶シリコ
ン膜９を矩形状にパターニングしメモリセルの下部電極
１０を形成する。
【００２１】次に、下部電極１０の表面に、Ｐクラスタ
イオン１１の注入を行なう（図１（ｄ））。この注入で
は、リン原子のクラスタイオンを使用する。ここで、注
入エネルギーは２０ＫｅＶであり、１００個のクラスタ
で１価の電荷をもつリンクラスタを、ドーズ量１×１０
11〜１×１０12イオン／ｃｍ2 でイオン注入する。この
リンクラスタの注入後は、ウェットエッチングをおこな
って、下部電極１０の表面を凹凸化し粗面１０ａを形成
する（図２（ａ））。このウェットエッチングには、た
とえば、１４０〜１７０℃程度に加熱したリン酸溶液を
用いる。このリン酸溶液には約６０〜９０分間浸漬す
る。これによりクラスタイオン注入でダメージを受け、
かつ、リン不純物の局所的に高い部分が選択的にエッチ
ングされ、下部電極１０の表面に凹凸が形成される。
【００２２】本実施例ではエッチング液としてリン酸溶
液を用いているが、クラスタイオン注入部分を選択的に
エッチングするものであればよく、例えば、その他弗酸
と硝酸と氷酢酸の混合水溶液を用いても可能である。ま
た、さらに溶液でなく、ＣＦ4 とＯ2 を含むプラズマ
や、ＳＦ6 を含むプラズマにさらすことによってエッチ
ングを行ってもよい。
【００２３】この例では、多結晶シリコン膜９の成膜後
に、リソグラフィー技術を用いて堆積した多結晶シリコ
ン膜９を矩形状にパターニングしメモリセルの下部電極
１０を形成してからＰクラスタイオン１１の注入をおこ
なっているが、これに限らず、多結晶シリコン膜９の成
膜後にＰクラスタイオン注入とエッチングをおこなって
表面を凹凸にしてから、リソグラフィー技術により矩形
状にパターニングしてメモリセルの下部電極１０を形成
してもよい。
【００２４】このようにした後、減圧ＣＶＤ法により、
ＮＨ3 とＳｉＨ2 Ｃｌ2 とからなるガス系で、全面に容
量絶縁膜１２を５〜１０ｎｍの膜厚に成膜する。次に、
この容量絶縁膜１２上に、減圧ＣＶＤ法により上部電極
１３となる多結晶シリコン薄膜を２００〜３００ｎｍ膜
厚程度に成膜する。この上部電極にも下部電極の場合と
同じように、ＰＯＣｌ3 をソースとする熱拡散法によ
り、リン不純物を多結晶シリコン薄膜中に１０20原子／
ｃｍ3 程度ドーピングし、リソグラフィー技術およびド
ライエッチング技術を用いてパターニングして上部電極
１３を形成する（図２（ｂ））。これにより、ソース・
ドレイン６に電気接続する下部電極１０、容量絶縁膜１
２、上部電極１３とからなるキャパシタがシリコン基板
１上に形成される。このようにして形成されるキャパシ
タでは、下部電極１０表面の凹凸形状をクラスタイオン
注入のクラスタ分子数、注入エネルギー、ドーズ量とい
ったパラメータをコントロールして形成できる。
【００２５】この後は、第２層間絶縁膜、コンタクトホ
ール、ビット線のＡｌ、カバー膜（いずれも図示せず）
を形成し、メモリセルを作製する。
【００２６】この発明は、多結晶シリコン膜表面にＰク
ラスタイオンを注入し、その後エッチングを行なうこと
によりその表面を粗面にするものである。この方法は、
物理的な注入欠陥や注入不純物濃度によるエッチングレ
ートの差を利用して表面に凹凸を形成し、表面積を増大
するようにしたものである。以下、図３を参照して上記
凹凸形成について説明する。
【００２７】クラスタイオンは、原子または分子が数個
〜数千個凝縮したものである。クラスタイオンについて
は、最近さまざまな研究報告がなされている。ここで
は、リンクラスタイオンが下部電極を構成する多結晶シ
リコン膜の表面に注入される場合について説明する。
【００２８】図３（ａ）に示すように２０ＫｅＶに加速
された１００個の原子からなるＰクラスタイオン１１を
多結晶シリコン膜で構成された下部電極１０の表面に注
入する。このＰクラスタイオン１１は質量数が非常に大
きいため下部電極１０のごく浅いところまでしか到達せ
ず、おおきなダメージ領域を形成する（図３（ｂ））。
また、この下部電極１０表面のＰクラスタイオン１１が
注入されたリン不純物含有局部１４はリン濃度が極端に
高くなる。また、この領域はダメージのために結晶欠陥
が生じ非晶質化する。
【００２９】次に、これを１４０〜１７０℃に加熱した
リン酸溶液に６０〜９０分間浸漬してエッチングを行な
う。加熱したリン酸溶液にはエッチング速度の不純物濃
度依存性があり、不純物濃度の高い部分が選択的にエッ
チングされるという特性がある。このため、リンのクラ
スタが打ち込まれた部分のみが選択的エッチングされ、
多くの凹部１５が形成される（図３（ｃ））。このよう
にして、下部電極１０の表面が凹凸形状になり粗面化さ
れる。
【００３０】次に、本発明の第２の実施の形態を図４に
基づいて説明する。図４も本発明を説明するための製造
工程順の断面図である。この第２の実施の形態では、第
１の実施の形態で説明した図１（ａ）から図１（ｂ）ま
での工程は全く同じである。すなわち、シリコン基板１
上に、フィールド酸化膜２、ゲート酸化膜３、ゲート電
極４、サイドウォール絶縁膜５、ソース・ドレイン６お
よび第１層間絶縁膜７を形成する（図４（ａ））。そし
て、第１層間絶縁膜７の所定の部分を開孔してコンタク
トホールを形成する。
【００３１】続いて、減圧ＣＶＤ法により、メモリセル
の下部電極となる多結晶シリコン膜を形成し、ＰＯＣｌ
3 をソースとする熱拡散法により、リン不純物をこの多
結晶シリコン膜中に１０20原子／ｃｍ3 程度の濃度にド
ーピングする。さらに、リソグラフィー技術を用いて堆
積した多結晶シリコン膜を矩形状にパターニングしメモ
リセルの下部電極１０を形成する（図４（ａ））。
【００３２】ついで、下部電極１０の表面に、Ａｒクラ
スタイオン１６の注入を行なう。注入にはガスソースと
してＡｒガスを用いアルゴンのクラスタを使用する。注
入条件としては、エネルギーは２０ＫｅＶであり、２０
０個のクラスタで１価の電荷をもつＡｒクラスタを、ド
ーズ量１×１０11イオン／ｃｍ2 で注入する。注入後
に、酸化性雰囲気中７５０℃で下部電極１０の表面を熱
酸化し、１０ｎｍ程度の熱酸化膜１７を形成する図４
（ｂ）。ここでクラスタイオン注入でダメージが加えら
れた部分のみが酸化速度が大きくなるため、注入部分と
末注入部分で酸化膜厚に差が生じる。このため、図４
（ｂ）のように熱酸化膜１７と下部電極１０界面は凹凸
をもった形状になる。次に、この熱酸化膜１７を希弗酸
溶液に５分間浸漬して除去する（図４（ｃ））。このよ
うにして、表面が凹凸化され粗面１０ａをもつ下部電極
１０が形成される。
【００３３】この実施の形態で、多結晶シリコン膜の成
膜後に、リソグラフィー技術を用いて堆積した多結晶シ
リコン膜を矩形状にパターニングし、メモリセルの下部
電極を形成してからＡｒクラスタイオン注入をおこなっ
ているが、多結晶シリコン膜成膜後にＡｒクラスタイオ
ン注入と熱酸化と希弗酸溶液によるエッチングをおこな
って表面を凹凸化してから矩形状にパターニングしメモ
リセルの下部電極１０を形成してもよい。
【００３４】その後は第１の実施の形態と同じになる。
すなわち、減圧ＣＶＤ法により、ＮＨ3 とＳｉＨ2 Ｃｌ
2 とからなるガス系で、全面に容量絶縁膜１２を５ｎｍ
の膜厚に成膜する。次に、容量絶縁膜１２上に、減圧Ｃ
ＶＤ法により上部電極１３となる多結晶シリコン薄膜を
２００ｎｍの膜厚に成膜する。この上部電極１３にも下
部電極１２の場合と同じように、ＰＯＣｌ3 をソースと
する熱拡散法により、リン不純物を多結晶シリコン膜中
に１０19原子／ｃｍ3 程度の濃度ドーピングし、リソグ
ラフィー技術およびドライエッチング技術を用いてパタ
ーニングして上部電極１３を形成する（図４（ｄ））。
これにより、下部電極１０、容量絶縁膜１２、上部電極
１３とからなるキャパシタが形成される。ここで、下部
電極１０はシリコン基板１上のソース・ドレイン６と電
気接続する。
【００３５】次に、この第２の実施の形態での下部電極
１０表面の粗面化について図５を参照して説明する。
【００３６】この場合は、Ａｒクラスタイオン注入によ
り下部電極表面に局部的にダメージ領域を形成するもの
である。そして、この場合にはＡｒクラスタイオン注入
をおこなったあとに、熱酸化を行うものである。
【００３７】第１の実施の形態で述べたと同じように、
２０ＫｅＶに加速された、２００個の原子からなるアル
ゴンクラスタイオン１６を多結晶シリコン膜で構成され
た下部電極１０の表面に注入する（図５（ａ））。この
Ａｒクラスタイオン１６が注入された部分すなわちアル
ゴン注入局部１８には注入ダメージのために結晶欠陥が
生じ、非晶質化する（図５（ｂ））。
【００３８】次に、下部電極１０を酸化性雰囲気中で酸
化し熱酸化膜１７を形成する。ダメージを受けた部分す
なわちアルゴン注入局部１８は、酸化速度が大きくなる
ため、多結晶シリコン膜である下部電極１０とアルゴン
注入局部１８領域との界面形状にしたがって熱酸化膜１
７が下に凸の形状で形成される（図５（ｃ））。この酸
化膜を弗酸でエッチング除去することによって下部電極
１０表面に凹部を形成することができる（図５
（ｄ））。
【００３９】このようにして、第２の実施の形態でも下
部電極１０の表面が凹凸形状になり粗面化される。
【００４０】以上の実施の形態では、容量絶縁膜として
シリコン窒化膜が用いられた。本発明では、容量絶縁膜
としてタンタル酸化膜、チタン酸ストロンチウム膜、チ
タン酸バリウムストロンチウム膜あるいはチタン酸ジル
コン酸鉛等の金属酸化膜が使用されてもよい。
【００４１】また、下部電極として多結晶シリコン膜以
外に白金薄膜が使用されてもよい。この白金薄膜の場合
には、容量絶縁膜としてチタン酸バリウムストロンチウ
ム膜がっ使用されると効果的になることに言及してお
く。
【００４２】
【発明の効果】以上に説明したように、本発明はキャパ
シタの下部電極となる導電体膜の表面にクラスタイオン
注入を行なった後、クラスタイオン注入のされた局部を
選択的にエッチングをすることによって下部電極を粗面
化しその表面積を拡大するようにしたものである。
【００４３】このために、本発明の半導体装置の製造方
法では、以下のような顕著な効果が生じる。すなわち、
（１）クラスタイオン注入のドーズ量は１０13イオン／
ｃｍ2 以下で十分であり、製造プロセスとして、大幅に
時間短縮する。例えば、先述した従来の技術で５時間か
かるものが、本発明では１０分間程度と大幅に短縮され
るようになる。
【００４４】（２）クラスタイオン注入深さが下部電極
表面の凹凸に対応するため、その表面積の増加が従来よ
り大きくなる。従来のイオンビームを使用して粗面化し
た時の表面積の増加は、粗面化しない場合と比較して
１．２倍増までであったが、本発明による技術では、
１．８倍にまで増加する。これにより、シリンダ型や２
段フィン型に近い容量値をクラスタイオンビームを使用
して得ることができるようになる。
【００４５】このように、メモリセルサイズの増大や、
キャパシタの容量絶縁膜の薄膜化に起因する信頼性の低
下をまねくことなく、容量値の大きなキャパシタを簡単
に形成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明する製造工程
順の断面図である。
【図２】本発明の第１の実施の形態を説明する製造工程
順の断面図である。
【図３】上記実施の形態での粗面化を説明する工程順の
断面図である。
【図４】本発明は第２の実施の形態を説明する製造工程
順の断面図である。
【図５】上記実施の形態での粗面化を説明する工程順の
断面図である。
【図６】従来の技術を説明する製造工程順の断面図であ
る。
【図７】従来の技術を説明する製造工程順の断面図であ
る。
【符号の説明】
１，１０１ シリコン基板 ２，１０２ フィールド酸化膜 ３，１０３ ゲート酸化膜 ４，１０４ ゲート電極 ５，１０５ サイドウォール絶縁膜 ６，１０６ ソース・ドレイン ７，１０７ 第１層間絶縁膜 ８，１０８ コンタクトホール ９，１０９ 多結晶シリコン膜 １０，１１２ 下部電極 １０ａ，１０９ａ 粗面 １１ Ｐクラスタイオン １２，１１３ 容量絶縁膜 １３，１１４ 上部電極 １４ リン不純物含有局部 １５ 凹部 １６ Ａｒクラスタイオン １７ 熱酸化膜 １８ アルゴン注入局部 １１０ Ｎ+ イオン １１１ 窒化シリコン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 誘電体膜と前記誘電体膜をはさんで上下
    に形成される導電体膜とからなるキャパシタの形成にお
    いて、前記キャパシタの下部電極となる第１の導電体膜
    を形成する工程と、前記第１の導電体膜の表面にクラス
    タイオンを注入する工程と、前記クラスタイオンの注入
    された領域を選択的に除去し前記第１の導電体膜の表面
    を粗面化する工程と、前記粗面化した前記第１の導電体
    膜の表面に誘電体膜を形成する工程と、前記誘電体膜上
    に前記キャパシタの上部電極となる第２の導電体膜を形
    成する工程と、を含むことを特徴とする半導体装置の製
    造方法。
  2. 【請求項２】 前記クラスタイオンを構成する元素がリ
    ンであり、前記クラスタイオンの注入された領域の選択
    的な除去が、リン酸溶液中でのウェットエッチングで行
    われることを特徴とする請求項１記載の半導体装置の製
    造方法。
  3. 【請求項３】 前記クラスタイオンを構成する元素がア
    ルゴンであり、前記クラスタイオンの注入された領域の
    選択的な除去が、前記クラスタイオンの注入後の前記第
    １の導電体膜の表面を酸化する工程と、前記酸化工程後
    の弗酸溶液中でのウェットエッチング工程とで行われる
    ことを特徴とする請求項１記載の半導体装置の製造方
    法。
  4. 【請求項４】 前記下部電極を構成する第１の導電体膜
    が多結晶シリコン膜あるいは白金薄膜であることを特徴
    とする請求項１、請求項２または請求項３記載の半導体
    装置の製造方法。
  5. 【請求項５】 前記誘電体膜としてシリコン窒化膜、タ
    ンタル酸化膜あるいはチタン酸ストロンチウム膜あるい
    はチタン酸バリウムストロンチウム膜を使用することを
    特徴とする請求項１から請求項４のうち１つの請求項に
    記載の半導体装置の製造方法。
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