JP3050989B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JP3050989B2 JP3050989B2 JP4083936A JP8393692A JP3050989B2 JP 3050989 B2 JP3050989 B2 JP 3050989B2 JP 4083936 A JP4083936 A JP 4083936A JP 8393692 A JP8393692 A JP 8393692A JP 3050989 B2 JP3050989 B2 JP 3050989B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体素子の、特にＤ
ＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ：ダイナミック・ランダム・アクセス・
メモリー）のメモリセルの製造方法に関するものであ
る。
ＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ：ダイナミック・ランダム・アクセス・
メモリー）のメモリセルの製造方法に関するものであ
る。
【０００２】
【従来の技術】従来ＤＲＡＭのメモリセルの構造は、Ｎ
ｏｖｅｌ Ｈｉｇｈ Ｄｅｎｓｉｔｙ，Ｓｔａｃｋｅｄ
Ｃａｐａｃｉｔｏｒ ＭＯＳ ＲＡＭ（ノブルハイデ
ンシティ，スタックトキャパシターモスラム），Ｊａｐ
ａｎｅｓｅ Ｊｏｕｒｎａｌｏｆ Ａｐｐｌｉｅｄ Ｐ
ｈｙｓｉｃｓ（ジャパニーズ・ジャーナル・オブ・アプ
ライド・フィジクス）Ｖｏｌ．１８（１９７９）１８−
１，ＰＰ３５−４２に開示されるスタック型構造のもの
がある。図４は従来のスタック型メモリセルの断面を示
す図であり、以下その製造方法を略述する。
ｏｖｅｌ Ｈｉｇｈ Ｄｅｎｓｉｔｙ，Ｓｔａｃｋｅｄ
Ｃａｐａｃｉｔｏｒ ＭＯＳ ＲＡＭ（ノブルハイデ
ンシティ，スタックトキャパシターモスラム），Ｊａｐ
ａｎｅｓｅ Ｊｏｕｒｎａｌｏｆ Ａｐｐｌｉｅｄ Ｐ
ｈｙｓｉｃｓ（ジャパニーズ・ジャーナル・オブ・アプ
ライド・フィジクス）Ｖｏｌ．１８（１９７９）１８−
１，ＰＰ３５−４２に開示されるスタック型構造のもの
がある。図４は従来のスタック型メモリセルの断面を示
す図であり、以下その製造方法を略述する。
【０００３】まずＰ型シリコン基板１に素子分離領域を
形成するための、チャネルストップ用の不純物の注入さ
れたＰ+ 領域２とフィールド酸化膜３を形成する。次に
ゲート酸化膜４とリンがドープされたゲート電極５を形
成する。パターニングされたゲート電極５をマスクにソ
ース／ドレイン６形成用のヒ素を不純物として注入す
る。
形成するための、チャネルストップ用の不純物の注入さ
れたＰ+ 領域２とフィールド酸化膜３を形成する。次に
ゲート酸化膜４とリンがドープされたゲート電極５を形
成する。パターニングされたゲート電極５をマスクにソ
ース／ドレイン６形成用のヒ素を不純物として注入す
る。
【０００４】次に絶縁膜７をＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ケミカル・ベイ
パー・デポジション）法により形成する。この絶縁膜
に、公知のホトリソ／エッチング技術を用いてコンタク
ト８を設ける。次に多結晶シリコン９をＣＶＤ法により
形成した後、不純物としてヒ素をイオン注入し９００
℃、Ｎ2 雰囲気中でアニールを行ない多結晶シリコン９
に導電性をもたせる。そして、この多結晶シリコン９を
パターニングすることによりキャパシターの下部電極を
形成する。
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ケミカル・ベイ
パー・デポジション）法により形成する。この絶縁膜
に、公知のホトリソ／エッチング技術を用いてコンタク
ト８を設ける。次に多結晶シリコン９をＣＶＤ法により
形成した後、不純物としてヒ素をイオン注入し９００
℃、Ｎ2 雰囲気中でアニールを行ない多結晶シリコン９
に導電性をもたせる。そして、この多結晶シリコン９を
パターニングすることによりキャパシターの下部電極を
形成する。
【０００５】次にＣＶＤ法により薄いシリコン窒化膜
（Ｓｉ3 Ｎ4 ）を全面に形成する（図示せず）。そして
多結晶シリコン１０をＣＶＤ法により形成し、ＰＯＣｌ
3 によるリン拡散を行ない多結晶シリコン１０に導電性
をもたせる。この多結晶シリコンをパターニングしてキ
ャパシターの上部電極を形成する。次にＢＰＳＧ膜（絶
縁膜）１１をＣＶＤ法により形成し、データ引き出し用
のビット線と接続するためのコンタクト１２を、公知の
ホトリソ／エッチング技術を用いて開孔する。最後に導
電性薄膜１３ＢＰＳＧ膜（絶縁膜）１４を形成し、スタ
ック型ＤＲＡＭメモリセルが構築される。
（Ｓｉ3 Ｎ4 ）を全面に形成する（図示せず）。そして
多結晶シリコン１０をＣＶＤ法により形成し、ＰＯＣｌ
3 によるリン拡散を行ない多結晶シリコン１０に導電性
をもたせる。この多結晶シリコンをパターニングしてキ
ャパシターの上部電極を形成する。次にＢＰＳＧ膜（絶
縁膜）１１をＣＶＤ法により形成し、データ引き出し用
のビット線と接続するためのコンタクト１２を、公知の
ホトリソ／エッチング技術を用いて開孔する。最後に導
電性薄膜１３ＢＰＳＧ膜（絶縁膜）１４を形成し、スタ
ック型ＤＲＡＭメモリセルが構築される。
【０００６】
【発明が解決しようとする課題】しかしながら、上記構
成の装置では、高集積度化高密度化が進み、メモリ容量
が１Ｍ（メガ）ｂｉｔ、４Ｍｂｉｔ、１６Ｍｂｉｔと大
きくなるに従って１ｂｉｔ当りの面積が小さくなる。そ
の結果として、キャパシターの面積も小さくなり、蓄積
される電荷量（Ｃｓ）も小さくなり誤動作の原因となっ
たり、デバイス全体の信頼性をそこなうなどの問題点が
あった。
成の装置では、高集積度化高密度化が進み、メモリ容量
が１Ｍ（メガ）ｂｉｔ、４Ｍｂｉｔ、１６Ｍｂｉｔと大
きくなるに従って１ｂｉｔ当りの面積が小さくなる。そ
の結果として、キャパシターの面積も小さくなり、蓄積
される電荷量（Ｃｓ）も小さくなり誤動作の原因となっ
たり、デバイス全体の信頼性をそこなうなどの問題点が
あった。
【０００７】
【課題を解決するための手段】この発明は、以上述べた
デバイスの高密度化に伴なう１ｂｉｔ当りのセル面積、
すなわちキャパシター面積の減少に伴う蓄積される電荷
量の減少と、それによる誤動作や信頼性の低下という問
題点を除去するためキャパシター下部電極を形成後、そ
の表面に窒素イオンを注入し、その表面を窒化シリコン
に改質した後、その窒化シリコンをエッチング除去する
ことによりキャパシタ下部電極表面に凹凸を設け表面積
を増大するようにしたものである。
デバイスの高密度化に伴なう１ｂｉｔ当りのセル面積、
すなわちキャパシター面積の減少に伴う蓄積される電荷
量の減少と、それによる誤動作や信頼性の低下という問
題点を除去するためキャパシター下部電極を形成後、そ
の表面に窒素イオンを注入し、その表面を窒化シリコン
に改質した後、その窒化シリコンをエッチング除去する
ことによりキャパシタ下部電極表面に凹凸を設け表面積
を増大するようにしたものである。
【０００８】
【作用】この発明によれば、半導体素子の製造方法にお
いて、以上のような工程を導入したので、多結晶シリコ
ンからなるキャパシターの下部電極が凹凸をもつ粗面と
なるため表面積が大きくなり蓄積される電荷量が大きく
なり、従って、前記問題点を除去できる。
いて、以上のような工程を導入したので、多結晶シリコ
ンからなるキャパシターの下部電極が凹凸をもつ粗面と
なるため表面積が大きくなり蓄積される電荷量が大きく
なり、従って、前記問題点を除去できる。
【０００９】
【実施例】図１（ａ）〜（ｄ），図２（ｅ）（ｆ）は、
本発明の第１の実施例を示す工程断面図である。以下図
面を用いて説明する。
本発明の第１の実施例を示す工程断面図である。以下図
面を用いて説明する。
【００１０】まずＰ型シリコン基体１０１上にＬＯＣＯ
Ｓ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ）法を用いて反転防止用のＰ+ 拡散層１０２と、
素子分離領域のフィールド酸化膜１０３を５０００Å程
度形成する。次にゲート酸化膜１０４を２００Å、ゲー
ト電極１０５を３０００Å形成しパターニングを行な
う。ＬＤＤ構造のトランジスタを例にとると、この後Ｎ
- 層形成のため、必要に応じてレジストパターニングを
行ないリンを不純物として注入する。次に絶縁膜を全面
に形成し、異方性エッチングを行なうことによりサイド
ウォールを形成する。必要に応じてレジストパターニン
グを行ない、ソース／ドレイン１０６形成の為にヒ素を
イオン注入し図１（ａ）の如き構造を得る。
Ｓ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ）法を用いて反転防止用のＰ+ 拡散層１０２と、
素子分離領域のフィールド酸化膜１０３を５０００Å程
度形成する。次にゲート酸化膜１０４を２００Å、ゲー
ト電極１０５を３０００Å形成しパターニングを行な
う。ＬＤＤ構造のトランジスタを例にとると、この後Ｎ
- 層形成のため、必要に応じてレジストパターニングを
行ないリンを不純物として注入する。次に絶縁膜を全面
に形成し、異方性エッチングを行なうことによりサイド
ウォールを形成する。必要に応じてレジストパターニン
グを行ない、ソース／ドレイン１０６形成の為にヒ素を
イオン注入し図１（ａ）の如き構造を得る。
【００１１】次にＣＶＤ法により絶縁膜１０７を２００
０Å形成し通常のホトリソ／エッチング技術を用いてコ
ンタクト１０８を形成する。続いて、ＣＶＤ法により多
結晶シリコン１０９を２０００Å形成する。次に多結晶
シリコン１０９に、ヒ素を不純物として５０ｋｅＶ，５
Ｅ１５ｉｏｎｓ／cm2 の条件で注入し、この後９００
℃，Ｎ2 雰囲気中で熱処理を行ない図１（ｂ）の如き構
造を得る。
０Å形成し通常のホトリソ／エッチング技術を用いてコ
ンタクト１０８を形成する。続いて、ＣＶＤ法により多
結晶シリコン１０９を２０００Å形成する。次に多結晶
シリコン１０９に、ヒ素を不純物として５０ｋｅＶ，５
Ｅ１５ｉｏｎｓ／cm2 の条件で注入し、この後９００
℃，Ｎ2 雰囲気中で熱処理を行ない図１（ｂ）の如き構
造を得る。
【００１２】次にＮ+ イオンを２０ＫｅＶ，５Ｅ１７ｉ
ｏｎｓ／cm2 の条件で注入し多結晶シリコン１０９の表
面層を窒化シリコン（ＳｉX ＮY ）１０９（ａ）に改質
する。この時のイオンはＮ2 + であってもかまわない。
また、窒素イオンは注入のみでＳｉ原子と結合しやすく
ほぼ化学量論的な組成に近づいているので熱処理をあえ
て行なう必要はない。但し、この窒化シリコン（ＳｉX
ＮY ）１０９（ａ）は膜厚及び組成が均一ではない。以
上により図１（ｃ）の如き構造を得る。
ｏｎｓ／cm2 の条件で注入し多結晶シリコン１０９の表
面層を窒化シリコン（ＳｉX ＮY ）１０９（ａ）に改質
する。この時のイオンはＮ2 + であってもかまわない。
また、窒素イオンは注入のみでＳｉ原子と結合しやすく
ほぼ化学量論的な組成に近づいているので熱処理をあえ
て行なう必要はない。但し、この窒化シリコン（ＳｉX
ＮY ）１０９（ａ）は膜厚及び組成が均一ではない。以
上により図１（ｃ）の如き構造を得る。
【００１３】次に、リン酸（Ｈ3 ＰＯ4 ）などのウェッ
トエッチングもしくはドライエッチングを用いて膜厚及
び組成の不均一なシリコン窒化膜１０９（ａ）をエッチ
ング除去すると、多結晶シリコン１０９の表面は凹凸の
ある粗面１０９（ｂ）となり図１（ｄ）の如くなる。
トエッチングもしくはドライエッチングを用いて膜厚及
び組成の不均一なシリコン窒化膜１０９（ａ）をエッチ
ング除去すると、多結晶シリコン１０９の表面は凹凸の
ある粗面１０９（ｂ）となり図１（ｄ）の如くなる。
【００１４】次に、公知のホトリソ／エッチング技術を
用いて、粗面１０９（ｂ）をもつ多結晶シリコン１０９
をパターニングする。図２（ｅ）。
用いて、粗面１０９（ｂ）をもつ多結晶シリコン１０９
をパターニングする。図２（ｅ）。
【００１５】次に、キャパシター形成用の図示しない絶
縁膜、例えばＳｉ3 Ｎ4 などの窒化膜をＣＶＤ法により
形成する。その後、キャパシターの上部電極として多結
晶シリコン１１０をＣＶＤ法により３０００Å程度形成
し、ＰＯＣｌ3 をソースとする熱拡散によりリンをドー
プして導電性を持たせ、ホトリソ／エッチングによりパ
ターニングする。そして層間絶縁膜としてＢＰＳＧ膜１
１１をＣＶＤ法により５０００Å程度形成し、ホトリソ
／エッチング技術によりコンタクト１１２を開口する。
その後、多結晶シリコンやＷ（タングステン）、又はＡ
ｌ（アルミ）合金などの導電性薄膜１１３を形成し、こ
れをホトリソ／エッチング技術によりパターニングす
る。次に絶縁膜としてＢＰＳＧ膜１１４をＣＶＤ法によ
り５０００Å程度形成し図２（ｆ）の如きメモリセルの
構造が完成する。以上の実施例では、多結晶シリコン１
０９にヒ素を注入して熱処理したあと窒素をイオン注入
しているが、多結晶シリコンにヒ素を注入し続いて窒素
をイオン注入し、その後熱処理を行なうことも可能であ
る。
縁膜、例えばＳｉ3 Ｎ4 などの窒化膜をＣＶＤ法により
形成する。その後、キャパシターの上部電極として多結
晶シリコン１１０をＣＶＤ法により３０００Å程度形成
し、ＰＯＣｌ3 をソースとする熱拡散によりリンをドー
プして導電性を持たせ、ホトリソ／エッチングによりパ
ターニングする。そして層間絶縁膜としてＢＰＳＧ膜１
１１をＣＶＤ法により５０００Å程度形成し、ホトリソ
／エッチング技術によりコンタクト１１２を開口する。
その後、多結晶シリコンやＷ（タングステン）、又はＡ
ｌ（アルミ）合金などの導電性薄膜１１３を形成し、こ
れをホトリソ／エッチング技術によりパターニングす
る。次に絶縁膜としてＢＰＳＧ膜１１４をＣＶＤ法によ
り５０００Å程度形成し図２（ｆ）の如きメモリセルの
構造が完成する。以上の実施例では、多結晶シリコン１
０９にヒ素を注入して熱処理したあと窒素をイオン注入
しているが、多結晶シリコンにヒ素を注入し続いて窒素
をイオン注入し、その後熱処理を行なうことも可能であ
る。
【００１６】また図３は本発明の第２の実施例を示す断
面図である。下部電極１０９をパターニングしたあと窒
素をイオン注入した例であり、改質されたシリコン窒化
膜１０９（ａ）をエッチング除去した後は第１の実施例
と同様である。
面図である。下部電極１０９をパターニングしたあと窒
素をイオン注入した例であり、改質されたシリコン窒化
膜１０９（ａ）をエッチング除去した後は第１の実施例
と同様である。
【００１７】
【発明の効果】以上、詳細に説明したようにこの発明に
よれば、キャパシターの下部電極となる多結晶シリコン
の表面層に窒素をイオン注入しシリコン窒化膜を形成し
た後、このシリコン窒化膜をエッチング除去することに
より下部電極を粗面とし表面積を拡大するようにしたの
で、チップサイズの増大をもたらすキャパシターの平面
面積の拡大や、信頼性の低下を招くキャパシター絶縁膜
の薄膜化をすることなくキャパシターを構成することが
可能となる。
よれば、キャパシターの下部電極となる多結晶シリコン
の表面層に窒素をイオン注入しシリコン窒化膜を形成し
た後、このシリコン窒化膜をエッチング除去することに
より下部電極を粗面とし表面積を拡大するようにしたの
で、チップサイズの増大をもたらすキャパシターの平面
面積の拡大や、信頼性の低下を招くキャパシター絶縁膜
の薄膜化をすることなくキャパシターを構成することが
可能となる。
【図１】本発明の第１の実施例を示す工程断面図（１）
【図２】本発明の第１の実施例を示す工程断面図（２）
【図３】本発明の第２の実施例を示す断面図
【図４】従来のメモリセルの断面図
１，１０１ Ｐ型シリコン基体 ２，１０２ Ｐ+ 拡散層 ３，１０３ フィールド酸化膜 ４，１０４ ゲート酸化膜 ５，１０５ ゲート電極 ６，１０６ ソース／ドレイン領域 ７，１０７ 絶縁膜 ８，１２，１０８，１１２ コンタクト ９，１０，１０９，１１０ 多結晶シリコン １０９（ａ） 改質された窒化膜 １０９（ｂ） 凹凸のある粗面 １１，１４，１１１，１１４ ＢＰＳＧ膜 １３，１１３ 導電性薄膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/265 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (1)
- 【請求項１】 誘電体薄膜をはさんで上下に導電性多結
晶シリコン膜を有するキャパシターの形成において、 下部の導電性多結晶シリコン膜を形成する工程と、 前記下部の導電性多結晶シリコン膜の表層に窒素イオン
を注入して、その表面をシリコン窒化膜に改質する工程
と、 前記改質されたシリコン窒化膜をエッチング除去する工
程と、 前記下部の導電性多結晶シリコン膜上に誘電体薄膜を形
成する工程と、 前記誘電体薄膜上に上部の導電性多結晶シリコン膜を形
成する工程、とを順次施すことを特徴とする半導体素子
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4083936A JP3050989B2 (ja) | 1992-04-06 | 1992-04-06 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4083936A JP3050989B2 (ja) | 1992-04-06 | 1992-04-06 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291523A JPH05291523A (ja) | 1993-11-05 |
| JP3050989B2 true JP3050989B2 (ja) | 2000-06-12 |
Family
ID=13816482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4083936A Expired - Fee Related JP3050989B2 (ja) | 1992-04-06 | 1992-04-06 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3050989B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2917894B2 (ja) * | 1996-02-28 | 1999-07-12 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-04-06 JP JP4083936A patent/JP3050989B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05291523A (ja) | 1993-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000314 |
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