JP2783574B2

JP2783574B2 - 半導体装置の製造方法

Info

Publication number: JP2783574B2
Application number: JP1031087A
Authority: JP
Inventors: 彰西山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-12-13
Filing date: 1989-02-13
Publication date: 1998-08-06
Anticipated expiration: 2013-08-06
Also published as: JPH02275662A

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、溝掘り型キャパシタを持つメモリセルを有
する半導体装置とその製造方法及び素子分離領域を有す
る半導体装置の製造方法に関する。

（従来の技術）半導体装置の高集積化は目覚ましいものがある。例え
ば、特に１トランジスタ/1キャパシタ構造のメモリセル
を持つダイナミック型記憶装置（DRAM）では、メモリセ
ル構造の改良と微細加工技術の進歩により、4MビットDR
AMが実用段階に入り、16MビットDRAMの開発が各社で行
われている。

この様な高集積化DRAMでは、素子寸法の微細化による
メモリ・キャパシタの容量低下を補償しなければならな
い。そのため、半導体基板に溝を掘ってその内壁面を利
用してキャパシタ面積を大きく保つ、所謂溝掘り型キャ
パシタ構造の採用が必須となる。しかしながらこの溝掘
り型キャパシタ構造には、次に述べるような大きい問題
がある。

第１の問題は、溝の上部および底部の角部でキャパシ
タ絶縁膜の耐圧が低くなり、またこの部分でリーク電流
が増大することである。微細な溝を半導体基板に形成す
るには通常、反応性イオンエッチング法等の異方性ドラ
イエッチング法を用いるが、この方法で形成される溝
は、ほぼ垂直側壁を有し、上部および底部の角の曲率が
極めて小さいものとなる。その結果これらの部分には電
解が集中し易くなるからである。その対策の一つとし
て、溝を形成した後のその角部を丸める処理を行うこと
が提案されている。具体的には、高温酸化を行って角部
を丸めるというものである。しかしながらこの丸め酸化
は、1000〜1100℃という高温を用いないと効果が得られ
ない。この様な高温の酸化を行うと、基板に反りが生じ
たり、内部応力が発生する。また、既に形成されている
不純物層がある場合には、大きい不純物の再拡散が生じ
るという問題もある。

第２の問題は、キャパシタ溝がほぼ垂直側壁を持って
形成されるため、その側壁に記憶ノードとなる不純物拡
散層を形成することが難しいことである。この様な垂直
側壁に不純物層を形成する方法として、斜めイオン注入
という方法があるが、微細寸法の深い溝の内壁に均一に
不純物をイオン注入することは極めて困難である。これ
に対する対策としては、固相拡散法がある。例えば、溝
が形成された基板にAsを含むSiO₂膜（ヒ素ガラス膜）を
堆積し、そのガラス膜を不純物拡散源として熱処理によ
って拡散層を内壁に形成することができる。しかしこの
方法も、1000℃以上という高温を必要とし、基板の反り
やストレス、また既に形成されている不純物層の不純物
の再拡散が問題となる。

また、半導体装置の高集積化にとって個々の素子の微
細化は必須の要素となるが、一方でその素子間を電気的
に絶縁する部分も同時に微細化していかないと集積度が
上がらない。そこでSiに深い溝を掘り、そこに絶縁物を
埋め込むトレンチ型素子分離構造が検討されている。こ
の構造によればわずかなSiの表面積を消費するだけで良
好な素子間の絶縁が得られる。

第７図に従来のトレンチ型素子分離領域を有する半導
体装置の製造方法の断面図を示す。

Ｐ型シリコン基板81上に第１のSiO₂膜82を熱酸化で形
成し、その上に6000Åの第１のSi窒化膜83をCVD法によ
り堆積させる。（第７図（ａ））次に、この第１のSiO₂膜82と第１のSi窒化膜83の一部
をフォトリソグラフィ法を用いて除去する。次に、第２
のSi窒化膜による側壁絶縁膜84を窒化膜のウエハ全面CV
D、異方性エッチングにより幅3000Åで形成する。（第
７図（ｂ））次に、この側壁絶縁膜84をマスクにして、Si基板81の
反応性イオンエッチングを行ない、深さ１μｍの溝85を
形成する。更に、側壁絶縁膜84を除去する。（第７図
（ｃ））次に、水素燃焼酸化により4000Åの第２のSiO₂膜85を
形成する。更に、この溝85の残りの隙間をSiO₂膜のCVD
あるいは、多結晶シリコン膜のCVDにより埋め込む。
（第７図（ｄ））以上の様にして形成されたトレンチ型素子分離領域を
有する半導体装置においては、水素燃焼酸化時に溝85の
凸部86、あるいは凹部87において酸化膜形成時の応力印
加のために欠陥が入り、素子の電気絶縁特性が劣化する
という問題があった。この欠陥を誘起しない様に、溝85
の凹凸部の丸め酸化という方法が提案されている。これ
は、溝85を1000〜1100℃の高温において酸化するとその
凹凸部が丸まるという現象を利用したものであるが酸化
温度が非常に高いために基板が反ってしまいという問題
があった。

（発明が解決しようとする課題）以上のように、溝掘り型キャパシタを持つDRAMでは、
溝上部および底部の角部での電界集中により素子の信頼
性が低下し、また溝内壁への不純物導入が難しい、とい
った問題があり、従来これを解決する有効な対策もなか
った。

また、トレンチ型素子分離領域を有する半導体装置の
製造方法では、溝の部分にSiO₂膜を形成する場合に、溝
の凹凸部に欠陥が入り、半導体装置で電気的絶縁特性が
劣化するという問題があった。

本発明は、上記のような問題を解決したり溝掘り型キ
ャパシタを持つDRAMとその製造方法及びトレンチ型素子
分離領域を有する半導体装置の製造方法を提供すること
を目的とする。

〔発明の構成〕

（課題を解決するための手段）本発明は、DRAMのキャパシタを、半導体基板に形成さ
れた溝の内壁に接して配設された金属シリサイド膜を記
憶ノード（電荷蓄積領域）とし、この記憶ノードにキャ
パシタ絶縁膜を介して対向するキャパシタ電極を溝に埋
込んで構成したことを特徴とする。

本発明はまた、DRAMのキャパシタを、半導体基板に形
成された溝の内壁に沿って形成された基板と逆導電型の
不純物層と、この不純物層に接して配設された金属シリ
サイド膜を記憶ノードとし、この記憶ノードにキャパシ
タ絶縁膜を介して対向するキャパシタ電極を溝に埋込ん
で構成したことを特徴とする。

本発明はまた、その様なDRAMのキャパシタ形成工程と
して、半導体基板に溝を形成する工程、溝の形成された
基板上の金属膜を堆積する工程、熱処理を行ってその金
属膜と基板との反応により金属シリサイド膜を形成する
工程、この金属シリサイド膜表面にキャパシタ絶縁膜を
形成する工程、およびこのキャパシタ絶縁膜を介して金
属シリサイド膜に対向するようにキャパシタ電極を溝に
埋込み形成する工程、を有することを特徴とする。

本発明はまた、トレンチ型素子分離領域を有する半導
体装置の製造方法において、半導体基板の素子分離領域
に溝を形成する工程と、この形成された溝に金属膜を堆
積し、熱処理を行なってこの金属膜と前記半導体基板の
反応により金属シリサイド膜を形成する工程と、この金
属シリサイド膜を除去した後、前記素子分離領域に形成
された溝に絶縁膜を埋め込む工程とを有することを特徴
とする半導体装置の製造方法を提供する。

（作用） DRAMの記憶ノードである溝掘り型キャパシタの電荷蓄
積層を金属シリサイド膜で構成すると、これを金属膜を
形成して熱処理により基板と反応させてシリサイドを得
るという工程で、溝の角部の丸め効果が得られる。しか
もこの反応は、従来の丸め酸化と異なり、900℃程度の
比較的低温で可能であり、基板の反りや不純物再拡散等
が抑制される。また、金属シリサイド膜を不純物拡散層
の代わりに電荷蓄積層として用いれば、狭く深い溝の内
壁に均一に不純物拡散層を形成する必要がなく、容易に
溝周辺に均一な電荷蓄積層を形成することができる。

金属シリサイドのみで記憶ノードを構成した場合に
は、記憶ノードと基板の電気的分離はその間に形成され
るショットキー障壁による。これを、通常のようなpn接
合分離とするためには、記憶ノードを金属シリサイド膜
と不純物拡散層の組合わせとする。この構造も、シリサ
イド化に基板との反応を利用すれば、効果的に角部の丸
めができる。また金属シリサイド膜は一般にヒ素ガラス
膜等に比べ不純物の拡散速度が大きいため、これに不純
物をイオン注入して熱処理することによって、ヒ素ガラ
ス膜等を用いた従来法に比べてやはり低温で容易に垂直
側壁を持つ溝に不純物拡散層を形成することができる。
従ってこの構造の場合、金属膜の形成と熱処理という２
工程によらず、CVD法あるいはスパッタ法等で最初から
シリサイド膜として形成した場合にも、有効である。

本発明の方法によれば、溝が形成された基板に金属膜
を堆積し、その後熱処理して基板との反応により記憶ノ
ードとなる金属シリサイド膜を形成する。従って既に述
べたように、高温処理を用いることなく溝の角部の丸め
効果が得られる。また、この方法において金属シリサイ
ド膜に不純物を導入して熱処理することにより、やはり
低温で溝内壁に均一に不純物拡散層を形成することがで
きる。このような工程で不純物拡散層を形成する場合に
は、不純物拡散層のみで記憶ノードとなり得るから、そ
の後金属シリサイド膜は除去してもよく、そうしても効
果は変わらない。

また、本発明のトレンチ型素子分離領域を有する半導
体装置の製造方法によれば800〜900℃という比較的低温
で溝の凹凸部を丸めることができ、丸め酸化を用いた場
合の様な基板の反りを起こさせることがなくなる。よっ
て、半導体装置において、良好が素子分離特性を得るこ
とができる。

（実施例）以下、本発明の実施例を図面を参照して説明する。

第１図は、一実施例によるDRAMのキャパシタ部分の製
造工程である。ｐ型Si基板11に反応性イオンエッチング
法によってキャパシタ用の溝12を形成し、その後全面に
CVD法によりTi膜13を堆積する（ａ）。Ti膜13は例え
ば、1000Å程度とする。その後、窒素雰囲気中で900
℃、30分のランプ・アニールを行い、Ti膜13を基板11と
反応させてTiSi₂膜14を形成する（ｂ）。この短時間熱
処理で、溝12の上部角部Ａでは平坦部に比べてSiが多く
消費される結果、この角部Ａに丸みがつく。また底部角
部Ｂでは逆に平坦部に比べて消費されるSiが少ない結
果、やはり丸みがつく。形成されたTiSi₂膜14上には、
雰囲気中の窒素との反応でTiN膜15が形成される。そこ
で次に、熱した過酸化水素水により処理してこのTiN膜1
5を除去する（ｃ）。以上により、記憶ノードとして用
いられるTiSi₂膜の形成工程が終わる。

その後、酸素雰囲気中で900℃,30分の熱処理を行うこ
とにより、TiSi₂膜15の表面にキャパシタ絶縁膜となる
酸化膜16を形成する（ｄ）。この酸化膜16の膜厚は例え
ば、100Å程度とする。次いで全面にCVD法により多結晶
シリコン膜を堆積し、POCl₃雰囲気中で900℃、30分の熱
処理を行って多結晶シリコン膜中にリンを拡散させる。
そして通常のリソグラフィ技術によりこれをパターン形
成して、複数のメモリセルに互って連続的に配設される
プレート電極としてのキャパシタ電極17を形成する
（ｅ）。このキャパシタ電極17は酸化膜16を介してTiSi
₂膜14に対向している。

この実施例のキャパシタ構造では、記憶ノードとして
金属シリサイド膜を用いており、その製造工程で溝の角
部が間埋められているため、電界集中による特性劣化が
抑制される。また、記憶ノードとして不純物拡散層を用
いていないから、斜めイオン注入といった制御性の悪い
方法が必要なく、均一性に優れた記憶ノード層が得られ
る。しかも、形成工程で用いる熱処理は全て900℃程度
という低温であって、基板の反りやストレスが少なく、
信頼性の高いDRAMが得られる。更にこの実施例の方法で
は、基板との反応によりシリサイド膜を形成しているか
ら、溝形成工程で生じた溝内壁面のダメージ層がシリサ
イド膜内部に取込まれる。このことも、優れた素子特性
を得る上で大きい効果をもたらす。

上記実施例では、Ti膜の堆積にCVD法を用いたが、こ
れはスパッタ法等他の方法を用いることもできる。また
Tiと基板の反応を短時間ランプ加熱により行ったが、こ
れを電気炉の熱処理で代用することも可能である。反応
中の雰囲気としても、窒素のほか、Tiを酸化させないも
の例えばAr雰囲気や真空を用いるそとができる。

第２図は、他の実施例によるDRAMのキャパシタ部分の
製造工程を示す。先の実施例と同様にｐ型Si基板21に反
応性イオンエッチング法により溝22を形成した後、この
実施例ではCVD法によってTiSi₂膜23を堆積する（ａ）。
その後、酸素雰囲気中で900℃,30分の熱処理を行ってキ
ャパシタ絶縁膜となる約100Åの酸化膜24を形成する
（ｂ）。そして先の実施例と同様にして、多結晶シリコ
ン膜によるキャパシタ電極25を形成する（ｃ）。

この実施例では、記憶ノードとしての金属シリサイド
膜を最初からシリサイド膜として形成しているため、丸
め効果は殆ど得られない。しかし、難しい斜めイオン注
入等の不純物形成工程が要らず、均一性に優れた記憶ノ
ードが容易に得られること、高温熱処理工程を必要とせ
ず信頼性の高いDRAMが得られること、等の効果は先の実
施例と変わらない。

以上においては、溝内壁に接して形成されたシリサイ
ド膜のみを記憶ノードとして用いる実施例を説明した。
次にシリサイド膜と不純物拡散層の両者で記憶ノードを
構成する実施例を説明する。

第３図は、その様な実施例によるDRAMのキャパシタ部
分の製造工程を示す。ｐ型Si基板31に反応性イオンエッ
チング法により溝32を形成した後、基板全面にCVD法に
よりTi膜33を約1000Å堆積する（ａ）。次いで窒素雰囲
気中で900℃,30分の短時間ランプ加熱を行って基板31と
Ti膜33を反応させてTiSi₂膜34を形成する。このときTiS
i₂膜34表面にはTiN膜35が形成される（ｂ）。この熱工
程で、溝32のコーナーの角が効果的に丸められる。その
後、熱した過酸化水素水を用いてTiN膜35を除去した
後、図示しないが必要なフォトレジスト・マスクを形成
して、キャパシタ形成領域にAsを斜めイオン注入する
（ｃ）。イオン注入条件は例えば、加速電圧60keV、ド
ーズ量１×10¹⁶/cm²とする。イオン注入方向と基板のな
す角は例えば７゜とし、このイオン注入の間基板を回転
させる。

その後、酸素雰囲気中で900℃,60分の熱処理を行い、
続いて窒素雰囲気中で900℃,60分の熱処理を行って、Ti
Si₂膜34中のAsを基板31に拡散させてｎ型層37を形成す
る（ｄ）。このときTiSi₂膜34の表面には、キャパシタ
絶縁膜として約100ÅのSiO₂膜36が形成される。その
後、CVD法により多結晶シリコン膜を堆積し、POCl₃雰囲
気中で900℃,30分の熱処理を行って多結晶シリコン膜中
にリンを拡散させた後、リソグラフィ技術により多結晶
シリコン膜をパターニングしてキャパシタ電極38を溝内
に一部埋め込まれるように形成する（ｅ）。

この実施例でも、第１図の実施例と同様にシリサイド
膜形成の工程で従来の丸め酸化に比べて低い温度で溝コ
ーナーを丸めることができる。またこの実施例では、イ
オン注入によりシリサイド膜にAsを導入し、これを基板
に拡散させてｎ型層37を形成しているが、シリサイド膜
での拡散係数はヒ素ガラス膜に比べて速く、従って溝内
壁に均一性よくｎ型層34を形成することができる。更に
この実施例では、ｎ型層37とその表面に配設されたシリ
サイド膜34の二層構造で記憶ノードが構成されるため、
記憶ノードと基板との分離はpn接合となる。従ってショ
ットキー障壁を利用するシリサイド膜のみの先の実施例
に比べてリーク電流の少ない安定した特性が得られる。

なお第１図の実施例の場合と同様、Ti膜形成法として
スパッタ法等他の膜形成法を用いること、Ti膜と基板と
の反応のための熱処理をランプ加熱に代って電気炉加熱
を用いること、反応中の雰囲気としてAr或いは真空を用
いること、等の変形が可能である。また、シリサイド膜
への不純物導入は、シリサイド膜形成後のイオン注入に
限らず、Ti膜形成の際に同時に導入するようにすること
もできる。

ここまでの実施例では、シリサイド膜は単独でまたは
不純物層と組合わせて記憶ノードとして用いた。しか
し、シリサイド膜は最終的には除去しても、溝コーナー
の丸め或いは不純物拡散の手段として十分に意味があ
る。その様な実施例を次に説明する。

第４図は、その様な実施例のDRAMのキャパシタ部分の
製造工程を示す。第３図の実施例と同様にして、ｐ型Si
基板41に反応性イオンエッチングにより溝42を形成し、
全面にTi膜を堆積して、これを基板と反応させてTiSi₂
膜42を形成する（ａ）。その後、やはり第３図の実施例
と同様にしてTiSi₂膜43中にAsを導入し、これを基板41
に拡散させてｎ型層45を形成する（ｂ）。その後、100
倍に希釈したフッ酸溶液で10分間処理することにより、
表面に形成されたSiO₂膜44とともにTiSi₂膜43を除去す
る（ｃ）。そして酸素雰囲気中で900℃,20分の熱処理に
よりｎ型層45の表面にキャパシタ絶縁膜となるSiO₂膜46
を形成し（ｄ）、最後に多結晶シリコ膜によるキャパシ
タ電極47を埋込み形成する（ｅ）。

この実施例では、ｎ型層45のみが記憶ノードとなる点
で通常のDRAMのキャパシタ構造と結果的に同じになる
が、基板との反応を利用したシリサイド膜形成の工程で
溝の角部の丸めが効果的に行われ、しかもシリサイド膜
を拡散源として均一性よくｎ型層形成が行われるので、
従来より信頼性の高いDRAMが得られる。

第４図の実施例において、TiSi₂膜形成後、As導入前
にこのTiSi₂膜を除去してもよい。この場合、TiSi₂膜は
不純物拡散源としての働きはなくなるが、溝コーナーの
丸め効果が残る。

以上の実施例では、専らDRAMのキャパシタ部分につい
て説明した。実際のDRAMでは、メモリセルは一個のキャ
パシタと一個のMOSトランジスタにより構成され、また
センスアンプや周辺回路にはCMOS回路が用いられる。こ
れらを考慮した具体的な実施例を次に説明する。

第５図は、その様な実施例のDRAMの製造工程を示す。
Si基板51に先ず、必要なｐ型ウェル52、ｎ型ウェル53を
形成し、素子分離酸化膜54を形成した後、素子領域にゲ
ート酸化膜55を形成し、多結晶シリコン膜の堆積、パタ
ーニングよりゲート電極56を形成する。そして全面を15
00Å程度のCVD・SiO₂膜56で覆う（ａ）。ここでｐ型ウ
ェルを二つ示しているが、一方のｐ型ウェル52₁はメモ
リセル用であり、もう一方のｐ型ウェル52₂は、他のMOS
トランジスタ用である。この後、リソグラフィ技術を用
いてSiO₂膜57のキャパシタ形成領域に孔を開け、フォト
レジストを剥離して残ったSiO₂膜57をマスクとして反応
性イオンエッチングによりキャパシタ溝58を形成する
（ｂ）。そして残ったSiO₂膜57を反応性イオンエッチン
グ法により全面エッチングして、これをゲート電極56の
側壁にのみ残す（ｃ）。

その後、CVD法により全面にTi膜59を堆積する
（ｄ）。続いて窒素雰囲気中で700℃,30分のランプ加熱
処理を行ってTi膜と基板Siとを反応させ、未反応のTiお
よび雰囲気中の窒素と反応したTiNを熱した過酸化水素
水で除去する。これにより、溝58の内壁、MOSトランジ
スタのソース、ドレイン形成領域および多結晶シリコン
膜ゲート電極上にTiSi₂膜60が形成される（ｅ）。この
とき先の各実施例で説明したように、キャパシタの溝58
のコーナーは丸くなる。次に、DRAMセルのおよび周辺の
ｎチャネルMOSトランジスタ部分には、Asイオン注入
し、ｐチャネルMOSトランジスタ部分にはBF₂をイオン注
入する。ドーズ量はいずれも、５×10¹⁵/cm²程度とす
る。そして酸素雰囲気中で900℃,60分の熱処理を行い、
TiSi₂膜60からの拡散によって、メモリセルのキャパシ
タ領域およびｎチャネルMOSトランジスタのソース，ド
レイン領域にｎ型層62を形成し、ｐチャネルMOSトラン
ジスタのソース，ドレイン領域にｐ型層63を形成する
（ｆ）。このとき同時にTiSi₂膜60表面にはキャパシタ
絶縁膜となる酸化膜61が形成される。またこのとき、ｐ
チャネルMOSトランジスタのゲート電極56上のTiSi₂膜か
らはBF₂がゲート電極56に拡散するが、予めゲート電極
多結晶シリコン膜に10²¹/cm³程度の高濃度にｎ型不純物
を拡散しておけば、ゲート電極配線内に無用のpn接合が
形成されることは防止される。そして、CVDによりリン
を含む多結晶シリコン膜を堆積しこれをパターニングし
て、複数のメモリセルに連続するセルプレートとしての
キャパシタ電極64を一部溝内埋め込まれる状態で形成す
る（ｇ）。この後は図示しなが、全面をCVD絶縁膜で
覆い、コンタクト孔を開けてビット線等必要な配線を形
成してDRAMを完成する。

こうしてこの実施例によれば、信頼性に優れた微細寸
法の溝掘り型キャパシタ構造のメモリセルを持つDRAMを
得ることができる。またこの実施例によると、キャパシ
タの溝内壁にシリサイド膜を形成する工程で同時にMOS
トランジスタのソース，ドレイン領域およびゲート電極
領域にもシリサイド膜が形成される。これらは、ゲート
電極、特にセル・トランジスタのゲート電極により構成
されるワード線の低抵抗化およびソース，ドレインの寄
生抵抗の低減をもたらし、DRAMの動作速度向上が図られ
る。

以上の実施例では、シリサイド膜として専らTiSi₂膜
を用いたが、本発明はこれに限定されるものではなく、
WSi₂,MoSi₂,CoSi₂,NiSi₂,PtSi₂等他のシリサイドを利用
することが可能である。但し、材料を異ならせることに
より、基板との反応によるシリサイド化の熱処理条件や
その表面の酸化膜形成の条件は異なってくる。

第６図は、本発明のトレンチ型素子分離領域を有する
半導体装置の製造方法を示す断面図である。

ｐ型シリコン基板71に850℃の水素燃焼酸化により100
0Åの第１のSiO₂膜72を形成した後、CVD法により第１の
シリコン窒化膜73を6000Å堆積する。次にフォトリソグ
ラフィ法により、この第１のシリコン窒化膜73上に幅1.
6μｍのレジストパターンを形成する。更に、それをマ
スクにして第１のシリコン窒化膜73、第１のSiO₂膜72を
反応性イオンエッチングを用いてエッチングし、この後
レジストを除去する。（第６図（ａ））次に、全面に第２のシリコン窒化膜を3000Å堆積した
後、ウェハ全面のシリコン窒化膜を反応性イオンエッチ
ングを用いて、第１のシリコン窒化膜73、第１のSiO₂膜
72の溝の側面に3000Åの側壁74を形成する。次にこの第
２のシリコン窒化膜による側壁絶縁膜14をマスクにし
て、シリコンの反応性イオンエッチングを用いて、幅1.
0μm,深さ1.0μｍの溝75を形成する。（第６図（ｂ））次に、熱リン酸180℃で処理することにより側壁絶縁
膜14を除去する。次に、CVD法を用いて、Ti76を800Åウ
ェハ全面に堆積する。（第６図（ｃ））次に、窒素雰囲気中で900℃,30秒間の短時間ランプア
ニールすることにより、堆積させたTi76と基板シリコン
を反応させTiSi₂77を1300Å形成する。この反応により
シリコン溝の凹凸部は丸められる。この際、Ti76の表面
からはTiの窒化反応が進みTiNxが成長する。このTiNxを
熱した過酸化水素水で処理し除去する。（第６図
（ｄ））次に、このTiSi₂膜77を希弗酸（100:1）中で５分間処
理することにより除去した後、ｐ型シリコン基板71表面
に対し７゜傾けた方向からボロンを40keV,1×10¹⁴cm^-2
の条件でイオン注入し、素子分離間のｐ型拡散層78を溝
75周辺に形成する。このイオン注入は基板を回転させな
がら行うと溝75の側面に効率よくｐ型層を形成すること
ができる。（第６図（ｅ））次に、900℃の水素燃焼酸化をすることで溝75周辺に4
000Åの第２のSiO₂膜79を形成する。次に、第１の窒化
膜73を等方性エッチングにより除去する（第６図
（ｆ））次に、全面に減圧CVD法を用いて第３のSiO₂膜80を300
0Å堆積し、溝75を埋め込み、その後上面に形成されたS
iO₂膜を反応性イオンエッチングを用いて除去すること
により素子分離用溝を形成する。その後、この反応性イ
オンエッチングによる素子形成領域シリコンへのダメー
ジ、汚れについては、乾燥酸素雰囲気で900℃,30分間酸
化し、200ÅのSiO₂膜を一坦このシリコン上に形成して
から、希弗酸（100:1）中で４分間処理し除去する方法
が有効である。（第６図（ｇ））なお、上記の実施例についてはTiとSiとの反応を用い
て説明したが金属はTiに限定されるものではなく、900
℃以下でSiと反応しうる金属、例えばCo,Ta,Niなどをそ
の代わりとして用いてもよい。ただし、その金属の種類
により金属シリサイドのエッチング液、条件は変わって
くる。また、金属膜のウェハ全面堆積はCVD法に限定さ
れるものではなく、スパッタ法を用いることもできる。
Siと金属との反応についても、ランプアニールの代りに
炉を用いることもできる。

その他本発明は、その趣旨を逸脱しない範囲で種々変
形して実施することができる。

〔発明の効果〕

以上詳細に説明したように本発明によれば、溝掘り型
キャパシタの記憶ノードとして金属シリサイド膜または
これと不純物拡散層の組合わせを用いることにより、高
集積化した信頼性の高いDRAMを実現することができる。

また、トレンチ型素子分離領域を有する半導体装置の
製造方法においては、溝の凹凸部を金属と金属シリコン
とのシリサイド反応、シリサイド除去というプロセスを
行なうことにより丸めるため、その後のSi熱酸化時にそ
の凹凸部に入る欠陥を減少させ、電気的絶縁特性の劣化
を防止することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のDRAMのキャパシタ部の製造
工程を示す図、第２図は他の実施例のDRAMのキャパシタ
部の製造工程を示す図、第３図は更に他の実施例のDRAM
のキャパシタ部の製造工程を示す図、第４図は更に他の
実施例のDRAMのキャパシタ部の製造工程を示す図、第５
図はMOSトランジスタ部を含めた本発明のDRAMの具体的
な実施例の製造工程を示す図、第６図は本発明における
トレンチ型素子分離領域を有する半導体装置の製造方法
を示す断面図、第７図は従来のトレンチ型素子分離領域
を有する半導体装置の製造方法を示す断面図である。 11……ｐ型Si基板、12……溝、13……Ti膜、14……TiSi
₂膜、15……TiN膜、16……SiO₂膜（キャパシタ絶縁
膜）、17……キャパシタ電極、21……ｐ型Si基板、22…
…溝、23……TiSi₂膜、24……SiO₂膜（キャパシタ絶縁
膜）、25……キャパシタ電極、31……ｐ型Si基板、32…
…溝、33……Ti膜、34……TiSi₂膜、35……TiN膜、36…
…SiO₂膜（キャパシタ絶縁膜）、37……ｎ型層、38……
キャパシタ電極、41……ｐ型Si基板、42……溝、43……
TiSi₂膜、44……SiO₂膜、45……ｎ型層、46……SiO₂膜
（キャパシタ絶縁膜）、47……キャパシタ電極、51……
Si基板、52……ｐ型ウェル、53……ｎ型ウェル、54……
素子分離酸化膜、55……ゲート酸化膜、56……ゲート電
極、57……CVDSiO₂膜、58……溝、59……Ti膜、60……T
iSi₂膜、61……SiO₂膜（キャパシタ絶縁膜）、62……ｎ
型層、63……ｐ型層、64……キャパシタ電極、71……ｐ
型シリコン基板、72……第１のSiO₂膜、73……第１のシ
リコン窒化膜、74……側壁絶縁膜、75……溝、76……T
i、77……TiSi₂膜、78……ｐ型拡散層、79……第２のSi
O₂膜、80……第３のSiO₂膜、81……ｐ型シリコン基板、
82……第１のSiO₂膜、83……第１のシリコン窒化膜、84
……側壁絶縁膜、85……第２のSiO₂膜、86……凸部、87
……凹部。

Claims

(57)【特許請求の範囲】

【請求項１】溝掘り型キャパシタを持つメモリセルを有
する半導体装置の製造方法において、前記キャパシタの
形成工程は、半導体基板のキャパシタ領域に溝を形成す
る工程と、前記溝の形成された基板上に金属膜を堆積
し、熱処理を行ってこの金属膜と基板の反応により第１
のキャパシタ電極となる金属シリサイド膜を形成する工
程と、前記金属シリサイド膜上にキャパシタ絶縁膜を形
成する工程と、前記キャパシタ絶縁膜上に第２のキャパ
シタ電極を形成する工程と、を有することを特徴とする
半導体装置の製造方法。
【請求項２】前記金属シリサイド膜に不純物をドープ
し、その不純物を前記半導体基板に拡散させて第１のキ
ャパシタ電極となる該基板と逆導電型の不純物層を前記
溝の内壁面に形成することを特徴とする請求項１記載の
半導体装置の製造方法。
【請求項３】前記金属シリサイド膜に不純物をドープ
し、その不純物を前記半導体基板に拡散させて第１のキ
ャパシタ電極となる該基板と逆導電型の不純物層を前記
溝の内壁面に形成した後、前記金属シリサイド膜を除去
することを特徴とする請求項１記載の半導体装置の製造
方法。
【請求項４】前記金属シリサイド膜を少なくとも一部酸
化することにより、前記キャパシタ絶縁膜として酸化膜
を形成することを特徴とする請求項１記載の半導体装置
の製造方法。
【請求項５】トレンチ型素子分離領域を有する半導体装
置の製造方法において、半導体基板の素子分離領域に溝
を形成する工程と、この形成された溝に金属膜を堆積
し、熱処理を行なってこの金属膜と前記半導体基板の反
応により金属シリサイド膜を形成する工程と、この金属
シリサイド膜を除去した後、前記素子分離領域に形成さ
れた溝に絶縁膜を形成する工程とを具備したことを特徴
とする半導体装置の製造方法。