JPS62205654A

JPS62205654A - 半導体記憶装置

Info

Publication number: JPS62205654A
Application number: JP61049953A
Authority: JP
Inventors: Tatsuro Okamoto; 岡本　龍郎; Katsuhiro Tsukamoto; 塚本　克博
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1986-03-05
Filing date: 1986-03-05
Publication date: 1987-09-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は半導体記憶装置に関し、特に大規模集積回路
における記憶容量素子の構造に関するものである。

［従来の技術］第４図１１．従来の半導体記憶ｇ置の一種であるＭＯＳ
ダイナミックＲＡ　Ｍ　（Ｒａｎｄｏｍ　Ａ　ｃｃｅｓ
ｓ　１ｖｌｅ＋ｎｏｒｙ　）の構造を示す断面図であり
、第５図はこのへ４０　ＳダイナミックＲＡＭのｌｌ造
を示す平面図でめろ（第４図は第５図のｘ−ｘｉ断面図
となっている）−図において、シリコン基板１表面に素
子間分離用の厚い絶縁膜３が選択的に形成されている。

２はシリコン基板１と同じ導′安形のイオン注入−で、
シリコン基板１に厚い絶縁１３を形成したときこの絶縁
膜下部のＴＩ域の不純物１度が低くなるのを防止するた
めのものである。また、シリコン基板１表面にこれと反
対のＳ１形の不純物層ｓｏａ、ｓ○ｂが形成されている
。不純物層８０ａ、８０ｂはシリコン基板１との間でｐ
ｎｎ接合容量素子形成し、このｐｎ接合容量素子は半導
体記憶装置の記憶容量素子の一部を構成する。ＳＯａ。

８０ｂ表面に薄い絶縁膜９Ｑａ　、９０ｂが形成されて
おり、この薄い絶縁１１１９０ａ、９０ｂ表面および厚
い絶縁膜３表面に電極膜１００が形成されている。不純
物層８０ａ　、８０ｂと薄い絶縁膜９Ｏａ　、９０ｂと
電極ｌ１１１００とは上記ｐｎ接合容】素子ど別の容量
素子（以下絶縁膜容量素子と呼ぶ）を形成し、この絶縁
膜容量素子はｆｉ１１！憶容量素子の他の一部を構成す
る。第５図中の厚い絶縁膜３で囲まれた２００の領域は
、上記２つの容量素子から構成される記憶容量素子の領
域を示している。

電極Ｉ’１１００表面に層間ｉ８縁ＩＪ１２０ａが形成
されており、この層間絶縁膜１２０８表面にゲート電（
ξ配＄９！１３ａが形成されている。さらに、シリコン
基板１表面に互いに間隔を隔ててソース・ドレイン領域
１４８．１４ｂが形成されている。ソース・ドレインｆ
ａｍ１１４Ｇとソース・トレイン領域１４ｂ間のシリコ
ン基板１表面にグー１−絶縁膜１２０ｂが形成されてあ
り、このゲート絶１１膜１２０ｂ表面にゲート導電ｔＭ
１３ｂが形成されている。

そして、ゲート電＜！ｉ　１３　ｂどゲート電極配線１
３ａどは図示しない部分で接続されている。シリコン基
板１の一部とソース・ドレイン領域１４ａ。

１４ｂとグー１〜絶！！膿１２０ｂどゲート電極１３ｂ
とゲート絶縁膜１２０ｂ下部のイオン注入層１１とは記
憶容量素子に関して記憶情報の出し入れを制御するトラ
ンジスタ１つを構成する。イオン注入ｔＷ　１１　＋、
Ｃトランジスタ１９のしきい値電圧を制御するためのも
のである。Ａ間ｔｅ禄膜１２０ａ、ソース・ドレイン領
域１４ａ、１４ｂ表面およびゲート電極配線１３ａ、ゲ
ート雷極１３ｈ表面にす間絶縁ＨＧ１１５ａ、１５ｂが
形成されている。、筈間Ｉｅ縁唄１５ａ、１５ｂにコン
タクトホール１６ｈ＜　ｇＱけられており、このコンタ
クトホール１Ｇおよび層間絶縁膜１５ａ、１！１表面に
アルミニウムｆ′Ｉｉ！１１８が形成されている。そし
、て、このアルミニウム配線１８は図示しない部分でゲ
ート電（）配ｆｉｌ　１３　ａに接続されている。ソー
ス・ドレインＭＩＭ１４ｂの凸部１７はアルミニウム配
ｔ１１８とこのソース・ドレインｍ１ｉ１１４ｂとのコ
ンタク１〜抵抗を下げるためのちのである。

次に、このＭ　ＯＳダイナミックＲＡ　Ｍの動作につい
て説明する。ｙｏｓダイナミックＲＡ〜１においては、
各ビットの記憶容量素子に記憶された情報、すなわち蓄
積された雷荷呈を電圧に変換して情報の読出を行なって
いる。まず、ビットに情報”　１　”を書込むときには
、たとえばアルミニウム配線１８とゲート電極１３ｂに
電圧を印加してトランジスタ１つをＯＮ状態にし、グラ
ウンド電位との間に形成された記憶容量素子に電荷を蓄
積する。次に、ビット・から記憶された情報を読出すと
きには、トランジスタ１つをＯＮさせたときの各ビット
のアルミニウム配線１８の電位変化を増幅する。つまり
、記憶容量素子に電荷が蓄積されているかいないかによ
りトランジスタ１９がＯＮしたときのアルミニウム配Ｉ
！１ｌ１８の電位変化が異なるからである。そして、記
憶容量素子の電荷蓄積量が多いほど、半導体記憶装置の
耐ソフトエラー強度１．ノイズマージン特性が良くなる
。

［発明が解決しようとする問題点］従来の半導体記憶ｉ置においては、以上のように記憶容
量素子をシリコン基板表面の限られた部分にしか形成で
きない。このため、半導体素子の高集積化が進み１ビツ
トあたりの占有面積が狭くなるにつれて、記憶容量素子
に蓄積可能な電荷量が減少し、半導体記憶ｇｉ置の耐ソ
フトエラー強度１、ノイズマージン特性が低下するとい
う問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、記憶容量素子の面積が広く蓄積可能電荷量の
多い半導体記憶装置を（ｑることを目「均とする。

［問題点を解決するための手段］この発明に係る半導体記憶装置は以下のことを特徴とす
る。すなわち、シリコン基板と、このシリコン基板表面
に形成される素子間分離用の分離＠縁膜とを備え、この
分子ａＷＡ縁膜の周辺部３！Ｉ傍のシリコン基板表面は
凹部を有し・でおり、この凹部を含むシリコン基板表面
および分離絶縁膜表面に形成される金属シリサイド膜と
を備え、この金属シリサイド膜は分離絶ｒ＆膜表面の一
部上で分離されており、金属シリサイド模表面に形成さ
れる絶縁膜と、このＩ！縁１ＩＩＩ表面に形成される電
崩膜とを順えたちのである。

［作用〕この発明においては、シリコン基板と金属膜とのシリサ
イド反応により金属シリサイド膜が形成されるとき１分
離絶縁膜の周辺部近傍のシリコン原板表面に凹部が形成
される。そして、この凹部を含むシリコン基板表面およ
び分離絶縁膜表面に、金属シリサイド膜と絶縁膜と電橿
膜とから構成される電荷蓄積用の記憶絶縁膜容量素子が
形成されるので、絶縁嗅容囮素子の面積が広くなり、そ
のＭ積可能電荷量が多くなる。また、金属シリサイド膜
は、分１ｉｉ１を絶縁膜表面の一部上で絶縁膜によって
電気的に分離される。

［実ｔ１Ｍ例］以下、この発明の実ｔＡ例を図について説明する。

なＪ３、この実施例の説明において、従来の戊術の説明
と重複する部分については適宜その説明を省略する。

第１Ａ図〜第１に図は、この発明の実施例である半導体
記憶装置の製造方法の主要工程段階における構造を示す
断面図であり、第２図は、第１１＜図の完成された半導
体記憶装置の構造を示す平面図である（第１に図は第２
図のｘ−ｘｍ断面図となっている）４この製造方法につ
いて説明すると、まず、シリコン基板１の素子間分離用
の苧いｕＡ縁摸を形成すべき表面にこの基板と同じｌ１
形のイオン注入層２を形成し、このイオン注入１２表面
に厚い絶縁膜３を選択的に形成する〈第１Ａ図）。

次に、シリコン基板１表面および厚い絶縁［３表面に、
スパッタ法、ＣＶＤ法および獲空蒸看法などによりチタ
ン（Ｔｉ　）またはタンタル（Ｔａ　）からなる金属膜
４を形成し、この後、金属膜４表面に写１！！製版によ
りフォトレジストパターン５を形成する（第１Ｂ図）。

次に、フォトレジストパターン５をマスクとして金［１
４を選択的にエツチングして金属膜４１を形成し、この
侵、フォトレジストパターン５を除去する（第１Ｃ図）
。次に、第１Ｃ図の工程を経たちのを熱処理し・てシリ
コン基板１と金属１１１４１との間でシソサイド反応を
起こさせ、シリコン１１表面および厚い絶縁膜３表面に
！！縁縁膜型１素子一方の電極となる金属シリサイドｆ
ｆｇ６ａ、６ｂを形成する。このとき、基板のシリコン
（Ｓｔ）原子が厚い絶縁膜３表面の金属膜４１へ横方向
拡散することにより、厚い絶縁膜３の周辺部近傍のシリ
コン基板１表面に凹部７ａ、７ｂが形成される。また、
厚い絶縁１１１３表面の一部上に未反応の金属膜４２が
残る［第１Ｄ図）。次に、未反応の金属膜４２を化学的
に選択除去するく第１Ｅ図）。次に、従来法と同様な方
法により、いわゆるハイシー構造を形成する。

すなわち、シリコン基板１の金属シリサイド膜６ａ、（
３ｂ下部の領域に基板と反対のｎ１形の不純物［８Ｆ１
．８ｂを形成する。このようにして、不純物Ｈｅａ　、
ｓｂとシリコン基板１との間にｐｎｎ接合容量素子形成
される（第１Ｆ図）。次に、熱酸化法などにより金属シ
リサイド膜６ａ　、　６ｂ表面Ｊ３よびシリコン基板１
表面に薄い絶縁ｇｉ９ａ　。

９１３．９Ｃを形成する。ここで、金属シリサイド１６
ａ　、６ｂが酸化されて形成される薄い絶Ｉｔ　ＩＩＩ
Ｊ９１１．９ｂとシリコン基板１が酸化されて形成され
ろ薄い絶縁膜９ｃとは同一のものになるとは限うｌ　イ
（第１０　’ｉＵ　）　Ｌ　次ニ、Ｉい絶１＆１Ｗ９ａ
、９ｂ、９ｃ表面および厚い絶縁膜３の露出した表面に
ＣＶ　Ｄ法などにより多結晶シリコン膜を形成し、この
多結晶シリコン膜および薄い＄８縁嗅９Ｃから写真製版
と選択エツチング性により絶縁膜容量素子の他方の電極
どなる多結晶シリコン腹１０．および薄い絶縁ｌｌ１９
０ｃを形成する。このようにして、金属シリサイド暎６
ａ　、６ｂど薄い絶縁膜９ａ、９ｂと多結晶シリコン膜
１０とから絶縁膜容量素子が形成される（第１Ｈ図）。

次に、シリコン基板１のトランジスタを形成すべぎ表面
にこの基板と同じ導電形または反対の導電形のイオン注
入層１１を形成する。この後、熱酸化法などにより多結
晶シリコン腹１０表面およびシリコンｒ板１表面に絶縁
膜１２ａ、１２ｂを形成する〈第１１図）。次に、絶縁
！１１１２ａ、１２ｂ表面にＣｖＤ拡ヤスバッタ法など
により多結晶シリコン膜やシリサイド膜ヤ金現膜などの
膜を形成し、この形成された膜および絶縁膜１２ｂから
写真製版と選択エツチング性によりゲート電極配ｆ１１
３ａおよびゲート電極１３ｂ、ゲート絶縁！１１１２０
１１を形成する。この後、シリコン基板１の露出した表
面にイオン注入法等によりソース・ドレイン領域１４ａ
、１４ｂを形成する。このようにして、シリコン基板１
の一部とイオン注入層１１とソース・トレイン領域１４
ａ、１４ｂとゲート絶縁ｌ１１１１２０ｂとゲートＩＨ
１１３ｂとからトランジスタ１つが形成される。このト
ランジスタは、ｐｎ接合容量素子と絶縁膜容量素子とか
ら構成される記憶容量素子に関して記憶情報の出入りを
制御するためのちのである（第１Ｊ図）。次に、絶縁！
ｊＪ１２ａ、ソース・ドレイン領域１４ａ、１４ｂ表面
およびゲート電極配Ｉ！１１３ａ、ゲート電極１３ｂ表
面にＣＶＤ法などにより層間絶縁膜１５ａ、１５ｂを形
成する。この侵、層間絶縁膜１５ａ、１５ｂにコンタク
トホール１６をあけ、このコンタクトホール１６からソ
ース・ドレイン領域１４ｂにこの領域と同じ導電形の不
純物をイオン注入して凸部１７を形成するａＦＡいて、
コンタクトホール１６および層間絶縁膜１５ａ、１５ｂ
表面にアルミニウム配Ｉ！１８を形成し、アルミニウム
配線１８とソース・ドレイン領域１４ｂとの電気的コン
タクトをとる。第２図の厚い絶縁膜３で囲まれた１００
の領域は、ｐｎ接合容量素子と絶縁Ｉｌｌ容量素子とか
ら構成される記憶容量素子の領域を示している。

以上のような工程を経て半導体記１！装置が完成される
。

ヂタンヤタンタルなどの高融点金属とシリコンとの直接
反応によるシリサイド形成は、金属中へのシリコン原子
の拡散過程に律速される反応である。したがって、第１
Ｃ図に示されるように、厚い絶縁膜３表面およびシリコ
ンＷ＜ｆｉ１表面に金属膜４１として、たとえばチタン
摸を被Ｍし、これらをシリサイド化反応が起こる湿度ま
で加熱し・て熱処理すると、チタンとシリコンが接する
部分ではチタンシリサイド・（ＴｉＳｉｘ、Ｘ：２　　
組成比）が形成され、７００℃程度以上の高温で加熱し
て熱処理を行なうと最終的にＸ−２のダイシリサイドが
形成される。一方、シリコンと直接接していない厚い絶
縁膜３上のチタン領域では、熱α理温度が高いか、熱処
理時間が長くなるにしたがつて絶縁膜３の周辺部近傍の
シリコン基板１のシリコン原子が未反応のチタン膜中に
拡散し、横方向にシリサイド化が進む。このチタンシリ
サイドの横方向成長の距離は、シリサイド反応がシリコ
ン原子の拡散過程に律速しでいるため熱処理時間の平方
根に比例する。第１Ｄ図はこの状態を示したもので、絶
縁膜３の周辺部近傍のシリコン基板１上のｆｊｌ域から
絶縁膜３の中央部上の領域に向かって横方向シリサイド
形成が進み、絶縁１３の中央部上に未反応のチタン膜が
残る。そして、絶縁膜３の周辺部近傍のシリコンがチタ
ン膜中に横方向拡散した結果、シリコン基板１表面に凹
部７ａ。

７ｂが形成される。このように、凹部７ａ、７ｂを含む
シリコン基板１表面および厚い絶縁膜３表面に、金属シ
リサイド膜６ａ　、６ｂど薄い絶縁膜９ａ　、９ｂと多
結晶シリコン膜１０とから構成される絶縁膜容量素子が
形成されるので、この絶縁膜容量素子の面積が広くなり
その蓄積可能電荷量が多くなる。

また、この発明においては、厚い絶縁膜３．ｉｔｌい絶
縁膜９ａ、９ｂを介し・てド列接するメモリセル同士の
電気的ｗ！！縁性を保つため、金属シリサイド膜６ａど
６ｂとの間には必ず未反応の金属膜４２を残さなければ
ならない。未反応の金属膜４２があれば、この金属ＩＪ
ｉ４２むよび金属シリサイド膜６ａ、６ｂの選択エツチ
ング処理により金属シリサイド［Ｑ　６　ａど金属シリ
サイド膜６ｂとの電気的５）離が可能となる。この選択
エツチングは、たとえばＨ２Ｏ２とＮＨ，ＯＨどＨ：Ｏ
とのα合液などを用いることにより容易に行なえる。実
際の半導体記憶装置においては、素子間分離用の厚い絶
縁膜３の幅は集積度が進むに従って狭くなり、金属シリ
サイドの横方向成長距離を精度良く制御する必要がある
。このため、■熱処理を比較的低い温度で行なう。■金
属膜４１中またはシリコン基板１表面付近の不純物＜Ａ
ｓやＰ）濃度を高くする。■熱処理を不活性ガスとＮ２
ガスとが適度に混った混合ガス中で行なうなどの方法を
用いることにより金属シリサイドの横方向成長速度を抑
制し、その横方向成長距離の制御性を向上させることが
できる。

また、絶縁膜容量素子の絶縁膜として誘電率の大きい絶
縁膜を用いたり、それらの膜圧を薄クシたりすることに
より、絶縁膜容量素子の蓄積可能電荷量を多くすること
ができる。第１Ｇ図に示すように、チタンヤタンタルの
シリサイド膜を酸化性の雰囲気中で熱処理することによ
りそれらの表面に源い絶ＲＭＱ９ａ　、９−ｂを形成す
ることができる。このとき、金属シリサイド膜６ａ　、
６ｂを９００〜・１０００℃程度の高温で酸化するとシ
リコン酸化膜＜ｓｒ　Ｏ＝　＞が形成され、一方、金属
シリサイド膜６ａ、６ｂを８００℃程度の比較的低温で
かつ水蒸気中で配化すると、チタン酸化膜（Ｔ＋　Ｘ　
Ｏｙ　、Ｘ、Ｙ　：　ｉｌｌ成比）９９　ン９ルＭ化膜
（Ｔａ　ｙ　Ｏｙ　、　Ｘ、　Ｙ　：　ａｌ成比）　カ
形成すｈル。

また、別の酸化条件では、シリコン酸化膜とチタン闇化
膜との多層膜、シリコン酸化膜とタンタル酸化膜との多
層膜、シリコン酸化膜とチタン酸化膜との混合膜および
シリコン酸化膜とタンタル酸化膜との混合膜が形成され
ろ。そして、チタン酸化膜やタンタル酸化膜は、シリコ
ン酸化膜に比べ誘電率が大きく絶縁膜容量素子の蓄積可
能電荷量を多くするのに有効な材料である。

このように、シリコン基板１表面に凹部７ａ。

７ｂを形成して絶縁膜容量素子およびｐｎｎ接合容素素
子形成し、かつ絶縁膜容量素子の絶縁膜の誘Ｓ率を大き
くしたりその膜厚を簿くすることによって、記憶容量素
子の蓄積可能電荷量が多くなり。

耐ソフトエラー強度、ノイスマージン特性の優れた半導
体記憶装置を実現することができる。

なお、上記実施例では、凹部７ａ、７ｂを含むシリコン
基板１表面および厚い絶縁膜３表面にチタンまたはタン
タルの金属シリサイド１１６ａ　、　６ｂを形成し、こ
の後、金属シリサイド膜６ａ、６ｂ自体を酸化すること
により薄い絶縁ＩＨ１９ａ、９ｂを形成する場合につい
て示したが、第３図のように、第１Ｆ図の工程を経た後
、金属シリサイドＩｔｒＡ６ａ、６ｔ１表面、ｊヴい絶
縁膜３の露出した表面およびシリコン基板１表面にチタ
ンまたはタンタルの金属膜を再び形成し、この侵、この
金属膜を間化することにより絶縁膜９ａ’　、９ｂ’　
、９ｃ′を形成してもよい。このとき、＠密に言うと、
シリコン基板１表面に形成される絶縁膜９ｃ’　は金属
酸化物ψ体ではなく、絶縁膜９ｃ’　とシリコン基板１
との界面部分には金属シリサイドまたはシリコン酸化物
（Ｓｉ　Ｏ，）が形成される。

［発明の効果コ以上のようにこの発明によれば、凹部を含むシリコン囚
板表面および分離絶縁膜表面に、金属シリサイド摸と１
色縁膜ど電（成膜とから構成されるｔ色縁容量素子を形
成したので、絶縁容量素子の面積が広くなりその蓄積可
能電荷量が多くなる。このため、耐ソフトエラー強度や
ノイズマージン特性の擾れた半導体記憶ｉ置を得ること
がでさる。

【図面の簡単な説明】

第１Ａ図〜第１に図は、この発明の実施例である半導体
記憶装置の製造方法の主要工程段階におけろ構造を示す
断面図である。第２図は、第１に図の完成された半導体記憶装置の構造
を示す平面図である。第３図は、この発明の他の実施例である半導体記憶装置
の製造方法の一工程段階における構造を示４断面図であ
る、第４図は、従来のＭｏＳダイナミックＲＡＭの構造を示
す断面図である。第５図は、第４図のＭＯＳダイナミックＲＡ　Ｍの構造
を示す平面図である。図において、１はシリコン長板、３はｌい絶縁膜、４，
４１．４２は金属膜、５はフォトレジストパターン、５
ａ、５ｂは金属シリサイド摸、７ａ、７ｂは凹部、８ａ
　、　８ｈは不純物層、９ａ。９ｂ　、９ｃ　、９ａ’　、９ｂ’　、９ｃ’　、９０
ｃは薄い絶縁膜、１０は多結晶シリコン幌、１２ａ。１２ｔ）Ｉｔ［１ｆｆｌ、１２０ｂ　ハケ−ト［ｔ！ｌ
！１．１３ａはゲート電極配線、１３ｂはゲート電（泪
、１４ａ、１４ｂはソース・ドレイン領域、１５ａ、１
５ｈは層間絶縁膜、１６はフンタクトホール、１８はア
ルミニウム配線、１つはトランジスタ、１００は記憶容
量素子領域である。なお、各図中同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

（１）シリコン基板と、前記シリコン基板表面に形成される素子間分離用の分離
絶縁膜とを備え、前記分離絶縁膜の周辺部近傍の前記シリコン基板表面は
凹部を有しており、前記凹部を含む前記シリコン基板表面および前記分離絶
縁膜表面に形成される金属シリサイド膜とを備え、前記金属シリサイド膜は前記分離絶縁膜表面の一部上で
分離されており、前記金属シリサイド膜表面に形成される絶縁膜と、前記絶縁膜表面に形成される電極膜とを備えた半導体記
憶装置。
（２）前記金属シリサイド膜はチタンシリサイド膜であ
る特許請求の範囲第１項記載の半導体記憶装置。
（３）前記金属シリサイド膜はタンタルシリサイド膜で
ある特許請求の範囲第１項記載の半導体記憶装置。
（４）前記絶縁膜はシリコン酸化膜である特許請求の範
囲第１項ないし第３項のいずれかに記載の半導体記憶装
置。
（５）前記絶縁膜はチタン酸化膜である特許請求の範囲
第１項ないし第３項のいずれかに記載の半導体記憶装置
。
（６）前記絶縁膜はタンタル酸化膜である特許請求の範
囲第１項ないし第３項のいずれかに記載の半導体記憶装
置。
（７）前記絶縁膜はシリコン酸化膜とチタン酸化膜との
多層膜である特許請求の範囲第１項ないし第３項のいず
れかに記載の半導体記憶装置。
（８）前記絶縁膜はシリコン酸化膜とタンタル酸化膜と
の多層膜である特許請求の範囲第１項ないし第３項のい
ずれかに記載の半導体記憶装置。
（９）前記絶縁膜はシリコン酸化膜とチタン酸化膜との
混合膜である特許請求の範囲第１項ないし第３項のいず
れかに記載の半導体記憶装置。
（１０）前記絶縁膜はシリコン酸化膜とタンタル酸化膜
との混合膜である特許請求の範囲第１項ないし第３項の
いずれかに記載の半導体記憶装置。
（１１）前記電極膜は多結晶シリコン膜である特許請求
の範囲第１項ないし第１０項のいずれかに記載の半導体
記憶装置。
（１２）さらに、前記シリコン基板と前記金属シリサイ
ド膜との間に、該シリコン基板の導電形と反対の導電形
の不純物半導体層を備える特許請求の範囲第１項ないし
第１１項のいずれかに記載の半導体記憶装置。