JPS62205654A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62205654A JPS62205654A JP61049953A JP4995386A JPS62205654A JP S62205654 A JPS62205654 A JP S62205654A JP 61049953 A JP61049953 A JP 61049953A JP 4995386 A JP4995386 A JP 4995386A JP S62205654 A JPS62205654 A JP S62205654A
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- metal silicide
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は半導体記憶装置に関し、特に大規模集積回路
における記憶容量素子の構造に関するものである。
における記憶容量素子の構造に関するものである。
[従来の技術]
第4図11.従来の半導体記憶g置の一種であるMOS
ダイナミックRA M (Random A cces
s 1vle+nory )の構造を示す断面図であり
、第5図はこのへ40 SダイナミックRAMのll造
を示す平面図でめろ(第4図は第5図のx−xi断面図
となっている)−図において、シリコン基板1表面に素
子間分離用の厚い絶縁膜3が選択的に形成されている。
ダイナミックRA M (Random A cces
s 1vle+nory )の構造を示す断面図であり
、第5図はこのへ40 SダイナミックRAMのll造
を示す平面図でめろ(第4図は第5図のx−xi断面図
となっている)−図において、シリコン基板1表面に素
子間分離用の厚い絶縁膜3が選択的に形成されている。
2はシリコン基板1と同じ導′安形のイオン注入−で、
シリコン基板1に厚い絶縁13を形成したときこの絶縁
膜下部のTI域の不純物1度が低くなるのを防止するた
めのものである。また、シリコン基板1表面にこれと反
対のS1形の不純物層soa、s○bが形成されている
。不純物層80a、80bはシリコン基板1との間でp
nn接合容量素子形成し、このpn接合容量素子は半導
体記憶装置の記憶容量素子の一部を構成する。SOa。
シリコン基板1に厚い絶縁13を形成したときこの絶縁
膜下部のTI域の不純物1度が低くなるのを防止するた
めのものである。また、シリコン基板1表面にこれと反
対のS1形の不純物層soa、s○bが形成されている
。不純物層80a、80bはシリコン基板1との間でp
nn接合容量素子形成し、このpn接合容量素子は半導
体記憶装置の記憶容量素子の一部を構成する。SOa。
80b表面に薄い絶縁膜9Qa 、90bが形成されて
おり、この薄い絶縁11190a、90b表面および厚
い絶縁膜3表面に電極膜100が形成されている。不純
物層80a 、80bと薄い絶縁膜9Oa 、90bと
電極l11100とは上記pn接合容】素子ど別の容量
素子(以下絶縁膜容量素子と呼ぶ)を形成し、この絶縁
膜容量素子はfi11!憶容量素子の他の一部を構成す
る。第5図中の厚い絶縁膜3で囲まれた200の領域は
、上記2つの容量素子から構成される記憶容量素子の領
域を示している。
おり、この薄い絶縁11190a、90b表面および厚
い絶縁膜3表面に電極膜100が形成されている。不純
物層80a 、80bと薄い絶縁膜9Oa 、90bと
電極l11100とは上記pn接合容】素子ど別の容量
素子(以下絶縁膜容量素子と呼ぶ)を形成し、この絶縁
膜容量素子はfi11!憶容量素子の他の一部を構成す
る。第5図中の厚い絶縁膜3で囲まれた200の領域は
、上記2つの容量素子から構成される記憶容量素子の領
域を示している。
電極I’1100表面に層間i8縁IJ120aが形成
されており、この層間絶縁膜1208表面にゲート電(
ξ配$9!13aが形成されている。さらに、シリコン
基板1表面に互いに間隔を隔ててソース・ドレイン領域
148.14bが形成されている。ソース・ドレインf
am114Gとソース・トレイン領域14b間のシリコ
ン基板1表面にグー1−絶縁膜120bが形成されてあ
り、このゲート絶11膜120b表面にゲート導電tM
13bが形成されている。
されており、この層間絶縁膜1208表面にゲート電(
ξ配$9!13aが形成されている。さらに、シリコン
基板1表面に互いに間隔を隔ててソース・ドレイン領域
148.14bが形成されている。ソース・ドレインf
am114Gとソース・トレイン領域14b間のシリコ
ン基板1表面にグー1−絶縁膜120bが形成されてあ
り、このゲート絶11膜120b表面にゲート導電tM
13bが形成されている。
そして、ゲート電<!i 13 bどゲート電極配線1
3aどは図示しない部分で接続されている。シリコン基
板1の一部とソース・ドレイン領域14a。
3aどは図示しない部分で接続されている。シリコン基
板1の一部とソース・ドレイン領域14a。
14bとグー1〜絶!!膿120bどゲート電極13b
とゲート絶縁膜120b下部のイオン注入層11とは記
憶容量素子に関して記憶情報の出し入れを制御するトラ
ンジスタ1つを構成する。イオン注入tW 11 +、
Cトランジスタ19のしきい値電圧を制御するためのも
のである。A間te禄膜120a、ソース・ドレイン領
域14a、14b表面およびゲート電極配線13a、ゲ
ート雷極13h表面にす間絶縁HG115a、15bが
形成されている。、筈間Ie縁唄15a、15bにコン
タクトホール16h< gQけられており、このコンタ
クトホール1Gおよび層間絶縁膜15a、1!1表面に
アルミニウムf′Ii!118が形成されている。そし
、て、このアルミニウム配線18は図示しない部分でゲ
ート電()配fil 13 aに接続されている。ソー
ス・ドレインMIM14bの凸部17はアルミニウム配
t118とこのソース・ドレインm1i114bとのコ
ンタク1〜抵抗を下げるためのちのである。
とゲート絶縁膜120b下部のイオン注入層11とは記
憶容量素子に関して記憶情報の出し入れを制御するトラ
ンジスタ1つを構成する。イオン注入tW 11 +、
Cトランジスタ19のしきい値電圧を制御するためのも
のである。A間te禄膜120a、ソース・ドレイン領
域14a、14b表面およびゲート電極配線13a、ゲ
ート雷極13h表面にす間絶縁HG115a、15bが
形成されている。、筈間Ie縁唄15a、15bにコン
タクトホール16h< gQけられており、このコンタ
クトホール1Gおよび層間絶縁膜15a、1!1表面に
アルミニウムf′Ii!118が形成されている。そし
、て、このアルミニウム配線18は図示しない部分でゲ
ート電()配fil 13 aに接続されている。ソー
ス・ドレインMIM14bの凸部17はアルミニウム配
t118とこのソース・ドレインm1i114bとのコ
ンタク1〜抵抗を下げるためのちのである。
次に、このM OSダイナミックRA Mの動作につい
て説明する。yosダイナミックRA〜1においては、
各ビットの記憶容量素子に記憶された情報、すなわち蓄
積された雷荷呈を電圧に変換して情報の読出を行なって
いる。まず、ビットに情報” 1 ”を書込むときには
、たとえばアルミニウム配線18とゲート電極13bに
電圧を印加してトランジスタ1つをON状態にし、グラ
ウンド電位との間に形成された記憶容量素子に電荷を蓄
積する。次に、ビット・から記憶された情報を読出すと
きには、トランジスタ1つをONさせたときの各ビット
のアルミニウム配線18の電位変化を増幅する。つまり
、記憶容量素子に電荷が蓄積されているかいないかによ
りトランジスタ19がONしたときのアルミニウム配I
!1l18の電位変化が異なるからである。そして、記
憶容量素子の電荷蓄積量が多いほど、半導体記憶装置の
耐ソフトエラー強度1.ノイズマージン特性が良くなる
。
て説明する。yosダイナミックRA〜1においては、
各ビットの記憶容量素子に記憶された情報、すなわち蓄
積された雷荷呈を電圧に変換して情報の読出を行なって
いる。まず、ビットに情報” 1 ”を書込むときには
、たとえばアルミニウム配線18とゲート電極13bに
電圧を印加してトランジスタ1つをON状態にし、グラ
ウンド電位との間に形成された記憶容量素子に電荷を蓄
積する。次に、ビット・から記憶された情報を読出すと
きには、トランジスタ1つをONさせたときの各ビット
のアルミニウム配線18の電位変化を増幅する。つまり
、記憶容量素子に電荷が蓄積されているかいないかによ
りトランジスタ19がONしたときのアルミニウム配I
!1l18の電位変化が異なるからである。そして、記
憶容量素子の電荷蓄積量が多いほど、半導体記憶装置の
耐ソフトエラー強度1.ノイズマージン特性が良くなる
。
[発明が解決しようとする問題点]
従来の半導体記憶i置においては、以上のように記憶容
量素子をシリコン基板表面の限られた部分にしか形成で
きない。このため、半導体素子の高集積化が進み1ビツ
トあたりの占有面積が狭くなるにつれて、記憶容量素子
に蓄積可能な電荷量が減少し、半導体記憶gi置の耐ソ
フトエラー強度1、ノイズマージン特性が低下するとい
う問題点があった。
量素子をシリコン基板表面の限られた部分にしか形成で
きない。このため、半導体素子の高集積化が進み1ビツ
トあたりの占有面積が狭くなるにつれて、記憶容量素子
に蓄積可能な電荷量が減少し、半導体記憶gi置の耐ソ
フトエラー強度1、ノイズマージン特性が低下するとい
う問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、記憶容量素子の面積が広く蓄積可能電荷量の
多い半導体記憶装置を(qることを目「均とする。
たもので、記憶容量素子の面積が広く蓄積可能電荷量の
多い半導体記憶装置を(qることを目「均とする。
[問題点を解決するための手段]
この発明に係る半導体記憶装置は以下のことを特徴とす
る。すなわち、シリコン基板と、このシリコン基板表面
に形成される素子間分離用の分離@縁膜とを備え、この
分子aWA縁膜の周辺部3!I傍のシリコン基板表面は
凹部を有し・でおり、この凹部を含むシリコン基板表面
および分離絶縁膜表面に形成される金属シリサイド膜と
を備え、この金属シリサイド膜は分離絶r&膜表面の一
部上で分離されており、金属シリサイド模表面に形成さ
れる絶縁膜と、このI!縁1III表面に形成される電
崩膜とを順えたちのである。
る。すなわち、シリコン基板と、このシリコン基板表面
に形成される素子間分離用の分離@縁膜とを備え、この
分子aWA縁膜の周辺部3!I傍のシリコン基板表面は
凹部を有し・でおり、この凹部を含むシリコン基板表面
および分離絶縁膜表面に形成される金属シリサイド膜と
を備え、この金属シリサイド膜は分離絶r&膜表面の一
部上で分離されており、金属シリサイド模表面に形成さ
れる絶縁膜と、このI!縁1III表面に形成される電
崩膜とを順えたちのである。
[作用〕
この発明においては、シリコン基板と金属膜とのシリサ
イド反応により金属シリサイド膜が形成されるとき1分
離絶縁膜の周辺部近傍のシリコン原板表面に凹部が形成
される。そして、この凹部を含むシリコン基板表面およ
び分離絶縁膜表面に、金属シリサイド膜と絶縁膜と電橿
膜とから構成される電荷蓄積用の記憶絶縁膜容量素子が
形成されるので、絶縁嗅容囮素子の面積が広くなり、そ
のM積可能電荷量が多くなる。また、金属シリサイド膜
は、分1ii1を絶縁膜表面の一部上で絶縁膜によって
電気的に分離される。
イド反応により金属シリサイド膜が形成されるとき1分
離絶縁膜の周辺部近傍のシリコン原板表面に凹部が形成
される。そして、この凹部を含むシリコン基板表面およ
び分離絶縁膜表面に、金属シリサイド膜と絶縁膜と電橿
膜とから構成される電荷蓄積用の記憶絶縁膜容量素子が
形成されるので、絶縁嗅容囮素子の面積が広くなり、そ
のM積可能電荷量が多くなる。また、金属シリサイド膜
は、分1ii1を絶縁膜表面の一部上で絶縁膜によって
電気的に分離される。
[実t1M例]
以下、この発明の実tA例を図について説明する。
なJ3、この実施例の説明において、従来の戊術の説明
と重複する部分については適宜その説明を省略する。
と重複する部分については適宜その説明を省略する。
第1A図〜第1に図は、この発明の実施例である半導体
記憶装置の製造方法の主要工程段階における構造を示す
断面図であり、第2図は、第11<図の完成された半導
体記憶装置の構造を示す平面図である(第1に図は第2
図のx−xm断面図となっている)4この製造方法につ
いて説明すると、まず、シリコン基板1の素子間分離用
の苧いuA縁摸を形成すべき表面にこの基板と同じl1
形のイオン注入層2を形成し、このイオン注入12表面
に厚い絶縁膜3を選択的に形成する〈第1A図)。
記憶装置の製造方法の主要工程段階における構造を示す
断面図であり、第2図は、第11<図の完成された半導
体記憶装置の構造を示す平面図である(第1に図は第2
図のx−xm断面図となっている)4この製造方法につ
いて説明すると、まず、シリコン基板1の素子間分離用
の苧いuA縁摸を形成すべき表面にこの基板と同じl1
形のイオン注入層2を形成し、このイオン注入12表面
に厚い絶縁膜3を選択的に形成する〈第1A図)。
次に、シリコン基板1表面および厚い絶縁[3表面に、
スパッタ法、CVD法および獲空蒸看法などによりチタ
ン(Ti )またはタンタル(Ta )からなる金属膜
4を形成し、この後、金属膜4表面に写1!!製版によ
りフォトレジストパターン5を形成する(第1B図)。
スパッタ法、CVD法および獲空蒸看法などによりチタ
ン(Ti )またはタンタル(Ta )からなる金属膜
4を形成し、この後、金属膜4表面に写1!!製版によ
りフォトレジストパターン5を形成する(第1B図)。
次に、フォトレジストパターン5をマスクとして金[1
4を選択的にエツチングして金属膜41を形成し、この
侵、フォトレジストパターン5を除去する(第1C図)
。次に、第1C図の工程を経たちのを熱処理し・てシリ
コン基板1と金属11141との間でシソサイド反応を
起こさせ、シリコン11表面および厚い絶縁膜3表面に
!!縁縁膜型1素子一方の電極となる金属シリサイドf
fg6a、6bを形成する。このとき、基板のシリコン
(St)原子が厚い絶縁膜3表面の金属膜41へ横方向
拡散することにより、厚い絶縁膜3の周辺部近傍のシリ
コン基板1表面に凹部7a、7bが形成される。また、
厚い絶縁1113表面の一部上に未反応の金属膜42が
残る[第1D図)。次に、未反応の金属膜42を化学的
に選択除去するく第1E図)。次に、従来法と同様な方
法により、いわゆるハイシー構造を形成する。
4を選択的にエツチングして金属膜41を形成し、この
侵、フォトレジストパターン5を除去する(第1C図)
。次に、第1C図の工程を経たちのを熱処理し・てシリ
コン基板1と金属11141との間でシソサイド反応を
起こさせ、シリコン11表面および厚い絶縁膜3表面に
!!縁縁膜型1素子一方の電極となる金属シリサイドf
fg6a、6bを形成する。このとき、基板のシリコン
(St)原子が厚い絶縁膜3表面の金属膜41へ横方向
拡散することにより、厚い絶縁膜3の周辺部近傍のシリ
コン基板1表面に凹部7a、7bが形成される。また、
厚い絶縁1113表面の一部上に未反応の金属膜42が
残る[第1D図)。次に、未反応の金属膜42を化学的
に選択除去するく第1E図)。次に、従来法と同様な方
法により、いわゆるハイシー構造を形成する。
すなわち、シリコン基板1の金属シリサイド膜6a、(
3b下部の領域に基板と反対のn1形の不純物[8F1
.8bを形成する。このようにして、不純物Hea 、
sbとシリコン基板1との間にpnn接合容量素子形成
される(第1F図)。次に、熱酸化法などにより金属シ
リサイド膜6a 、 6b表面J3よびシリコン基板1
表面に薄い絶縁gi9a 。
3b下部の領域に基板と反対のn1形の不純物[8F1
.8bを形成する。このようにして、不純物Hea 、
sbとシリコン基板1との間にpnn接合容量素子形成
される(第1F図)。次に、熱酸化法などにより金属シ
リサイド膜6a 、 6b表面J3よびシリコン基板1
表面に薄い絶縁gi9a 。
913.9Cを形成する。ここで、金属シリサイド16
a 、6bが酸化されて形成される薄い絶It III
J911.9bとシリコン基板1が酸化されて形成され
ろ薄い絶縁膜9cとは同一のものになるとは限うl イ
(第10 ’iU ) L 次ニ、Iい絶1&1W9a
、9b、9c表面および厚い絶縁膜3の露出した表面に
CV D法などにより多結晶シリコン膜を形成し、この
多結晶シリコン膜および薄い$8縁嗅9Cから写真製版
と選択エツチング性により絶縁膜容量素子の他方の電極
どなる多結晶シリコン腹10.および薄い絶縁ll19
0cを形成する。このようにして、金属シリサイド暎6
a 、6bど薄い絶縁膜9a、9bと多結晶シリコン膜
10とから絶縁膜容量素子が形成される(第1H図)。
a 、6bが酸化されて形成される薄い絶It III
J911.9bとシリコン基板1が酸化されて形成され
ろ薄い絶縁膜9cとは同一のものになるとは限うl イ
(第10 ’iU ) L 次ニ、Iい絶1&1W9a
、9b、9c表面および厚い絶縁膜3の露出した表面に
CV D法などにより多結晶シリコン膜を形成し、この
多結晶シリコン膜および薄い$8縁嗅9Cから写真製版
と選択エツチング性により絶縁膜容量素子の他方の電極
どなる多結晶シリコン腹10.および薄い絶縁ll19
0cを形成する。このようにして、金属シリサイド暎6
a 、6bど薄い絶縁膜9a、9bと多結晶シリコン膜
10とから絶縁膜容量素子が形成される(第1H図)。
次に、シリコン基板1のトランジスタを形成すべぎ表面
にこの基板と同じ導電形または反対の導電形のイオン注
入層11を形成する。この後、熱酸化法などにより多結
晶シリコン腹10表面およびシリコンr板1表面に絶縁
膜12a、12bを形成する〈第11図)。次に、絶縁
!1112a、12b表面にCvD拡ヤスバッタ法など
により多結晶シリコン膜やシリサイド膜ヤ金現膜などの
膜を形成し、この形成された膜および絶縁膜12bから
写真製版と選択エツチング性によりゲート電極配f11
3aおよびゲート電極13b、ゲート絶縁!11120
11を形成する。この後、シリコン基板1の露出した表
面にイオン注入法等によりソース・ドレイン領域14a
、14bを形成する。このようにして、シリコン基板1
の一部とイオン注入層11とソース・トレイン領域14
a、14bとゲート絶縁l111120bとゲートIH
113bとからトランジスタ1つが形成される。このト
ランジスタは、pn接合容量素子と絶縁膜容量素子とか
ら構成される記憶容量素子に関して記憶情報の出入りを
制御するためのちのである(第1J図)。次に、絶縁!
jJ12a、ソース・ドレイン領域14a、14b表面
およびゲート電極配I!113a、ゲート電極13b表
面にCVD法などにより層間絶縁膜15a、15bを形
成する。この侵、層間絶縁膜15a、15bにコンタク
トホール16をあけ、このコンタクトホール16からソ
ース・ドレイン領域14bにこの領域と同じ導電形の不
純物をイオン注入して凸部17を形成するaFAいて、
コンタクトホール16および層間絶縁膜15a、15b
表面にアルミニウム配I!18を形成し、アルミニウム
配線18とソース・ドレイン領域14bとの電気的コン
タクトをとる。第2図の厚い絶縁膜3で囲まれた100
の領域は、pn接合容量素子と絶縁Ill容量素子とか
ら構成される記憶容量素子の領域を示している。
にこの基板と同じ導電形または反対の導電形のイオン注
入層11を形成する。この後、熱酸化法などにより多結
晶シリコン腹10表面およびシリコンr板1表面に絶縁
膜12a、12bを形成する〈第11図)。次に、絶縁
!1112a、12b表面にCvD拡ヤスバッタ法など
により多結晶シリコン膜やシリサイド膜ヤ金現膜などの
膜を形成し、この形成された膜および絶縁膜12bから
写真製版と選択エツチング性によりゲート電極配f11
3aおよびゲート電極13b、ゲート絶縁!11120
11を形成する。この後、シリコン基板1の露出した表
面にイオン注入法等によりソース・ドレイン領域14a
、14bを形成する。このようにして、シリコン基板1
の一部とイオン注入層11とソース・トレイン領域14
a、14bとゲート絶縁l111120bとゲートIH
113bとからトランジスタ1つが形成される。このト
ランジスタは、pn接合容量素子と絶縁膜容量素子とか
ら構成される記憶容量素子に関して記憶情報の出入りを
制御するためのちのである(第1J図)。次に、絶縁!
jJ12a、ソース・ドレイン領域14a、14b表面
およびゲート電極配I!113a、ゲート電極13b表
面にCVD法などにより層間絶縁膜15a、15bを形
成する。この侵、層間絶縁膜15a、15bにコンタク
トホール16をあけ、このコンタクトホール16からソ
ース・ドレイン領域14bにこの領域と同じ導電形の不
純物をイオン注入して凸部17を形成するaFAいて、
コンタクトホール16および層間絶縁膜15a、15b
表面にアルミニウム配I!18を形成し、アルミニウム
配線18とソース・ドレイン領域14bとの電気的コン
タクトをとる。第2図の厚い絶縁膜3で囲まれた100
の領域は、pn接合容量素子と絶縁Ill容量素子とか
ら構成される記憶容量素子の領域を示している。
以上のような工程を経て半導体記1!装置が完成される
。
。
ヂタンヤタンタルなどの高融点金属とシリコンとの直接
反応によるシリサイド形成は、金属中へのシリコン原子
の拡散過程に律速される反応である。したがって、第1
C図に示されるように、厚い絶縁膜3表面およびシリコ
ンW<fi1表面に金属膜41として、たとえばチタン
摸を被Mし、これらをシリサイド化反応が起こる湿度ま
で加熱し・て熱処理すると、チタンとシリコンが接する
部分ではチタンシリサイド・(TiSix、X:2
組成比)が形成され、700℃程度以上の高温で加熱し
て熱処理を行なうと最終的にX−2のダイシリサイドが
形成される。一方、シリコンと直接接していない厚い絶
縁膜3上のチタン領域では、熱α理温度が高いか、熱処
理時間が長くなるにしたがつて絶縁膜3の周辺部近傍の
シリコン基板1のシリコン原子が未反応のチタン膜中に
拡散し、横方向にシリサイド化が進む。このチタンシリ
サイドの横方向成長の距離は、シリサイド反応がシリコ
ン原子の拡散過程に律速しでいるため熱処理時間の平方
根に比例する。第1D図はこの状態を示したもので、絶
縁膜3の周辺部近傍のシリコン基板1上のfjl域から
絶縁膜3の中央部上の領域に向かって横方向シリサイド
形成が進み、絶縁13の中央部上に未反応のチタン膜が
残る。そして、絶縁膜3の周辺部近傍のシリコンがチタ
ン膜中に横方向拡散した結果、シリコン基板1表面に凹
部7a。
反応によるシリサイド形成は、金属中へのシリコン原子
の拡散過程に律速される反応である。したがって、第1
C図に示されるように、厚い絶縁膜3表面およびシリコ
ンW<fi1表面に金属膜41として、たとえばチタン
摸を被Mし、これらをシリサイド化反応が起こる湿度ま
で加熱し・て熱処理すると、チタンとシリコンが接する
部分ではチタンシリサイド・(TiSix、X:2
組成比)が形成され、700℃程度以上の高温で加熱し
て熱処理を行なうと最終的にX−2のダイシリサイドが
形成される。一方、シリコンと直接接していない厚い絶
縁膜3上のチタン領域では、熱α理温度が高いか、熱処
理時間が長くなるにしたがつて絶縁膜3の周辺部近傍の
シリコン基板1のシリコン原子が未反応のチタン膜中に
拡散し、横方向にシリサイド化が進む。このチタンシリ
サイドの横方向成長の距離は、シリサイド反応がシリコ
ン原子の拡散過程に律速しでいるため熱処理時間の平方
根に比例する。第1D図はこの状態を示したもので、絶
縁膜3の周辺部近傍のシリコン基板1上のfjl域から
絶縁膜3の中央部上の領域に向かって横方向シリサイド
形成が進み、絶縁13の中央部上に未反応のチタン膜が
残る。そして、絶縁膜3の周辺部近傍のシリコンがチタ
ン膜中に横方向拡散した結果、シリコン基板1表面に凹
部7a。
7bが形成される。このように、凹部7a、7bを含む
シリコン基板1表面および厚い絶縁膜3表面に、金属シ
リサイド膜6a 、6bど薄い絶縁膜9a 、9bと多
結晶シリコン膜10とから構成される絶縁膜容量素子が
形成されるので、この絶縁膜容量素子の面積が広くなり
その蓄積可能電荷量が多くなる。
シリコン基板1表面および厚い絶縁膜3表面に、金属シ
リサイド膜6a 、6bど薄い絶縁膜9a 、9bと多
結晶シリコン膜10とから構成される絶縁膜容量素子が
形成されるので、この絶縁膜容量素子の面積が広くなり
その蓄積可能電荷量が多くなる。
また、この発明においては、厚い絶縁膜3.itlい絶
縁膜9a、9bを介し・てド列接するメモリセル同士の
電気的w!!縁性を保つため、金属シリサイド膜6aど
6bとの間には必ず未反応の金属膜42を残さなければ
ならない。未反応の金属膜42があれば、この金属IJ
i42むよび金属シリサイド膜6a、6bの選択エツチ
ング処理により金属シリサイド[Q 6 aど金属シリ
サイド膜6bとの電気的5)離が可能となる。この選択
エツチングは、たとえばH2O2とNH,OHどH:O
とのα合液などを用いることにより容易に行なえる。実
際の半導体記憶装置においては、素子間分離用の厚い絶
縁膜3の幅は集積度が進むに従って狭くなり、金属シリ
サイドの横方向成長距離を精度良く制御する必要がある
。このため、■熱処理を比較的低い温度で行なう。■金
属膜41中またはシリコン基板1表面付近の不純物<A
sやP)濃度を高くする。■熱処理を不活性ガスとN2
ガスとが適度に混った混合ガス中で行なうなどの方法を
用いることにより金属シリサイドの横方向成長速度を抑
制し、その横方向成長距離の制御性を向上させることが
できる。
縁膜9a、9bを介し・てド列接するメモリセル同士の
電気的w!!縁性を保つため、金属シリサイド膜6aど
6bとの間には必ず未反応の金属膜42を残さなければ
ならない。未反応の金属膜42があれば、この金属IJ
i42むよび金属シリサイド膜6a、6bの選択エツチ
ング処理により金属シリサイド[Q 6 aど金属シリ
サイド膜6bとの電気的5)離が可能となる。この選択
エツチングは、たとえばH2O2とNH,OHどH:O
とのα合液などを用いることにより容易に行なえる。実
際の半導体記憶装置においては、素子間分離用の厚い絶
縁膜3の幅は集積度が進むに従って狭くなり、金属シリ
サイドの横方向成長距離を精度良く制御する必要がある
。このため、■熱処理を比較的低い温度で行なう。■金
属膜41中またはシリコン基板1表面付近の不純物<A
sやP)濃度を高くする。■熱処理を不活性ガスとN2
ガスとが適度に混った混合ガス中で行なうなどの方法を
用いることにより金属シリサイドの横方向成長速度を抑
制し、その横方向成長距離の制御性を向上させることが
できる。
また、絶縁膜容量素子の絶縁膜として誘電率の大きい絶
縁膜を用いたり、それらの膜圧を薄クシたりすることに
より、絶縁膜容量素子の蓄積可能電荷量を多くすること
ができる。第1G図に示すように、チタンヤタンタルの
シリサイド膜を酸化性の雰囲気中で熱処理することによ
りそれらの表面に源い絶RMQ9a 、9−bを形成す
ることができる。このとき、金属シリサイド膜6a 、
6bを900〜・1000℃程度の高温で酸化するとシ
リコン酸化膜<sr O= >が形成され、一方、金属
シリサイド膜6a、6bを800℃程度の比較的低温で
かつ水蒸気中で配化すると、チタン酸化膜(T+ X
Oy 、X、Y : ill成比)99 ン9ルM化膜
(Ta y Oy 、 X、 Y : al成比) カ
形成すhル。
縁膜を用いたり、それらの膜圧を薄クシたりすることに
より、絶縁膜容量素子の蓄積可能電荷量を多くすること
ができる。第1G図に示すように、チタンヤタンタルの
シリサイド膜を酸化性の雰囲気中で熱処理することによ
りそれらの表面に源い絶RMQ9a 、9−bを形成す
ることができる。このとき、金属シリサイド膜6a 、
6bを900〜・1000℃程度の高温で酸化するとシ
リコン酸化膜<sr O= >が形成され、一方、金属
シリサイド膜6a、6bを800℃程度の比較的低温で
かつ水蒸気中で配化すると、チタン酸化膜(T+ X
Oy 、X、Y : ill成比)99 ン9ルM化膜
(Ta y Oy 、 X、 Y : al成比) カ
形成すhル。
また、別の酸化条件では、シリコン酸化膜とチタン闇化
膜との多層膜、シリコン酸化膜とタンタル酸化膜との多
層膜、シリコン酸化膜とチタン酸化膜との混合膜および
シリコン酸化膜とタンタル酸化膜との混合膜が形成され
ろ。そして、チタン酸化膜やタンタル酸化膜は、シリコ
ン酸化膜に比べ誘電率が大きく絶縁膜容量素子の蓄積可
能電荷量を多くするのに有効な材料である。
膜との多層膜、シリコン酸化膜とタンタル酸化膜との多
層膜、シリコン酸化膜とチタン酸化膜との混合膜および
シリコン酸化膜とタンタル酸化膜との混合膜が形成され
ろ。そして、チタン酸化膜やタンタル酸化膜は、シリコ
ン酸化膜に比べ誘電率が大きく絶縁膜容量素子の蓄積可
能電荷量を多くするのに有効な材料である。
このように、シリコン基板1表面に凹部7a。
7bを形成して絶縁膜容量素子およびpnn接合容素素
子形成し、かつ絶縁膜容量素子の絶縁膜の誘S率を大き
くしたりその膜厚を簿くすることによって、記憶容量素
子の蓄積可能電荷量が多くなり。
子形成し、かつ絶縁膜容量素子の絶縁膜の誘S率を大き
くしたりその膜厚を簿くすることによって、記憶容量素
子の蓄積可能電荷量が多くなり。
耐ソフトエラー強度、ノイスマージン特性の優れた半導
体記憶装置を実現することができる。
体記憶装置を実現することができる。
なお、上記実施例では、凹部7a、7bを含むシリコン
基板1表面および厚い絶縁膜3表面にチタンまたはタン
タルの金属シリサイド116a 、 6bを形成し、こ
の後、金属シリサイド膜6a、6b自体を酸化すること
により薄い絶縁IH19a、9bを形成する場合につい
て示したが、第3図のように、第1F図の工程を経た後
、金属シリサイドItrA6a、6t1表面、jヴい絶
縁膜3の露出した表面およびシリコン基板1表面にチタ
ンまたはタンタルの金属膜を再び形成し、この侵、この
金属膜を間化することにより絶縁膜9a’ 、9b’
、9c′を形成してもよい。このとき、@密に言うと、
シリコン基板1表面に形成される絶縁膜9c’ は金属
酸化物ψ体ではなく、絶縁膜9c’ とシリコン基板1
との界面部分には金属シリサイドまたはシリコン酸化物
(Si O,)が形成される。
基板1表面および厚い絶縁膜3表面にチタンまたはタン
タルの金属シリサイド116a 、 6bを形成し、こ
の後、金属シリサイド膜6a、6b自体を酸化すること
により薄い絶縁IH19a、9bを形成する場合につい
て示したが、第3図のように、第1F図の工程を経た後
、金属シリサイドItrA6a、6t1表面、jヴい絶
縁膜3の露出した表面およびシリコン基板1表面にチタ
ンまたはタンタルの金属膜を再び形成し、この侵、この
金属膜を間化することにより絶縁膜9a’ 、9b’
、9c′を形成してもよい。このとき、@密に言うと、
シリコン基板1表面に形成される絶縁膜9c’ は金属
酸化物ψ体ではなく、絶縁膜9c’ とシリコン基板1
との界面部分には金属シリサイドまたはシリコン酸化物
(Si O,)が形成される。
[発明の効果コ
以上のようにこの発明によれば、凹部を含むシリコン囚
板表面および分離絶縁膜表面に、金属シリサイド摸と1
色縁膜ど電(成膜とから構成されるt色縁容量素子を形
成したので、絶縁容量素子の面積が広くなりその蓄積可
能電荷量が多くなる。このため、耐ソフトエラー強度や
ノイズマージン特性の擾れた半導体記憶i置を得ること
がでさる。
板表面および分離絶縁膜表面に、金属シリサイド摸と1
色縁膜ど電(成膜とから構成されるt色縁容量素子を形
成したので、絶縁容量素子の面積が広くなりその蓄積可
能電荷量が多くなる。このため、耐ソフトエラー強度や
ノイズマージン特性の擾れた半導体記憶i置を得ること
がでさる。
第1A図〜第1に図は、この発明の実施例である半導体
記憶装置の製造方法の主要工程段階におけろ構造を示す
断面図である。 第2図は、第1に図の完成された半導体記憶装置の構造
を示す平面図である。 第3図は、この発明の他の実施例である半導体記憶装置
の製造方法の一工程段階における構造を示4断面図であ
る、 第4図は、従来のMoSダイナミックRAMの構造を示
す断面図である。 第5図は、第4図のMOSダイナミックRA Mの構造
を示す平面図である。 図において、1はシリコン長板、3はlい絶縁膜、4,
41.42は金属膜、5はフォトレジストパターン、5
a、5bは金属シリサイド摸、7a、7bは凹部、8a
、 8hは不純物層、9a。 9b 、9c 、9a’ 、9b’ 、9c’ 、90
cは薄い絶縁膜、10は多結晶シリコン幌、12a。 12t)It[1ffl、120b ハケ−ト[t!l
!1.13aはゲート電極配線、13bはゲート電(泪
、14a、14bはソース・ドレイン領域、15a、1
5hは層間絶縁膜、16はフンタクトホール、18はア
ルミニウム配線、1つはトランジスタ、100は記憶容
量素子領域である。 なお、各図中同一符号は同一または相当部分を示す。
記憶装置の製造方法の主要工程段階におけろ構造を示す
断面図である。 第2図は、第1に図の完成された半導体記憶装置の構造
を示す平面図である。 第3図は、この発明の他の実施例である半導体記憶装置
の製造方法の一工程段階における構造を示4断面図であ
る、 第4図は、従来のMoSダイナミックRAMの構造を示
す断面図である。 第5図は、第4図のMOSダイナミックRA Mの構造
を示す平面図である。 図において、1はシリコン長板、3はlい絶縁膜、4,
41.42は金属膜、5はフォトレジストパターン、5
a、5bは金属シリサイド摸、7a、7bは凹部、8a
、 8hは不純物層、9a。 9b 、9c 、9a’ 、9b’ 、9c’ 、90
cは薄い絶縁膜、10は多結晶シリコン幌、12a。 12t)It[1ffl、120b ハケ−ト[t!l
!1.13aはゲート電極配線、13bはゲート電(泪
、14a、14bはソース・ドレイン領域、15a、1
5hは層間絶縁膜、16はフンタクトホール、18はア
ルミニウム配線、1つはトランジスタ、100は記憶容
量素子領域である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (12)
- (1)シリコン基板と、 前記シリコン基板表面に形成される素子間分離用の分離
絶縁膜とを備え、 前記分離絶縁膜の周辺部近傍の前記シリコン基板表面は
凹部を有しており、 前記凹部を含む前記シリコン基板表面および前記分離絶
縁膜表面に形成される金属シリサイド膜とを備え、 前記金属シリサイド膜は前記分離絶縁膜表面の一部上で
分離されており、 前記金属シリサイド膜表面に形成される絶縁膜と、 前記絶縁膜表面に形成される電極膜とを備えた半導体記
憶装置。 - (2)前記金属シリサイド膜はチタンシリサイド膜であ
る特許請求の範囲第1項記載の半導体記憶装置。 - (3)前記金属シリサイド膜はタンタルシリサイド膜で
ある特許請求の範囲第1項記載の半導体記憶装置。 - (4)前記絶縁膜はシリコン酸化膜である特許請求の範
囲第1項ないし第3項のいずれかに記載の半導体記憶装
置。 - (5)前記絶縁膜はチタン酸化膜である特許請求の範囲
第1項ないし第3項のいずれかに記載の半導体記憶装置
。 - (6)前記絶縁膜はタンタル酸化膜である特許請求の範
囲第1項ないし第3項のいずれかに記載の半導体記憶装
置。 - (7)前記絶縁膜はシリコン酸化膜とチタン酸化膜との
多層膜である特許請求の範囲第1項ないし第3項のいず
れかに記載の半導体記憶装置。 - (8)前記絶縁膜はシリコン酸化膜とタンタル酸化膜と
の多層膜である特許請求の範囲第1項ないし第3項のい
ずれかに記載の半導体記憶装置。 - (9)前記絶縁膜はシリコン酸化膜とチタン酸化膜との
混合膜である特許請求の範囲第1項ないし第3項のいず
れかに記載の半導体記憶装置。 - (10)前記絶縁膜はシリコン酸化膜とタンタル酸化膜
との混合膜である特許請求の範囲第1項ないし第3項の
いずれかに記載の半導体記憶装置。 - (11)前記電極膜は多結晶シリコン膜である特許請求
の範囲第1項ないし第10項のいずれかに記載の半導体
記憶装置。 - (12)さらに、前記シリコン基板と前記金属シリサイ
ド膜との間に、該シリコン基板の導電形と反対の導電形
の不純物半導体層を備える特許請求の範囲第1項ないし
第11項のいずれかに記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61049953A JPS62205654A (ja) | 1986-03-05 | 1986-03-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61049953A JPS62205654A (ja) | 1986-03-05 | 1986-03-05 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62205654A true JPS62205654A (ja) | 1987-09-10 |
Family
ID=12845401
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61049953A Pending JPS62205654A (ja) | 1986-03-05 | 1986-03-05 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62205654A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02275662A (ja) * | 1988-12-13 | 1990-11-09 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-03-05 JP JP61049953A patent/JPS62205654A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02275662A (ja) * | 1988-12-13 | 1990-11-09 | Toshiba Corp | 半導体装置の製造方法 |
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