JPS60134441A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60134441A JPS60134441A JP24201683A JP24201683A JPS60134441A JP S60134441 A JPS60134441 A JP S60134441A JP 24201683 A JP24201683 A JP 24201683A JP 24201683 A JP24201683 A JP 24201683A JP S60134441 A JPS60134441 A JP S60134441A
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- JP
- Japan
- Prior art keywords
- wiring
- electrode wiring
- film
- electrode
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路における２層の多層配線の接続
方法に係り、特に高集積化が可能な配線構造に関するも
のである。
方法に係り、特に高集積化が可能な配線構造に関するも
のである。
従来、半導体集積回路において不純物拡散層と、ＭＯＳ
トランジスタのゲート電極として用いられている導電体
とを２層の配線として用いる場合、両者を直接交差させ
ることは不可能で、第１図に示すよう一方の配線１，２
の上に電極孔４，５を作り、アルミニウム等の他の配線
６を用いて、他方の配線３をまたいで配線領域１，２を
接続していた。この理由は、不純物拡散層はゲート電極
をマスクとして不純物添加することにより形成されるた
め、ゲート電極の下には不純物を添加することができず
、拡散層が接続されないことによる。
トランジスタのゲート電極として用いられている導電体
とを２層の配線として用いる場合、両者を直接交差させ
ることは不可能で、第１図に示すよう一方の配線１，２
の上に電極孔４，５を作り、アルミニウム等の他の配線
６を用いて、他方の配線３をまたいで配線領域１，２を
接続していた。この理由は、不純物拡散層はゲート電極
をマスクとして不純物添加することにより形成されるた
め、ゲート電極の下には不純物を添加することができず
、拡散層が接続されないことによる。
従って、配線構造が複雑になるとともに、配線接続領域
の面積が増加して、高集積化を阻害する要因となってい
た。特に配線領域が大きな面積を占めるロジックＬＳＩ
やマイクロコンピュータでは高集積配線構造が強く望ま
れてきた。
の面積が増加して、高集積化を阻害する要因となってい
た。特に配線領域が大きな面積を占めるロジックＬＳＩ
やマイクロコンピュータでは高集積配線構造が強く望ま
れてきた。
本発明の目的は上記従来技術の問題点を解決し、高集積
化が可能な配線の接続方法を提供することにある。
化が可能な配線の接続方法を提供することにある。
（発明の概要〕
上記目的を達成するために、本発明では、低抵抗金属で
あるタングステンをＭＯＳトランジスタのゲート電極配
線として用い、第２図に示すようにタングステン電極７
と不純物拡散層８，９とを直接交差させ、タングステン
配線７の下１０には酸化膜を介してシリサイドや金属を
形成し、不純物拡散層８，９とを低抵抗で接続すること
を特徴としている。
あるタングステンをＭＯＳトランジスタのゲート電極配
線として用い、第２図に示すようにタングステン電極７
と不純物拡散層８，９とを直接交差させ、タングステン
配線７の下１０には酸化膜を介してシリサイドや金属を
形成し、不純物拡散層８，９とを低抵抗で接続すること
を特徴としている。
尚、ゲート電極としてモリブデン（Ｍｏ）を用いても本
発明を実施することができる。
発明を実施することができる。
以下１本発明の実施例を第３図により説明する。
ｐ形シリコン基板ｌｌ上に薄いゲート酸化膜１２を形成
し、タングステン電極が交差する部分１３の酸化膜１１
を除去する（第３図Ａ）。次にタングステン電極配線１
４をシリコン基板上、に直接接触させて形成しく第３図
Ｂ）、この電極配線をマスクとしてひ素などのｎ形不純
物１５をイオン打込み法等により１０１５ｃｍ−２以上
の高濃度に添加し、高濃度ｎ型拡散Ｍ１６，１７を形成
する（第３図Ｃ）。その後、水分を含んだ水素中（１０
−’〜１０−１の分圧比）で８００〜１０００℃の高温
で熱処理する。このような熱処理方法を用いることによ
り、酸化性の強いタングステンであってもタングステン
表面は酸化されずに、タングステン電極１４の下にはタ
ングステンシリサイド１８と酸化膜１９が形成されるこ
とを新しい現象として本発明者等は見い出した。タング
ステンシリサイドは１ＯΩ／口以下の低いシート抵抗が
得られるため、２ＯΩ／口程度のシート抵抗を有するｎ
形波散層１６，１７を接続するには充分用いることがで
きる。さらに、シリサイド層１８の上には酸化膜１９が
形成されるため、タングステン配線１４とシリサイド層
１８との絶縁分離は完全に行なわれる。なお、酸化膜１
９は上記熱処理の時間を長くすることにより厚く形成す
ることが可能であり、タングステンとシリサイドの配線
容量を低減することが可能であり、高速化に寄与する。
し、タングステン電極が交差する部分１３の酸化膜１１
を除去する（第３図Ａ）。次にタングステン電極配線１
４をシリコン基板上、に直接接触させて形成しく第３図
Ｂ）、この電極配線をマスクとしてひ素などのｎ形不純
物１５をイオン打込み法等により１０１５ｃｍ−２以上
の高濃度に添加し、高濃度ｎ型拡散Ｍ１６，１７を形成
する（第３図Ｃ）。その後、水分を含んだ水素中（１０
−’〜１０−１の分圧比）で８００〜１０００℃の高温
で熱処理する。このような熱処理方法を用いることによ
り、酸化性の強いタングステンであってもタングステン
表面は酸化されずに、タングステン電極１４の下にはタ
ングステンシリサイド１８と酸化膜１９が形成されるこ
とを新しい現象として本発明者等は見い出した。タング
ステンシリサイドは１ＯΩ／口以下の低いシート抵抗が
得られるため、２ＯΩ／口程度のシート抵抗を有するｎ
形波散層１６，１７を接続するには充分用いることがで
きる。さらに、シリサイド層１８の上には酸化膜１９が
形成されるため、タングステン配線１４とシリサイド層
１８との絶縁分離は完全に行なわれる。なお、酸化膜１
９は上記熱処理の時間を長くすることにより厚く形成す
ることが可能であり、タングステンとシリサイドの配線
容量を低減することが可能であり、高速化に寄与する。
例えば、水分の分圧比０．０５ で１０００℃で１００
分間の上記熱処理を行なうことにより、１１００ｎの酸
化膜厚を得ることができる。
分間の上記熱処理を行なうことにより、１１００ｎの酸
化膜厚を得ることができる。
本発明の他の実施例を第４図に示す。この実施例では、
ｎ形高濃度拡散層２０．２１の表面にタングステン等の
低抵抗金属２４が化学気相法等により形成されており、
ゲ−１−ｆＩｔｆ！ｉ配＃１２２配下１２２化膜２３と
低抵抗金属２５が形成さ九ている。
ｎ形高濃度拡散層２０．２１の表面にタングステン等の
低抵抗金属２４が化学気相法等により形成されており、
ゲ−１−ｆＩｔｆ！ｉ配＃１２２配下１２２化膜２３と
低抵抗金属２５が形成さ九ている。
ゲート電極ドの低抵抗金属２５は、ｎ形波散層２０．２
１の上に低抵抗金属を形成１〜るとき、横方向にも金属
が入りこむことを利用して形成できる。本樒造では拡散
層配線も低抵抗金属で接続されるため、配線抵抗は非常
に小さくなる。
１の上に低抵抗金属を形成１〜るとき、横方向にも金属
が入りこむことを利用して形成できる。本樒造では拡散
層配線も低抵抗金属で接続されるため、配線抵抗は非常
に小さくなる。
本発明の他の実施例としＣ１第５図に示すように、読出
し専用メモリ（ＲＯＭ）セルが考えられる。
し専用メモリ（ＲＯＭ）セルが考えられる。
すなわち、拡散層を短絡したいセルのみタングステンと
シリコン基板とを接触させればよく、高集積ＲＯＭセル
が実現できる。
シリコン基板とを接触させればよく、高集積ＲＯＭセル
が実現できる。
読み出し専用メモリの構成は第５図に示されているよう
に、１個のＭｏ８ｈランジスタ５３からなるメモリセル
とワード線５１、データ線５２とからなっている。この
１Ｒ成では、Ｍｏ８）ランジスタがオンしているかオフ
しているかでメモリ情報の判定ができる。オフしている
Ｍｏ５ｔ−ランジスタは第６図Ａに示すように、しきい
値電圧が電源電圧以上あるＭＯＳトランジスタで実現し
、オンしているＭＯＳｌ−ランジスタは第６図Ｂに示す
ように、本発明によってソース、ドレイン５５がシリサ
イド層５８まで短絡している構造で実現できる。なお、
同図で５４はシリコン基板、５５はソース、ドレイン拡
散層、５７は絶縁膜、５６はゲート電極である。このよ
うなメモリ構成ではオンしているＭＯＳトランジスタ部
のソース、ドレイン間抵抗はシリサイド層５８の存在に
より非常に小さく、高速動作等の点で好ましい。
に、１個のＭｏ８ｈランジスタ５３からなるメモリセル
とワード線５１、データ線５２とからなっている。この
１Ｒ成では、Ｍｏ８）ランジスタがオンしているかオフ
しているかでメモリ情報の判定ができる。オフしている
Ｍｏ５ｔ−ランジスタは第６図Ａに示すように、しきい
値電圧が電源電圧以上あるＭＯＳトランジスタで実現し
、オンしているＭＯＳｌ−ランジスタは第６図Ｂに示す
ように、本発明によってソース、ドレイン５５がシリサ
イド層５８まで短絡している構造で実現できる。なお、
同図で５４はシリコン基板、５５はソース、ドレイン拡
散層、５７は絶縁膜、５６はゲート電極である。このよ
うなメモリ構成ではオンしているＭＯＳトランジスタ部
のソース、ドレイン間抵抗はシリサイド層５８の存在に
より非常に小さく、高速動作等の点で好ましい。
また、本実施例において、モリブデンをゲート電極とし
て用いても、読み出し専用メモリを構成することができ
る。
て用いても、読み出し専用メモリを構成することができ
る。
以上説明したように１本発明によれば接続電極孔を新た
に作成することなく、最小の面積でゲート電極配線と不
純物拡散層とを交差させることができ、配線領域の高狼
積化が可能となる。さらに本発明による新しい配線構造
ではタングステン（モリブデン）配線下の拡散層配線抵
抗も減少させることができ、高速化の点でも有効で尻る
。
に作成することなく、最小の面積でゲート電極配線と不
純物拡散層とを交差させることができ、配線領域の高狼
積化が可能となる。さらに本発明による新しい配線構造
ではタングステン（モリブデン）配線下の拡散層配線抵
抗も減少させることができ、高速化の点でも有効で尻る
。
第１図は従来の配線構造の平面図、第２図は本発明によ
る配線構造の平面図、第３図は本発明による実ｆｌ！Ｌ
４Ｆｇの配線構造の形成工程を工程順に示す断面図、第
４図は第２の実施例の断面図、第５図は本発明による他
の実施例の回路図、第６図（Ａ）。 （Ｂ）は本発明の他の実施例の断面図である。 １．２，８，９，１６，１７，２０，２１・・・ｎ形不
純物拡散層、３，７，１４．２２・・・ゲート電極配線
、４，５・・・電極孔、６・・・配線、１０・・・拡散
層接続領域、１２，１９，２３・・・ゲート酸化膜。 １３・・・シリコン表面露出領域、１８・・・シリサイ
ド、２４．２５・・・低抵抗金属、５１・・・ワード線
、５２・・・データ線、５３・・・ＭＯＳトランジスタ
、５４・・・基板、５５・・・不純物領域、５６・・・
ゲート電極層、第１町 第２日 第５０ ダｌ 第６０ （，４） ＣＢ ）
る配線構造の平面図、第３図は本発明による実ｆｌ！Ｌ
４Ｆｇの配線構造の形成工程を工程順に示す断面図、第
４図は第２の実施例の断面図、第５図は本発明による他
の実施例の回路図、第６図（Ａ）。 （Ｂ）は本発明の他の実施例の断面図である。 １．２，８，９，１６，１７，２０，２１・・・ｎ形不
純物拡散層、３，７，１４．２２・・・ゲート電極配線
、４，５・・・電極孔、６・・・配線、１０・・・拡散
層接続領域、１２，１９，２３・・・ゲート酸化膜。 １３・・・シリコン表面露出領域、１８・・・シリサイ
ド、２４．２５・・・低抵抗金属、５１・・・ワード線
、５２・・・データ線、５３・・・ＭＯＳトランジスタ
、５４・・・基板、５５・・・不純物領域、５６・・・
ゲート電極層、第１町 第２日 第５０ ダｌ 第６０ （，４） ＣＢ ）
Claims (1)
- ＭＯＳトランジスタのゲート電極による第１の配線と、
高濃度不純物拡散層による第２の配線とが＃ｌ！ｉ緑膜
および低抵抗シリサイドまたは金属とを介して交差して
いる配線構造において、上記第２の拡散層配線が、第１
の配線下で、上記低抵抗シリサイドまたは金属で接続さ
れていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24201683A JPS60134441A (ja) | 1983-12-23 | 1983-12-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24201683A JPS60134441A (ja) | 1983-12-23 | 1983-12-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60134441A true JPS60134441A (ja) | 1985-07-17 |
Family
ID=17083009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24201683A Pending JPS60134441A (ja) | 1983-12-23 | 1983-12-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60134441A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0910119A3 (en) * | 1997-10-14 | 2001-02-07 | Texas Instruments Incorporated | Method for oxidizing a structure during the fabrication of a semiconductor device |
-
1983
- 1983-12-23 JP JP24201683A patent/JPS60134441A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0910119A3 (en) * | 1997-10-14 | 2001-02-07 | Texas Instruments Incorporated | Method for oxidizing a structure during the fabrication of a semiconductor device |
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