JPS627151A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS627151A JPS627151A JP60144733A JP14473385A JPS627151A JP S627151 A JPS627151 A JP S627151A JP 60144733 A JP60144733 A JP 60144733A JP 14473385 A JP14473385 A JP 14473385A JP S627151 A JPS627151 A JP S627151A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- impurity region
- film
- silicon
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に関し、詳しくは所要面積の小さな
高抵抗素子を備え高集積化の実現に好適な半導体装置に
関する。
高抵抗素子を備え高集積化の実現に好適な半導体装置に
関する。
第２図にスタティック形ランダムアクセスメモリセルの
回路図を示す、このメモリセルは、駆動ＭＯＳトランジ
スタＴｒ、、Ｔｒ、と、負荷抵抗Ｒ１゜Ｒ２とから成る
フリップフロップおよび転送ＭＯＳトランジスタＴｒ、
、Ｔｒ、とで構成されている。
回路図を示す、このメモリセルは、駆動ＭＯＳトランジ
スタＴｒ、、Ｔｒ、と、負荷抵抗Ｒ１゜Ｒ２とから成る
フリップフロップおよび転送ＭＯＳトランジスタＴｒ、
、Ｔｒ、とで構成されている。
負荷抵抗Ｒ１，Ｒ，は１０１８〜１０１３Ωの高抵抗値
を有する。これはフリップフロップを構成している駆動
ＭＯＳトランジスタＴｒ１．Ｔｒ、のオフ時のリーク電
流を補償し、スタティック動作を可能にするのに十分な
電流をＭＯＳトランジスタＴｒ１Ｔｒ、のドレインに供
給し、しかもメモリのスタンドバイ電流を低減するため
である。従来用いられていた負荷抵抗素子の構造は特開
昭５５−７２０６９に記載されており、この構造を第３
図に示す、高抵抗部９にはイオン打ち込み等で不純物を
低濃度に添加した多結晶シリコンや、不純物を添加しな
い多結晶シリコンを用い、低抵抗部８，１０は不純物を
高濃度に添加してアルミニウム等の配線電極や低抵抗拡
散層４とオーミック接触をとっている。
を有する。これはフリップフロップを構成している駆動
ＭＯＳトランジスタＴｒ１．Ｔｒ、のオフ時のリーク電
流を補償し、スタティック動作を可能にするのに十分な
電流をＭＯＳトランジスタＴｒ１Ｔｒ、のドレインに供
給し、しかもメモリのスタンドバイ電流を低減するため
である。従来用いられていた負荷抵抗素子の構造は特開
昭５５−７２０６９に記載されており、この構造を第３
図に示す、高抵抗部９にはイオン打ち込み等で不純物を
低濃度に添加した多結晶シリコンや、不純物を添加しな
い多結晶シリコンを用い、低抵抗部８，１０は不純物を
高濃度に添加してアルミニウム等の配線電極や低抵抗拡
散層４とオーミック接触をとっている。
負荷抵抗素子の低抵抗部すなわち不純物が高濃度に添加
された領域と不純物が添加されない高抵抗部とは、ホト
リソグラフィ技術によりイオン打込み法や不純物の熱拡
散を用いて高濃度不純物領域を限定することにより形成
していた。したがって、高抵抗部の長さく第３図中Ｌ）
は主にホトリフブラフイエ程と熱処理による不純物の横
方向拡散で決まるが、メモリセルレイアウトの設計では
低抵抗Ｐｏ１ｙ Ｓｉ配ｌｌＡ１０や拡散層上のコンタ
クトホール１１との位置ずれ等の余裕も考慮する必要が
ある。
された領域と不純物が添加されない高抵抗部とは、ホト
リソグラフィ技術によりイオン打込み法や不純物の熱拡
散を用いて高濃度不純物領域を限定することにより形成
していた。したがって、高抵抗部の長さく第３図中Ｌ）
は主にホトリフブラフイエ程と熱処理による不純物の横
方向拡散で決まるが、メモリセルレイアウトの設計では
低抵抗Ｐｏ１ｙ Ｓｉ配ｌｌＡ１０や拡散層上のコンタ
クトホール１１との位置ずれ等の余裕も考慮する必要が
ある。
上記理由で、従来の多結晶シリコンを用いた高抵抗素子
で、１０６〜１０１３Ωの高抵抗値を得るためには高抵
抗部の長さを縮小することができず、高集積化に不利で
ある。このことを具体的に説明するために、高抵抗多結
晶シリコンに流れる電流の高抵抗部設計の長さしの依存
性を第４図に示す。
で、１０６〜１０１３Ωの高抵抗値を得るためには高抵
抗部の長さを縮小することができず、高集積化に不利で
ある。このことを具体的に説明するために、高抵抗多結
晶シリコンに流れる電流の高抵抗部設計の長さしの依存
性を第４図に示す。
同図かられかるように、高抵抗部の長さが４μｍ以下に
なると高抵抗に流れる電流は急激に増加する。このよう
な状態ではメモリの消費電力が増大し好ましくない。
なると高抵抗に流れる電流は急激に増加する。このよう
な状態ではメモリの消費電力が増大し好ましくない。
本発明の目的は上記従来の問題を解決し、所要面積が小
さくしかも抵抗値の高い負荷素子を有する半導体装置を
提供することである。
さくしかも抵抗値の高い負荷素子を有する半導体装置を
提供することである。
上記目的を達成するために、本発明によれば、スタティ
ック形メモリセルの負荷抵抗としてＮ型不純物の濃度を
制御した多結晶シリコン膜と、不純物を添加しない多結
晶シリコン膜との接触部を形成し、この接触部の導電特
性が高抵抗多結晶シリコンの導電特性に比較して所要面
積が小さい上に抵抗値が高く、しかも低電圧領域での電
流減少の割合が少ない高抵抗特性を示すことを特徴とし
ている。
ック形メモリセルの負荷抵抗としてＮ型不純物の濃度を
制御した多結晶シリコン膜と、不純物を添加しない多結
晶シリコン膜との接触部を形成し、この接触部の導電特
性が高抵抗多結晶シリコンの導電特性に比較して所要面
積が小さい上に抵抗値が高く、しかも低電圧領域での電
流減少の割合が少ない高抵抗特性を示すことを特徴とし
ている。
以下、実施例により本発明による半導体装置の詳細を説
明する。
明する。
実施例１
第１図は本発明による高抵抗素子の基本となる構造の断
面図である。同図においてシリコン酸化膜５上にＮ形不
純物を高濃度に添加しアルミニウム等の配線電極とのオ
ーミック接触が可能になるように低抵抗化した多結晶シ
リコン１０が形成されており、そ−の一部にはＮ型不純
物濃度が１０ｉｓ〜１０１５ａｍ−”程度の比較的低い
領域１２がある。
面図である。同図においてシリコン酸化膜５上にＮ形不
純物を高濃度に添加しアルミニウム等の配線電極とのオ
ーミック接触が可能になるように低抵抗化した多結晶シ
リコン１０が形成されており、そ−の一部にはＮ型不純
物濃度が１０ｉｓ〜１０１５ａｍ−”程度の比較的低い
領域１２がある。
高抵抗部は多結晶シリコン中の低濃度Ｎ形不純物領域１
２とこれに一端がオーバーラツプするように形成された
不純物を添加しない多結晶シリコン９との接触面に形成
される。ノンドープ多結晶シリコン９の他端はシリコン
基板３内に形成された高濃度不純物領域４に接続してい
る。なお、この高濃度不純物拡散領域４はノンドープ多
結晶シリコン９との接触面からノンドープ多結晶シリコ
ン中に熱処理による不純物の再分布でオーミック接触が
得られれば良い、Ｎ形の低不純物濃度の多結晶シリコン
１２とノンドープ多結晶シリコン９との接触面では不純
物濃度差によるダイオード（ｎ−１接合）が形成されて
おり、Ｎ形の低不純物濃度の多結晶シリコン１２（ｎ−
形）の電位をノンドープ多結晶シリコン９ （ｉ−形）
より高くすることにより、第５図に示すような逆バイア
ス状態におけるダイオードの電流−電圧特性を示してい
る。したがって低抵抗多結晶シリコン１０から電源電圧
（例えば５Ｖ）を給電することにより、本１発明の目的
とする高抵抗素子が実現できる。また高不純物濃度を有
する拡散領域４はＭｏ８）−ランジスタのドレインとす
ることができる。
２とこれに一端がオーバーラツプするように形成された
不純物を添加しない多結晶シリコン９との接触面に形成
される。ノンドープ多結晶シリコン９の他端はシリコン
基板３内に形成された高濃度不純物領域４に接続してい
る。なお、この高濃度不純物拡散領域４はノンドープ多
結晶シリコン９との接触面からノンドープ多結晶シリコ
ン中に熱処理による不純物の再分布でオーミック接触が
得られれば良い、Ｎ形の低不純物濃度の多結晶シリコン
１２とノンドープ多結晶シリコン９との接触面では不純
物濃度差によるダイオード（ｎ−１接合）が形成されて
おり、Ｎ形の低不純物濃度の多結晶シリコン１２（ｎ−
形）の電位をノンドープ多結晶シリコン９ （ｉ−形）
より高くすることにより、第５図に示すような逆バイア
ス状態におけるダイオードの電流−電圧特性を示してい
る。したがって低抵抗多結晶シリコン１０から電源電圧
（例えば５Ｖ）を給電することにより、本１発明の目的
とする高抵抗素子が実現できる。また高不純物濃度を有
する拡散領域４はＭｏ８）−ランジスタのドレインとす
ることができる。
上記半導体装置の製法は以下の様に行なう、第６図は本
発明による高抵抗素子の製作工程を示すものである。ま
ず、シリコン基板３上に１部分的に５００ｎｍ程度の厚
いフィールド酸化ＩＭ５を形成する。（第６図ａ）。次
にこの厚い酸化膜５をマスクとして例えばヒ素などのｎ
形不純物をイオン打込み法を用いて５ Ｘ １０１５ｃ
−一２程度のドーズ量で打込み、熱処理を行なうことに
よりシリコン基板内に１０１５ｃ＋ａ−’程度の高濃度
拡散領域４を形成する（第５図ｂ）６次に厚さ１００〜
３００ｎｍ程度の層間絶縁膜７をウェハ全面に形成する
が。
発明による高抵抗素子の製作工程を示すものである。ま
ず、シリコン基板３上に１部分的に５００ｎｍ程度の厚
いフィールド酸化ＩＭ５を形成する。（第６図ａ）。次
にこの厚い酸化膜５をマスクとして例えばヒ素などのｎ
形不純物をイオン打込み法を用いて５ Ｘ １０１５ｃ
−一２程度のドーズ量で打込み、熱処理を行なうことに
よりシリコン基板内に１０１５ｃ＋ａ−’程度の高濃度
拡散領域４を形成する（第５図ｂ）６次に厚さ１００〜
３００ｎｍ程度の層間絶縁膜７をウェハ全面に形成する
が。
この絶縁膜７はリン等の不純物を含まない二酸化シリコ
ンが望ましい。これはこの層間絶縁膜が後の工程で形成
するノンドープ多結晶シリコン膜の下地となるために下
地材料からの不純物拡散を防ぐためである。次にフィー
ルド酸化膜５上に層間絶縁膜７を介して厚さ一１００〜
５００ｎｍの多結晶シリコン１２を形成する（ａ）。次
にフォトリソグラフィにより゛選択的にヒ素のイオン打
込みを行ない１０１９０１３以上の高濃度不純物領域１
０と１０１ｍ 、、１ｇ１４ｃＩＩ−３の低濃度不純物
領域１２を形成する。なお高濃度不純物領域］Ｏは後で
形成することもできる。次にシリコン基板３内の高濃度
拡散領域４上の層間絶縁膜７の部にコンタクト穴１３を
形成し、ノンドープ多結晶シリコン９を高濃度拡散領域
４と多結晶シリコンＸの低濃度不純物領域１２を接続す
るように約１１００ｎの厚さに形成する（第５図ｄ）。
ンが望ましい。これはこの層間絶縁膜が後の工程で形成
するノンドープ多結晶シリコン膜の下地となるために下
地材料からの不純物拡散を防ぐためである。次にフィー
ルド酸化膜５上に層間絶縁膜７を介して厚さ一１００〜
５００ｎｍの多結晶シリコン１２を形成する（ａ）。次
にフォトリソグラフィにより゛選択的にヒ素のイオン打
込みを行ない１０１９０１３以上の高濃度不純物領域１
０と１０１ｍ 、、１ｇ１４ｃＩＩ−３の低濃度不純物
領域１２を形成する。なお高濃度不純物領域］Ｏは後で
形成することもできる。次にシリコン基板３内の高濃度
拡散領域４上の層間絶縁膜７の部にコンタクト穴１３を
形成し、ノンドープ多結晶シリコン９を高濃度拡散領域
４と多結晶シリコンＸの低濃度不純物領域１２を接続す
るように約１１００ｎの厚さに形成する（第５図ｄ）。
高抵抗素子への給電は、多結晶シリコンＷＸｘの高濃度
不純物領域１０を高い電位に、シリコン基板内の高濃度
拡散領域４を低い電位になるようにする。電極１５は厚
さ約１μｍのアルミニウム等の金属を用い、多結晶シリ
コン膜Ｘの高不純物領域１ｏおよびシリコン基板３内の
高濃度拡散領域４上の層間絶縁膜７，１４ないしは多結
晶シリコンの高濃度不純物領域１０上の層間絶縁膜１４
上にコンタクトホールを介して形成する（第５図ｅ）。
不純物領域１０を高い電位に、シリコン基板内の高濃度
拡散領域４を低い電位になるようにする。電極１５は厚
さ約１μｍのアルミニウム等の金属を用い、多結晶シリ
コン膜Ｘの高不純物領域１ｏおよびシリコン基板３内の
高濃度拡散領域４上の層間絶縁膜７，１４ないしは多結
晶シリコンの高濃度不純物領域１０上の層間絶縁膜１４
上にコンタクトホールを介して形成する（第５図ｅ）。
上記製法により作成した抵抗体の抵抗値は、多結晶シリ
コンの低濃度不純物領域１２の不純物濃度を変えること
により１０′〜１０１３Ωの範囲で制御することができ
る。
コンの低濃度不純物領域１２の不純物濃度を変えること
により１０′〜１０１３Ωの範囲で制御することができ
る。
実施例２
第７図は上記抵抗素子をスタティックＭＯ８（Ｍｅｔａ
ｌ−０ｘｉｄｅ −Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）メ
モリセルの負荷抵抗に用いたものであり、高抵抗部とそ
れに接続するＭｏ５）−ランジスタの断面図の構造を示
すものである。多結晶シリコンの低濃度不純物領域２３
は１０１５〜１０１７ｃ１３の不純物濃度であり、ノン
ドープ多結晶シリコン２５と厚いフィールド酸化膜１９
上で接触している。さらにノンドープ多結晶シリコン２
５の片側はシリコン基板内に形成されたＭＯＳトランジ
スタのドレインである高濃度拡散層１８に接続している
。
ｌ−０ｘｉｄｅ −Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）メ
モリセルの負荷抵抗に用いたものであり、高抵抗部とそ
れに接続するＭｏ５）−ランジスタの断面図の構造を示
すものである。多結晶シリコンの低濃度不純物領域２３
は１０１５〜１０１７ｃ１３の不純物濃度であり、ノン
ドープ多結晶シリコン２５と厚いフィールド酸化膜１９
上で接触している。さらにノンドープ多結晶シリコン２
５の片側はシリコン基板内に形成されたＭＯＳトランジ
スタのドレインである高濃度拡散層１８に接続している
。
電源電圧Ｖ。Ｃは、多結晶シリコンの高濃度不純物領域
２４を電源配線として使用することによりメモリセル内
の高抵抗素子に供給され、上記抵抗素子を介して一メモ
リの記憶を保持するための微小電流がＭＯＳトランジス
タのドレインに供給される。
２４を電源配線として使用することによりメモリセル内
の高抵抗素子に供給され、上記抵抗素子を介して一メモ
リの記憶を保持するための微小電流がＭＯＳトランジス
タのドレインに供給される。
第８図はスタティックＭＯＳメモリに本発明による抵抗
素子を適用した場合の手回パターン図を示したものであ
る。本実施例によれば、高抵抗素子の寸法を最小のレイ
アウト間隔まで小さくすることができ、高抵抗素子の存
在によるメモリセルの面積を増加させることはない、第
８図で２点鎖線は拡散層、実線はゲート電極２破線、２
点ｌＡ１１Ａは単結晶シリコン、３点鎖線はＡＱ電極２
区は拡散層−ＡＱ電極間接続部、ε二二］は拡散層ゲー
ト電極接続部、ご跡は拡散層−多結晶シリコン接続部、
斜線部は多結晶シリコンのＮ形不線物濃度を所望の抵抗
値が得られるように調節する領域を示す。
素子を適用した場合の手回パターン図を示したものであ
る。本実施例によれば、高抵抗素子の寸法を最小のレイ
アウト間隔まで小さくすることができ、高抵抗素子の存
在によるメモリセルの面積を増加させることはない、第
８図で２点鎖線は拡散層、実線はゲート電極２破線、２
点ｌＡ１１Ａは単結晶シリコン、３点鎖線はＡＱ電極２
区は拡散層−ＡＱ電極間接続部、ε二二］は拡散層ゲー
ト電極接続部、ご跡は拡散層−多結晶シリコン接続部、
斜線部は多結晶シリコンのＮ形不線物濃度を所望の抵抗
値が得られるように調節する領域を示す。
上記説明から明らかなように、本発明によれば微小な面
積の高抵抗素子を形成することができ、抵抗体の寸法を
変えることなく、１０３〜１０１２Ωの抵抗値を制御す
ることができるため、高集積化に適した新規な構造のス
タティックＭＯＳメモリセルが構成できる。
積の高抵抗素子を形成することができ、抵抗体の寸法を
変えることなく、１０３〜１０１２Ωの抵抗値を制御す
ることができるため、高集積化に適した新規な構造のス
タティックＭＯＳメモリセルが構成できる。
第１図は本発明による半導体装置の断面構造の一例を示
す図、第２図はスタティックＭＯＳメモリセルの回路図
、第３図は従来のスタティックＭＯＳメモリの高抵抗素
子部の断面構造を示す図。 第４図は従来の高抵抗素子の特性を示す曲線図。 第５図は本発明による半導体装置の特性の一例を示す図
、第６図、第７図、第８図は本発明の実施例を示す図で
ある。 １・・・ワード線、２・・・データ線、３．１６・・・
シリコン基板、４，１８・・・高濃度不純物領域、５．
１９・・・フィールド酸化膜、６．２０・・・ゲート酸
化膜、７．１４，２２．２６・・・酸化膜、８，９，１
０゜１２．２３，２４，２５・・・多結晶シリコン、２
１・・・ゲート電極＋ １１．１３・・・コンタクトホ
ール。 １５．２７・・・アルミニウム電極、１７・・・低濃度
不純物領域。
す図、第２図はスタティックＭＯＳメモリセルの回路図
、第３図は従来のスタティックＭＯＳメモリの高抵抗素
子部の断面構造を示す図。 第４図は従来の高抵抗素子の特性を示す曲線図。 第５図は本発明による半導体装置の特性の一例を示す図
、第６図、第７図、第８図は本発明の実施例を示す図で
ある。 １・・・ワード線、２・・・データ線、３．１６・・・
シリコン基板、４，１８・・・高濃度不純物領域、５．
１９・・・フィールド酸化膜、６．２０・・・ゲート酸
化膜、７．１４，２２．２６・・・酸化膜、８，９，１
０゜１２．２３，２４，２５・・・多結晶シリコン、２
１・・・ゲート電極＋ １１．１３・・・コンタクトホ
ール。 １５．２７・・・アルミニウム電極、１７・・・低濃度
不純物領域。
Claims (1)
- 【特許請求の範囲】 １、第１の導電形の半導体基板の主面上の所望部分に形
成された第１の厚いシリコン酸化膜と、該第１のシリコ
ン酸化膜上に形成された第１の多結晶シリコン膜と、少
なくとも前記第１の厚いシリコン酸化膜以外の前記第１
の導電形の半導体基板内に形成された第１の導電形とは
反対の第２の導電形の不純物領域と、該第２の導電形の
不純物領域と前記第１の多結晶シリコン膜を接続する高
い抵抗の第２の多結晶シリコン膜とを具備し、第１の多
結晶シリコン膜と第２の多結晶シリコンとが第１のシリ
コン酸化膜上で接触しているとともに、第２の多結晶シ
リコン膜が第２導電形の不純物領域上で部分的に接触し
ていることを特徴とする半導体装置。 ２、上記第１の多結晶シリコン膜には第２の多結晶シリ
コン膜との接触部に形成されている第１のＮ形不純物領
域と、それ以外の部分に形成されている第２のＮ形不純
物領域が具備されており、第１のＮ形不純物の濃度は１
０＾１＾５〜１０＾１＾７ｃｍ＾−＾３であり、第２の
Ｎ形不純物の濃度は１０＾１＾８〜１０＾２＾０ｃｍ＾
−＾３であり、第１の多結晶シリコンの第１のＮ形不純
物領域と、第２の多結晶シリコンとの接触部には１０＾
６〜１０＾１＾３Ωの高抵抗が形成されていることを特
徴とする特許請求の範囲第１項記載の半導体装置。 ３、上記第２の導電形の不純物領域は、ＭＯＳトランジ
スタのドレインであり、上記高抵抗を負荷抵抗素子とし
て用いてスタティックＭＯＳメモリを構成しており、前
記第１の多結晶シリコンには電源電圧が印加されること
を特徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144733A JPS627151A (ja) | 1985-07-03 | 1985-07-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144733A JPS627151A (ja) | 1985-07-03 | 1985-07-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS627151A true JPS627151A (ja) | 1987-01-14 |
Family
ID=15369071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60144733A Pending JPS627151A (ja) | 1985-07-03 | 1985-07-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS627151A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278082A (en) * | 1992-04-03 | 1994-01-11 | Sharp Kabushiki Kaisha | Method for electrically connecting an electrode and impurity-diffused layer formed on a semiconductor substrate |
| EP0585059A2 (en) * | 1992-08-21 | 1994-03-02 | STMicroelectronics, Inc. | Vertical memory cell processing and structure manufactured by that processing |
-
1985
- 1985-07-03 JP JP60144733A patent/JPS627151A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278082A (en) * | 1992-04-03 | 1994-01-11 | Sharp Kabushiki Kaisha | Method for electrically connecting an electrode and impurity-diffused layer formed on a semiconductor substrate |
| EP0585059A2 (en) * | 1992-08-21 | 1994-03-02 | STMicroelectronics, Inc. | Vertical memory cell processing and structure manufactured by that processing |
| EP0585059A3 (en) * | 1992-08-21 | 1995-07-19 | Sgs Thomson Microelectronics | Method of manufacturing a vertical type memory cell and structure obtained by this method. |
| US5521401A (en) * | 1992-08-21 | 1996-05-28 | Sgs-Thomson Microelectronics, Inc. | P-N junction in a vertical memory cell that creates a high resistance load |
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