KR0178816B1 - 반도체 장치 - Google Patents
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Abstract
본 발명에 따른 반도체 장치는 제 1 도전 타입의 구동용 트랜지스터와, 구동용 트랜지스터 위에 형성된 제 2 도전 타입의 부하용 트랜지스터와, 구동용 트랜지스터와 부하용 트랜지스터 사이에 형성된 절연층을 포함한다. 절연층에는 그 위에 부하용 트랜지스터의 채널 영역, 게이트 절연층, 및 게이트 전극이 형성된 디프레션 에어리어가 제공되어 있다.
Description
제1도는 종래 메모리 장치의 구조를 도시하는 평면도.
제2도는 제1도의 선 Ⅱ-Ⅱ'에서 본 단면도.
제3도는 제1도 및 제2도에서 도시하는 종래 메모리 장치의 제조단계를 설명하는 단면도.
제4도는 본 발명이 적용되는 메모리셀을 도시하는 회로도.
제5도는 본 발명에 따른 제 1 실시예의 메모리 장치의 구조를 도시하는 평면도.
제6도는 제5도의 선 I-I'에서 본 단면도.
제7도는 내지 제12도는 제5 및 제6도에서 도시한 메모리 장치의 제조 단계를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기관 2 : P형 웰 영역
3 : 고농도 N형 불순물 영역 4 : 저농도 N형 분순물 영역
5 : P형 불순물 영역 6 : 소자 분리 산화물 실리콘층
7a, 7b, 7c : 제 1 접촉홀 8 : NMOS 게이트 산화물 실리콘층
9a, 9b, 9c, 9d : NMOS 게이트 전극 10 : 제 1 산화물 실리콘층
11 : 제 2 산화물 실리콘층 12a, 12b : 제 2 접촉홀
13 : 접지 전압선 14 : 제 3 산화물 실리콘층
15 : 제 4 산화물 실리콘층 16a, 16b : PMOS 채널 영역홈
17a, 17b : 제 3 접촉홀
18a, 18b : PMOS 게이트 산화물 실리콘층
19a, 19b : PMOS 게이트 전극 20 : 게이트 산화물 실리콘층
21a, 21b : 게이트 산화물 실리콘층 22a, 22b : 제 4 접촉홀
23a, 23b : 기판 영역 24a, 24b : 고농도 P형 불순물 영역
25a, 25b : PMOS 채널 영역 26a, 26b : Vcc 전압선
27 : 제 5 산화물 실리콘층 28 : 제 6 산화물 실리콘층
30a, 30b : 제 5 접촉홀 31a, 31b : 장벽 금속
32a, 32b : 알루미늄선 33 : 패시베이션층
34 : 포토레지스트
[발명의 분야]
본 발명은 반도체 장치에 관한 것으로서, 특히 LCD(Liquid Crystal Display : 액정 표시 장치)용의 능동 소자 및 SRAM(Static Random Access Memory)의 부하용 소자로서 사용되는 보텀 게이트 타입(bottom gate type)의 TFT(Thin Film Transistor : 박막 트랜지스터)에 관한 것이다.
[발명의 배경]
최근, 메모리 용량의 확장에 따라 종래으 고저항성 타입의 부하용 소자 대신에 SRAM에서 TFT 타입의 부하용 트랜지스터가 사용되고 있다. 고저항 타입의 부하용 시스템에 있어서, 게이트 전극, 저항 라인층, 및 고정항층은 제 1, 제 2, 제 3 층에 각각 형성된다. 한편 TFT 타입의 부하용 시스템에 있어서, 제 1 및 제 2 층은 고저항 타입의 부하용 시스템과 동일하게 제조되나, TFT 게이트 전극과 TFT 기판 영역은 제 3 및 제 4 층에 형성된다.
일본 특허 공개 공보 소화 제 2-295164호에 기술되어 있는 보텀 게이트 TFT부하용 트랜지스터를 가진 종래의 SRAM에 있어서, 한쌍의 PMOS 부하용 트랜지스터는 한쌍의 NMOS 구동용 트랜지스터(driver transistor)와 한쌍의 NMOS 전송용 트랜지스터상에 형성된다.
각 PMOS 부하용 트랜지스터에 있어서, 소스-드레인 영역이 되는 고농도의 P형 불순물 영역은 포토레지스트를 이용한 포토리소그래피(석판술: photolithography)기술로 형성된다. 포로리소그래피 공정에서 오정렬(misalignment)이 발생할 수도 있는데, 예를 들면, 트랜지스터의 게이트 전극의 중복 에어리어 및 고농도의 P형 불순물 영역이 변화함으로써 유효 채널 길이 또한 변화한다. 오정렬에 의해 PMOS 부하용 트랜지스터의 쌍은 특성상 언밸런스 되며, 그 결과 트랜지스터는 상이한 스탠바이(대기)(standby) 전류값을 가지게 된다. 종래의 메모리셀에 따르면, 채널 영역의 범위를 확대하는 것은 어렵다. 즉, 채널 영역이 크게 형성되면 메모리셀 자체 또한 커지게 되며, 이는 반도체 장치를 소형 화하는데 있어 큰 문제점이 된다.
[발명의 개요]
따라서, 본 발명의 목적은 정밀 제조된 TFT(박막 트랜지스터)를 이용한 고품질의 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 장치 자체를 증대치 않고 채널 영역이 손쉽게 증대된 TFT를 이용한 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 특성이 밸런스된 한쌍의 MOS 부하용 트랜지스터를 가진 반도체 메모리 장치를 제공하는 것이다.
본 발명에 따른 반도체 장치는 제 1 도전 타입의 구동용 트랜지스터, 상기 구동용 트랜지스터에 형성된 제 2 도전 타입의 부하용 트랜지스터, 상기 구동용 트랜지스터와 상기 부하용 트랜지스터의 사이에 형성된 절연층을 포함하고 있다. 상기 절연층 위에는 부하용 트랜지스터의 채널 영역, 게이트 절연층, 및 게이트 전극이 형성되어 있는 디프레션 에어리어(depression area)가 제공되어 있다. 부하용 트랜지스터의 채널 영역과 소스-드레인 영역은 자기 정렬 형태로 불순물을 주입함으로써 형성된다.
[양호한 실시예의 설명]
본 발명을 이해하도록 먼저 종래 기술이 설명된다. 제1도와 제2도는 보텀 게이트 타입인 종래의 TFT 부하용 SRAM을 도시하고 있다. 제2도는 제1도의 선 II-II'에서 본 단면도이다. SRAM의 보텀 게이트 TFT 부하용 타입은 다음 단계에 따라서 제조된다.
(1) P형 불순물 영역(5)이 실리콘 기판(1)상에 형성된 P형 웰 영역(2)위에 형성된 다음, 그 위에는 약 500 nm의 두께를 가진 소자 분리 산화물 실리콘층(6)이 형성된다.
(2) 실리콘 기판(1)은 20nm의 두께를 가진 NMOS 게이트 산화물 실리콘층(8)을 형성하도록 열처리에 의해 산화된다.
(3) 제 1 접촉홀(7a, 7b, 7c)을 형성하기 위해 포토리소그래피 기술로 NMOS 게이트 산화물 실리콘층(8)이 패턴화된다. 제 1 접촉홀 아래에는 NMOS 게이트 전극이 형성되는 동안 인(P)의 열확산으로 고농도의 N형 불순물 영역(3)이 형성된다.
(4) CVD(화학 기상법) 기술에 의해 NMOS 게이트 산화물 실리콘층(8)위에는 300nm의 두께를 가진 NMOS 게이트 전극(9a, 9b, 9c, 9d)이 형성된다. NMOS 게이트 전극(9a, 9b, 9c, 9d)은 다결정 실리콘상에 인(p)을 열확산한다음, Ti(티탄)또는 W(텅스텐) 및 실리콘과 같은 고융점 금속의 화합물(실리사이드)을 스퍼터링 하는 단계에 의해서 형성되는 폴리사이드 구조를 가진다.
(5) 포토리소그래피 기술로 NMOS 게이트 전극(9a, 9b, 9c, 9d)이 패턴화되고, 저농도의 N형 분순물 영역(4)을 형성하기 위해 이온 주입 기술에 의해서 불순물(인)이 N형 분순물 영역(4)안으로 주입된다.
(6) 소자 분리 산화물 실리콘층(6), 저농도의 N형 불순물 영역(4), 및 NMOS 게이트 전극(9a, 9b, 9c, 9d)상에서 약 100nm의 두께를 가진 제 1 산화물 실리콘층(10)이 CVD 기술로 형성된다.
(7) 에칭 기술로 제 1 산화물 실리콘층(10)이 에칭되며, 이온 주입 기술로 고농도의 N형 불순물 영역(3)을 형성하기 위하여 제 1 산화물 실리콘층(10)과 NMOS게이트 전극(9a, 9b, 9c, 9d)의 마스크로 하여 불순물(비소)이 주입된다.
(8) CVD 기술로 약 100nm의 두께를 가진 제 2 산화물 실리콘층(11)이 형성된다.
(9) 포토리소그래피 기술로 제 2 산화물 실리콘층(11)에 제 2 접촉홀(12a, 12b)이 형성된다.
(10) CVD 기술로 약 100nm의 두께를 갖는 접지 전압선(13)이 형성되며, 접지 전압선(13)은 Ti 또는 W(텅스텐) 및 실리콘과 같은 고융점 금속의 화합물(실리사이드)로 형성된다.
(11) 포토리소그래피 기술로 접지 전압선(13)은 소정의 형태로 패턴화된다.
(12) CVD 기술로 약 100nm의 두께를 갖는 제 3 산화물 실리콘층(14)이 형성된다.
(13) 포토리소그래피 기술로, 제 2 및 제 3 산화물 실리콘층(11, 14)에 제 3 접촉홀(17a, 17b)이 형성된다.
(14) CVD 기술로 약 100nm의 두께를 갖는 PMOS 부하용 트랜지스터의 게이트 전극(19a, 19b)이 되는 다결정층이 형성된다.
(15) 이온 주입 기술로 인 불순물이 주입되며, 포토리소그래피 기술로 PMOS 부하용 트랜지스터의 게이트 전극(19a, 19b)은 소정 형태로 패턴화된다.
(16) CVD 기술로 약 30nm의 두께를 갖는 PMOS 부하용 트랜지스터의 게이트 산화물 실리콘층(20)이 형성된다.
(17) 포토리소그래피 기술로 PMOS 부하용 트랜지스터의 게이트 산화물 실리 콘층(20)에 제 4 접촉홀(22a, 22b)이 형성된다.
(18) CVD 기술로 약 50nm의 두께를 갖는 PMOS 부하용 트랜지스터의 기판 영역(23a, 26b)과 Vcc 전압선(26a, 26b)이 무정형 실리콘막(amorphous sillicon film)으로 형성된다.
(19) 인 불순물이 기판 영역(23a, 23b)으로 주입된 다음 포토리소그래피 기술로 패턴화된다.
(20) 제3도에서 도시한 바와같이, 포토리소그래피 기술로 붕소 불순물이 PMOS 부하용 트랜지스터의 고농도의 P형 불순물 영역(24a, 24b)과 전압선(26a, 26b)으로 주입된다.
(21) CVD 기술로 약 100nm와 300nm의 두께를 갖는 제 5 및 제 6 산화물 실리콘층(27, 28)이 형성되며 이들 실리콘층은 가열된다.
(22) 포토리소그래피 기술로 구동용 NMOS 트랜지스터의 게이트 산화물 실리콘층(8), 제 2 산화물 실리콘층(11), 제 3 산화물 실리콘층(14), PMOS 부하용 트랜지스터의 게이트 산화물 실리콘층(20), 제 5 산화물 실리콘층, 제 6 산화물 실리콘층(28)에 제 5 접촉홀(30a, 30b)이 형성된다.
(23) 이와 같이 제조된 층상에는 장벽 금속층(31a, 31b)과 알루미늄선(32a, 32b)이 형성되며 그 위에 패시베이션층이 전체적으로 형성된다.
제1도와 제2도에 있어서, 도면 부호(25a, 25b)는 각각 PMOS 채널 영역을 나타낸다.
제4도는 제1도와 제2도에 도시한 2개의 반도체 장치로 구성된 보텀 게이트 TFT 부하용 타입의 SRAM의 메모셀에 대한 회로도를 도시한다. 제4도에 Tr1및 Tr2쌍과 Tr5및 Tr6쌍과, Tr3및 Tr4쌍은 각각 제 1 및 제 2 NMOS 구동용 트랜지스터와, 제 1 및 제 2 의 PMOS 부하용 트랜지스터와, 데이터의 판독/기록용 제 1 및 제 2 의 NMOS 전송용 트랜지스터를 나타낸다. 심볼 WL, BL 및 BL, Vcc 및 GND는 각각 제 1 및 제 2 의 NMOS 전송용 트랜지스터의 게이트 전극과, 한쌍의 비트선과, Vcc 전압선의 전압과, 접지 전압을 나타낸다.
제 1의 NMOS 구동용 트랜지스터 Tr1(또는 제 2 NMOS 구동용 트랜지스터 Tr2)의 게이트 G와, 제 1 의 PMOS 부하용 트랜지스터 Tr5(또는 제 2 PMOS 부하용 트랜지스터 Tr6)의 게이트 G와, 제 1 의 NMOS 전송용 트랜지스터 Tr3(또는 제 2 의 NMOS 전송용 트랜지스터)의 게이트 전극 WL은 각각 NMOS 게이트 전극(9b) (또는 9d)와, PMOS 게이트 전극(19b)(또는 91a)과, NMOS 게이트 전극(9c)(또는 9a)에 대응한다.
이제 메모리셀의 동작에 대해서 설명하기로 한다. L 레벨 신호가 제 1 의 NMOS 전송용 트랜지스터 Tr3를 거쳐 제 1 의 PMOS 부하용 트랜지스터 Tr5및 제 1 의 NMOS 구동용 트랜지스터 Tr1의 드레인 접속점 N1에 비트선 BL(반전)으로부터 공급된다고 가정하고 H 레벨 신호는 제 2 의 NMOS 전송용 트랜지스터 Tr4를 통해 제 2 PMOS 부하용 트랜지스터 Tr6와 NMOS 구동용 트랜지스터 Tr2의 드레인 D의 접속점 N2로 비트선 BL으로 부터 공급된다.
이 상황에서, 제 1 의 NMOS 구동용 트랜지스터 Tr1과 제 1 의 PMOS 부하용 트랜지스터 Tr5의 각각의 게이트에는 H 레벨 신호가 공급됨으로써, 제 1 의 NMOS 구동용 트랜지스터 Tr1과 제 1 의 PMOS 부하용 트랜지스터 Tr5는 각각 턴온 및 턴오프 되며, 접속점 N1은 접지 GND에 연결되어 L 상태를 유지한다. 제 2 의 NMOS 구동용 트랜지스터 Tr2와 제 2 의 PMOS 부하용 트랜지스터 Tr6의 각각의 게이트 G에는 L레벨 신호가 공급됨으로써, 제 2 의 NMOS 구동용 트랜지스터 Tr2와 제 2 의 PMOS 부하용 트랜지스터 Tr6는 각각 턴오프 및 턴온된다. 턴온되는 제 2 의 PMOS부하용 트랜지스터를 통해 직류 전압 Vcc에 접속점 N2가 연결되기 때문에 접속점 N2은 H 레벨을 유지한다. 이 경우, 메모리셀에 흐르는 스탠바이 전류의 양은 턴오프되는 트랜지스터 Tr2및 Tr5의 누설 전류량에 따른다. 제 2 의 NMOS 구동용 트랜지스터 Tr2가 적은 양의 누설 전류가 흐르는 벌크 트랜지스터(bulk transistor)이기 때문에, 스탠바이 전류량은 제 1 의 PMOS 트랜지스터 Tr5를 통해 흐르는 누설 전류량에 따른다.
제3도에 도시한 바와 같이, PMOS 부하용 트랜지스터의 소스-드레인 영역으로 되는 고농도의 P형 불순물 영역(24a)은 고농도이 P형 불순물 영역(24a)과 Vcc전압선(26a, 26b)이외의 에어리어를 커버하는 포토레지스트(34)를 이용한 포토리소그래피 기술로 형성된다. 포토리소그래피 공정에서 오정렬이 발생할 수 있다. 예를 들면, PMOS 부하용 트랜지스터의 게이트 전극(19a)의 중복 에어리어인 제3도의 A-A 부분에서 오정렬이 발생되며 고농도의 P형 불순물 영역(24a)은 변화되며, 그에따라 유효 채널 영역이 변화한다. 전술한 바와 같이, 오정렬에 의해 PMOS 부하용 트랜지스터 Tr5및 Tr6는 특성이 언밸런스되어 스탠바이 전류 또한 변화한다. PMOS 부하용 트랜지스터 Tr5및 Tr6가 서로 상이한 오프전류값을 가질 때, PMOS 부하용 트랜지스터 Tr5가 턴오프되는 경우(접속점 N1이 L 레벨로 있음)와, PMOS 부하용 트랜지스터 Tr6가 턴오프되는 경우(접속점 N2이 L 레벨로 있음)의 2가지 경우 스탠바이 전류는 상이하다.
2개의 PMOS 부하용 트랜지스터중 하나가 소량의 오프 전류를 갖고 다른 하나가 대량의 오프 전류를 가지며, 다른 하나의 PMOS 부하용 트랜지스터가 SRAM의 스탠바이 상태에서 턴오프되는 경우 전력 소모가 많아진다. 소모된 전력은 최대 표준값 보다 클 수 있다. 또한, 고농도의 P형 분순물 영역(24a)의 포토리소그래피 공정에서 오정렬에 의해 두 개의 PMOS 부하용 트랜지스터는 상이한 오프 전류값 이외에 상이한 온 값을 가진다.
제 1 및 제 2 의 PMOS 부하용 트랜지스터 Tr5및 Tr6가 제 1 및 제 2 NMOS 구동용 트랜지스터 Tr1및 Tr2와, 제 1 및 제 2 NMOS 전송용 트랜지스터 Tr3및 Tr4상에 형성되기 때문에, 채널 영역(25a, 25b)의 에어리어를 확대하기란 어렵다. 즉, 전술한 바와 같이, 채널 영역(25a, 25b)이 크게 형성된다면, 메모리셀 자체 또한 커질 것이다.
이제 본 발명의 양호한 실시예가 제4도 내지 제12도를 참조하여 설명된다. 제5도 및 제6도는 제 1 실시예에 따른 보텀 게이트 타입의 TFT 부하용 SRAM 을 도시한다. 제5도 내지 제12도에 도시한 SRAM은 제1도 내지 제3도에서 도시한 상기 종래의 메모리셀과 동일한 구성 요소를 가지므로 공통의 참조부호는 대응 구성 요소로 이용된다.
제7도 내지 12도는 제 1 실시예의 TFT 부하용 SRAM의 중간 제조 단계를 도시한다. TFT 부하용 SRAM은 다음과 같이 제조된다.
(1) 제7도에 도시한 바와 같이, 실리콘 기판(1)상의 P형 웰영역(2)상에는 P형 불순물 영역(5)이 형성된 다음 그 위에 약 500nm의 두께를 갖는 소자 분리 산화물 실리콘층(6)이 형성된다.
(2) 실리콘 기판(1)은 20nm의 두께를 가진 NMOS 게이트 산화물 실리콘층(8)을 형성하도록 열처리에 의해 산화된다.
(3) 제8도에서 도시한 바와 같이, NMOS 게이트 산화물 실리콘층(8)은 제 1 접촉홀(7a, 7b, 7c)을 형성하도록 포토리소그래피 기술로 패턴화된다. 제 1 접촉 홀 아래에는 NMOS 게이트 전극이 형성되는 동안 인의 열확산에 의해 고농도의 N형 불순물 영역(3)이 형성된다.
(4) CVD 기술로 NMOS 게이트 산화물 실리콘층(8)상에는 300nm의 두께를 가진 NMOS 게이트 전극(9a, 9b, 9c, 9d)이 형성된다. NMOS 게이트 전극(9a, 9b, 9c, 9d)은 다결정 실리콘상에 인(p)이 열확산되는 폴리사이드 구조를 가진다. Ti(티탄)또는 W(텅스텐) 및 실리콘과 같은 고융점 금속의 화합물 재료인 실리사이드가 그 위에 스퍼터된다.
(5) 포토리소그래피 기술로 NMOS 게이트(9a, 9b, 9c, 9d)가 패턴화되며, 인 불순물이 저농도의 N형 불순물 영역(4)을 형성하도록 이온 주입 기술에 의해 그 안에 주입된다.
(6) CVD 기술로 소자 분리 산화물 실리콘층(6)과, 저농도의 N형 불순물 영역(4)과, NMOS 게이트 전극(9a, 9b, 9c, 9d)상에는 약 100nm의 두께는 갖는 제 1 산화물 실리콘층(10)이 형성된다.
(7) 에칭 기술로, 제 1 산화물 실리콘층(10)이 에칭된 다음, 고농도의 N형 불순물 영역(3)을 형성하도록 NMOS 게이트 전극(9a, 9b, 9c, 9d)과 제 1 산화물 실리콘층(10)의 마스크를 이용한 이온 주입 기술로 실리콘층(10)내로 비소 불순물이 주입된다.
(8) CVD 기술로 약 100nm의 두께를 갖는 제 2 산화물 실리콘층(11)이 형성된다.
(9) 제9도에 도시한 바와 같이, 포토리소그래피 기술로 제 2 산화물 실리콘층(11)에는 제 2 접촉홀(12a, 12b)이 형성된다.
(10) CVD 기술로 약 100nm의 두께를 갖는 접지 전압선(13)이 형성되며, 전압선(13)은 Ti 또는 W, 및 실리콘과 같은 고융점 금속의 화합물 재료인 실리사이드이다.
(11) 포토리소그래피 기술로 접지 전압선(13)은 소정의 형태로 패턴화된다.
(12) CVD 기술로 약 100nm의 두께를 갖는 제 3 산화물 실리콘층(14)이 형성 된다.
(13) CVD 기술로 약 300nm의 두께를 갖는 제 4 산화물 실리콘층(15)이 제 3 산화물 실리콘층(14)상에 형성된다. 제 4 산화물 실리콘층(15)은 그 위에 순방향 테이퍼형 홈(16a, 16b)을 갖도록 에칭된다.
(14) 포토리소그래피 기술로 제 2, 제 3, 및 제 4 산화물 실리콘층(11, 14, 15)에는 제 3 접촉홀(17a, 17b)이 형성된다.
(15) CVD 기술로 약 10nm의 두께를 갖는 PMOS 부하용 트랜지스터의 게이트 전극(19a, 19b)이 되는 다결정층잉 형성된다.
(16) 이온 주입 기술로 인 불순물이 주입된 다음 PMOS 부하용 트랜지스터의 게이트 전극(19a, 19b)이 소정 형태가 되도록 포토리소그래피 기술로 패턴화된다. PMOS 부하용 트랜지스터의 채널 영역(25a, 25b)에 면한 게이트 전극(19a, 19b)은 홈(16a, 16b)내에 형성된다.
(17) CVD 기술로 약 30nm의 두께를 갖는 PMOS 부하용 트랜지스터의 게이트 산화물 실리콘층(20)이 형성된다. PMOS 부하용 트랜지스터의 채널 영역(25a, 25b)에 면한 게이트 산화물 실리콘층(21a, 21b)은 홈(16a, 16b)내에 형성된다.
(18) 포토리소그래피 기술로 PMOS 부하용 트랜지스터의 게이트 산화물 실리콘층(20)에는 제4접촉홀(22a, 22b)이 형성된다.
(19) CVD 기술로 약 50nm의 두께를 갖는 무정형 실리콘막인 PMOS 부하용 트랜지스터의 기판 영역(23a, 23b)과 Vcc 전압선(26a, 26b)이 형성된다.
(20) 기판 영역(23a)과 전압선(26a, 26b)으로 인 불순물이 주입된 다음 포토리소그래피 기술로 패턴화된다.
(21) CVD 기술로 약 100nm의 두께를 갖는 제 5 및 제 6 산화물 실리콘층 (27, 28)이 형성되고, 이들이 가열된다.
(22) 제 5 및 제 6 산화물 실리콘층(27, 28)은 제 11 도에 도시한 바와 같이 에칭된 다음, 이온 주입 기술로 붕소 불순물이 고농도의 P형 불순물 영역(24a, 24b)과 Vcc 전압선(26a, 26b)으로 주입된다. 붕소 불순물은 제 5 및 제 6 산화물 실리콘층(27, 28)의 마스크로 주입되어, 채널 영역(25a, 25b)과 PMOS 부하용 트랜지스터의 소스-드레인 영역의 고농도 P형 불순물 영역(24a, 24b)이 자기 정렬 형태로 형성된다.
(23) 제12도에 도시한 바와 같이, 약 300 nm의 두께를 갖는 제 7 산화물 실리콘층(29)이 CVD 기술로 형성된다.
(24) 포토리소그래피 기술로 구동용 NMOS 트랜지스터의 게이트 산화물 실리 콘층(8)과, 제 2 산화물 실리콘층(11)과, 제 3 산화물 실리콘층(14)과, PMOS 부하용 트랜지스터의 게이트 산화물 실리콘층(20)과, 제 5 산화물 실리콘층(27)과, 제 6 산화물 실리콘층(28)에 걸쳐서 제 5 접촉홀(30a, 30b)이 형성된다.
(25) 이와 같이 제조된 층들 위에는 장벽 금속층(31a, 31b) 및 알루미늄선(32a, 32b)이 형성된다.
(26) 이와 같이 제조된 제품위에는 전체적으로 패시베이션층(33)이 형성된다.
다시, 제4도로 돌아가서, 보텀 게이트 TFT 부하용 타입의 SRAM의 메모리셀 은 제5도와 6도에 도시한 2개의 동일한 장치로 구성된다.
본 발명의 제 2 실시예에서, 접지 전압선(13)은 제 1 실시예의 제 2 도전층이 없이 제 4 도천층 형성된다. 제 2 실시예에서, PMOS 부하용 트랜지스터의 게이트 전극(19a, 19b)은 제 2 도전층으로 형성되며 PMOS 부하용 트랜지스터의 기판 영역(23a, 23b)과 Vcc 전압선(26a, 26b)은 제 3 도전층으로 형성된다. 제 2 실시예의 제조시, 제2도에 도시한 Vcc 전압선(26)과 제 2 접촉(12a, 12b)의 중복 부분을 커버하지 않는 마스크가 사용되나 다른 단계는 제 1 실시예의 단계와 동일하게 실행된다.
본 발명이 특정 실시예와 관련하여 완전하고 명확한 개시내용을 위해 기술되었지만, 본 발명은 첨부된 청구범위에 한정되지 않으며 여기서 설명한 기본적인 개시 내용에 속하는 당업자가 이룬 모든 수정과 대안의 구조를 실시하도록 구성될 수 있다.
Claims (8)
- 제 1 도전 타입의 구동용 트랜지스터와, 상기 구동용 트랜지스터 위에 형성된 제 2 도전 타입의 부하용 트랜지스터와, 상기 구동용 트랜지스터와 상기 부하용 트랜지스터 사이에 형성된 절연층을 포함하며, 상기 절연층에는 그 위에 부하용 트랜지스터의 채널 영역, 게이트 절연층, 게이트 전극이 형성되어 있는 디프레션 에어리어가 제공되어 있고, 상기 부하용 트랜지스터는 보텀 게이트 타입이며, 상기 부하용 트랜지스터의 게이트 전극이 상기 채널 영역아래에 설치되어 있는 반도체 장치.
- 제1항에 있어서, 상기 디프레션 에어리어는 홈인 반도체 장치.
- 제2항에 있어서, 상기 홈은 순방향 테이퍼 형태로 형성되며, 상기 홈의 보텀은 상부 개구 보다 좁은 반도체 장치.
- 제1항에 있어서, 상기 제 1 및 제 2 도전 타입은 각각 N형과 P형인 반도체 장치.
- 제1항에 있어서, 상기 부하용 트랜지스터의 상기 채널 영역과 소스-드레인 영역은 불순물 주입에 의한 자기 정렬 형태로 형성되는 반도체 장치.
- 제5항에 있어서, 상기 불순물은 붕소인 반도체 장치.
- 한 쌍의 N형 구동용 트랜지스터와, 상기 구동용 트랜지스터 위에 형성된 한 쌍의 P형 부하용 트랜지스터와, 상기 구동용 트랜지스터와 상기 부하용 트랜지스터 사이에 형성된 절연층을 포함하며, 상기 절연층에는 그 위에 상기 부하용 트랜지스터의 채널 영역, 게이트 절연층, 게이트 전극이 형성된 홈이 제공되고, 상기 부하용 트랜지스터는 보텀 게이트 타입이며, 상기 부하용 트랜지스터의 게이트 전극이 상기 채널 영역 아래에 설치되어 있는 반도체 장치.
- 제7항에 있어서, 상기 부하용 트랜지스터의 사익 채널 영역과 소스-드레인 영역은 이온 주입에 의한 자기 정렬 형태로 형성되는 반도체 메모리.
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